KR0124633B1 - 아이엠디(imd)를 이용한 메탈패턴 형성방법 - Google Patents

아이엠디(imd)를 이용한 메탈패턴 형성방법

Info

Publication number
KR0124633B1
KR0124633B1 KR1019940007840A KR19940007840A KR0124633B1 KR 0124633 B1 KR0124633 B1 KR 0124633B1 KR 1019940007840 A KR1019940007840 A KR 1019940007840A KR 19940007840 A KR19940007840 A KR 19940007840A KR 0124633 B1 KR0124633 B1 KR 0124633B1
Authority
KR
South Korea
Prior art keywords
metal
layer
imd
imd layer
depositing
Prior art date
Application number
KR1019940007840A
Other languages
English (en)
Other versions
KR950029855A (ko
Inventor
박내학
민융기
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019940007840A priority Critical patent/KR0124633B1/ko
Publication of KR950029855A publication Critical patent/KR950029855A/ko
Application granted granted Critical
Publication of KR0124633B1 publication Critical patent/KR0124633B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 메모리소자의 메탈패턴을 형성함에 있어서, 단차가 심한 소자영역의 단차를 IMD를 이용하여 단차를 줄임으로써 촛점심도 마진이 없는 미세사이즈의 메탈패턴을 형성할 수 있도록 한 것이다.
본 발명은 오픈영역에 제1메탈을 형성하는 공정, 상기 제1메탈 및 메모리영역과 오픈영역에 ILD층을 증착하는 공정, 상기 ILD층 밑의 제1메탈을 오픈시키고 제2메탈을 전면에 증착한 후 제1IMD층을 평탄화하는 공정, 상기 평탄화된 제1IMD층 위에 메탈패터닝을 위해 감광막을 도포하는 공정, 상기 감광막을 패터닝하고 마스크로 이용하여 제1IMD층을 소정부위 식각하는 공정, 상기 제1IMD층을 마스크로 제2메탈을 식각하는 공정, 상기 결과물 전면에 제2IMD층을 증착하는 공정을 포함하여 이루어지는 것을 특징으로 하는 IMD를 이용한 메탈패턴 형성방법을 제공한다.

Description

아이엠디(IMD)를 이용한 메탈패턴 형성방법
제1a도-f도는 종래의 메탈패턴 형성공정도.
제2a도-g도는 본 발명의 메탈패턴 형성공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1메탈 12 : ILD층
13 : 제2메탈 14 : 제1IMD층
15 : 감광막 16 : 제2IMD층
본 발명은 반도체 집적회로 소자제조에 관한 것으로, 특히 미세사이즈(Size)의 메탈패턴에 적당하도록 한 IMD(Inter Metal Dielectric)를 이용한 메탈패턴 형성방법에 관한 것이다.
종래 반도체 소자의 메탈패턴 형성공정은 제1도(a)와 같이 메모리셀 영역과 오픈영역간의 단차가 심한 반도체 소자의 경우에 제1메탈(1)을 형성하고 ILD층(Inter Layer Dielectric Layer)(2)을 증착한 다음 제1메탈(1) 콘택을 정의한 후 제1도(b)와 같이 소자의 전면에 제2메탈(3)을 증착하고 제1도(c)와 같이 제2메탈(3)을 패터닝(patterning)하기 위해 감광막(4)을 도포한다.
이때 메모리셀 영역과 오픈영역의 단차가 심하므로 감광막(4)을 두껍게 도포해야 한다(64MDRAM의 경우 2.0㎛ 이상). 그리고 제1도(d)와 같이 마스크(도시하지 않음)를 이용한 리소그래피(lithography) 공정을 통해 감광막(4)을 패터닝한다.
그 다음 제1도(e)와 같이 감광막(4)을 마스크로 감광막(4) 하부의 제2메탈(3)을 식각하고 감광막(4)을 제거한 후 제1도(f)와 같이 IMD층(Inter Metal Dielectric Layer)(5)을 전면에 증착하고 화학기계적 경면연마(CMP : Chemical Mechanical Polishing)를 이용하여 평탄화 한다.
그러나 이와 같은 종래의 메탈패턴 형성방법은 메탈패터닝에 필요한 감광막 도포시 메모리셀 영역과 오픈 영역의 단차를 없애기 위해 감광막을 64MDRAM급의 경우 2.0㎛정도로 두껍게 도포하므로 스텝퍼(stepper)를 이용하여 감광막을 노광할 때 ILD층의 단차가 1㎛ 이상이면 촛점심도(D.O.F : Depth of Focus)를 맞추기 힘들고 특히 미세패턴을 요구하는 고집적 반도체 소자에서는 0.45㎛의 패턴을 요구할 때 촛점심도도 0.5㎛ 이하여야만 하고, 0.3㎛의 패턴을 요구할때 초점심도도 0.25㎛ 이하여야만 하고 0.25㎛의 패턴을 요구할 때 초점심도는 0㎛에 가까워야 하는데 제1도와 같이 메모리셀 영역과 오픈영역의 단차가 1㎛ 이상의 경우에는 감광막 노광이 불균일하게 되어 감광막패턴 형성시 브릿지(Bridge)의 원인이 되기도 하며, 메탈패터닝시 감광막과 메탈표면의 반사를 없애기 위해 비반사(Anti-reflective) 물질을 감광막과 메탈사이에 필수적으로 증착해야 하는 문제점도 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로 IMD(Inter Metal Dielectric)를 이용하여 감광막의 단차를 0.5㎛ 이하로 줄여 촛점심도(D.O.F : Depth of Focus)를 증대시킴으로서 촛점심도(D.O.F) 마진(Margin)이 없는 미세사이즈의 메탈패턴을 형성할 수 있도록 한 것이다.
상기 목적을 달성하기 위하여 본 발명의 IMD(Inter Layer Dielectric)를 이용한 메탈패턴 형성방법은 메모리셀 영역과 오픈영역의 단차가 심한 경우에 있어서 오픈영역에 금속을 증착하고 패터닝(patterning)하여 제1메탈을 형성하는 공정과, 상기 제1메탈 및 메모리셀 영역과 오픈영역에 ILD층(Inter Layer Dielectric Layer)을 형성하는 공정, 상기 ILD층 밑의 제1메탈을 오픈시키고, 제2메탈을 전면에 증착한 후 제1IMD층을 증착하는 공정, 상기 제1IMD층을 평탄화하는 공정, 상기 평탄화된 제1IMD층 위에 메탈패터닝을 위해 감광막을 도포하는 공정, 상기 감광막을 소정패턴으로 패터닝하여 감광막을 마스크로 하여 상기 제1IMD층을 소정패턴으로 식각하는 공정, 상기 제1IMD층을 마스크로 하여 제2메탈을 식각하는 공정, 상기 결과물 전면에 제2IMD층을 증착하고 평탄화하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조로 하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 IMD를 이용한 메탈패턴 형성방법을 공정순서에 따라 도시하였다.
먼저 제2도(a)에 도시된 바와 같이 메모리셀 영역과 오픈영역까지 공정이 끝난 반도체 소자에 있어서, ILD층(12)을 전면에 증착하고 제1메탈(11) 콘택홀을 형성한 다음 제2메탈(13)을 증착하고 메모리셀 영역과 오픈영역의 단차를 줄이기 위한 제1IMD층(14)을 소자의 전면에 두껍게 증착한 다음, 제2도(b)와 같이 화학기계적 경면연마(CMP : Chemical Mechanical Polishing)를 이용하여 제1IMD층(14)의 메모리셀 영역과 오픈영역의 단차를 0.5㎛ 이하로 한다.
그리고 제2도(c)와 같이 상기 제1IMD층(14) 위에 제2메탈(13) 패터닝을 위한 감광막(15)을 증착한다.
이때 상기 제1IMD층(14)을 화학기계적 경면연마(CMP)에 의해 평탄화 하였으므로 감광막(15)을 얇게 증착하여도 메모리셀 영역과 오픈영역의 감광막(15) 표면이 평탄하다.
그 다음 제2도(d)와 같이 마스크(도시하지 않음)를 이용하여 상기 감광막(15)을 선택적으로 노광 및 현상하고 감광막(15)을 마스크로 제1IMD층(14)을 식각한다. 이때 제2메탈(13)을 에치스토퍼로 이용한다.
그리고 제2도(e)와 같이 상기 감광막(15)을 제거하고 제1IMD층(14)을 마스크로 하여 제2메탈(13)을 패터닝한 후 제2도(f)와 같이 제2IMD층(16)을 전면에 증착한 다음 제2도(g)와 같이 제2IMD층(16)을 화학기계적 경면연마로 평탄화 한다.
이상 상술한 바와 같이 본 발명에 의하면 단차가 있는 반도체 소자에 있어서 IMD를 이용하여 단차를 줄인 상태(0.5㎛ 이하)에서 촛점심도(D.O.F)를 맞추어 메탈을 패터닝하므로 미세한 선폭을 요구하는 고집적 반도체 소자의 금속배선 형성에 유리하고 촛점심도를 0.5㎛ 이하로 맞추기 위한 평탄화용 ILD를 마스크로 메탈배선을 패터닝하므로 종래의 감광막과 메탈사이의 비반사(Anti-reflective) 물질층을 필요로 하지 않아 공정이 단순해지며 ILD층 위에서의 메탈이 단층구조이므로 네가티브 슬루프(Nagative Slope)를 갖지 않아 보이드-프리(Void-free) IMD공정이 가능해진다.

Claims (4)

  1. 메모리셀 영역과 오픈영역까지 공정이 끝난 반도체 소자에 있어서, ILD층을 증착하고 오픈영역의 제1메탈라인에 콘택홀을 형성하는 공정과, 콘택홀을 통해 제1메탈라인과 연결되도록 제2메탈층을 증착하는 공정, 제1IMD층을 증착하고 연마하여 메모리셀 영역과 오픈영역의 단차를 줄이는 공정, 상기 제1IMD층 위에 감광막을 증착하여 제2메탈라인 영역을 정의하여 포토에치공정으로 상기 제1IMD층을 패터닝하는 공정, 상기 제1IMD층을 마스크로 제2메탈을 식각하는 공정, 상기 결과물 전면에 제2IMD층을 증착하고 평탄화하는 공정을 포함하여 이루어지는 것을 특징으로 하는 IMD를 이용한 메탈패턴 형성방법.
  2. 제1항에 있어서, 제1IMD층의 연마공정으로 화학기계적 경면연마(CMP)를 이용하여 촛점심도(D.O.F)를 0.5㎛ 이내로 함을 특징으로 하는 IMD를 이용한 메탈패턴 형성방법.
  3. 제1항에 있어서, 제2메탈을 패터닝할 때 제1IMD층을 마스크로 이용함을 특징으로 하는 IMD를 이용한 메탈패턴 형성방법.
  4. 제1항 및 제3항에 있어서, 제1IMD층을 패터닝할 때 제2메탈을 에치스토퍼로 이용함을 특징으로 하는 IMD를 이용한 메탈패턴 형성방법.
KR1019940007840A 1994-04-14 1994-04-14 아이엠디(imd)를 이용한 메탈패턴 형성방법 KR0124633B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940007840A KR0124633B1 (ko) 1994-04-14 1994-04-14 아이엠디(imd)를 이용한 메탈패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940007840A KR0124633B1 (ko) 1994-04-14 1994-04-14 아이엠디(imd)를 이용한 메탈패턴 형성방법

Publications (2)

Publication Number Publication Date
KR950029855A KR950029855A (ko) 1995-11-24
KR0124633B1 true KR0124633B1 (ko) 1997-11-26

Family

ID=19381046

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940007840A KR0124633B1 (ko) 1994-04-14 1994-04-14 아이엠디(imd)를 이용한 메탈패턴 형성방법

Country Status (1)

Country Link
KR (1) KR0124633B1 (ko)

Also Published As

Publication number Publication date
KR950029855A (ko) 1995-11-24

Similar Documents

Publication Publication Date Title
US5972569A (en) Method for reducing photolithographic steps in a semiconductor interconnect process
US6136679A (en) Gate micro-patterning process
KR970007173B1 (ko) 미세패턴 형성방법
US5882999A (en) Process for metallization of an insulation layer
US6051369A (en) Lithography process using one or more anti-reflective coating films and fabrication process using the lithography process
US7090967B2 (en) Pattern transfer in device fabrication
US5922516A (en) Bi-layer silylation process
US5871886A (en) Sandwiched middle antireflection coating (SMARC) process
US5609994A (en) Method for patterning photoresist film having a stepwise thermal treatment
KR0124633B1 (ko) 아이엠디(imd)를 이용한 메탈패턴 형성방법
KR20010011143A (ko) 반도체소자의 미세패턴 형성방법
KR100460064B1 (ko) 반도체 소자의 금속배선 형성방법
US5354706A (en) Formation of uniform dimension conductive lines on a semiconductor wafer
KR100192369B1 (ko) 반도체소자 평탄화 형성방법
KR940002297B1 (ko) 다층레지스트를 이용한 패턴형성방법
JPH1174273A (ja) 集積回路の製造におけるサブ−グランドルールフィーチャーの形成方法
KR0184955B1 (ko) 반도체 소자의 금속배선 제조방법
KR910001193B1 (ko) 반도체 장치의 제조방법
KR100291412B1 (ko) 포토레지스트도포방법
KR0172300B1 (ko) 미세 선폭을 갖는 전도막 형성방법
KR19990003882A (ko) 반도체 장치의 미세 패턴 형성방법
KR960007805B1 (ko) 반도체 집적회로의 패턴 형성방법
KR0172799B1 (ko) 반도체 소자의 미세패턴 형성방법
KR100396689B1 (ko) 반도체소자의게이트제조방법
KR20000004414A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee