KR940002297B1 - 다층레지스트를 이용한 패턴형성방법 - Google Patents
다층레지스트를 이용한 패턴형성방법 Download PDFInfo
- Publication number
- KR940002297B1 KR940002297B1 KR1019910011701A KR910011701A KR940002297B1 KR 940002297 B1 KR940002297 B1 KR 940002297B1 KR 1019910011701 A KR1019910011701 A KR 1019910011701A KR 910011701 A KR910011701 A KR 910011701A KR 940002297 B1 KR940002297 B1 KR 940002297B1
- Authority
- KR
- South Korea
- Prior art keywords
- resist
- etching
- pattern
- semiconductor substrate
- lower layer
- Prior art date
Links
- 238000000059 patterning Methods 0.000 title claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 title 1
- 238000005530 etching Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000206 photolithography Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 49
- 239000000463 material Substances 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
내용 없음.
Description
제1a도 내지 제1d도는 종래 기술에 의한 다층레지스트를 이용한 페턴형성방법을 설명하기 위한 공정순서도.
제2a도 내지 제2d도 및 제3도는 본 발명에 의한 다층레지스트를 이용한 패턴형성방법을 설명하기 위한 공정순서도.
본 발명은 다층레지스트를 이용한 패턴형성방법에 관한 것으로, 특히 반도체기판상의 고단차가 있는 부분의 패턴을 다층레지스트를 이용하여 형성하는 방법에 관한 것이다.
반도체소자 제조기술은 VLSI를 거쳐 ULSI로 발전함에 따라 하나의 칩위에 하나의 회로를 집적(IC ; Integrate Cireuit)하던 것에서 IF(Integrate Funcion), IS(Integrate System)의 기능을 할 수 있도록 고기능화되고 있다.
반도체소자의 이러한 고기능화는 고집적화를 필요로 하며, 소자의 고집적화를 위해서는 제조공정마다 고정도 미세가공법이 요구되는데 회로의 모양을 가능하게 하는 사진식각에 있어서 그 필요성은 더욱더 증대되고 있다. 단층의 레지스트를 사용하여 패턴을 만들던 최초의 사진식각법은 반도체기판위에 패턴을 형성하고자 하는 물질, 이를테면 다결정실리콘, 질화물, 산화물 또는 알루미늄등의 금속을 성장 또는 침적시키고 그위에 레지스트를 스핀코팅하여 얇게 도포한 후 원하는 패턴을 형성하기 위한 적당한 마스크를 이용하여 노광, 현상 및 식각의 과정을 거쳐 패턴을 형성하는 것이다. 단층레지스트를 이용한 사진식각법은 간단한 공정으로써 패턴을 형성할 수 있다는 장점이 있지만 얇은 막은 구멍이 나기 쉽고 패턴을 형성하고자 하는 막의 표면의 굴곡이 심할 때는 포토마스킹에 문제가 생겨 미세한 선폭을 형성하는 것이 어렵게 되었다. 이러한 문제점을 해결하기 위하여 다층레지스트를 이용하는 방법이 제안되었는데 2층 레지스트법, 3층 레지스트법이 이에 속한다.
제1a도 내지 제1d도를 참조하여 종래 3층 레지스트법을 설명한다.
고단차를 가진 반도체기판(1)상에 하층레지스트(2)와 산소를 이용한 RIE(Reactive Ion Etching)식각에 내성을 갖는 재료로 형성된 중간층(3)과 방사선 감응성 고분자 재료로된 상층레지스트(4)를 차례로 형성한다(제1a도).
이어서 통상의 노광 및 현상에 의해서 상층레지스트(4)에 소정의 패턴을 형성하고 이를 마스크로 하여 중간층(3)을 식각하고(제1b도), 얻어진 중간층(3)을 마스크로 하여 하층레지스트(2)를 식각한다(제1c도).
상기 종래 방법은 반도체기판상의 단차가 심한 경우, 특히 넓은 부분에 걸쳐 단차가 있는 경우에 있어서 패턴을 형성하기 위한 포토리소그래피공정시에 도포된 하층레지스트가 단차를 충분히 평탄화시키지 못함에 따라 상층레지스트의 균일한 패턴형성이 어렵게 된다.
또한 단차가 낮은 부분의 레지스트 두께와 단차가 높은 부분의 레지스트 두께의 차이로 인하여 식각공정시, 레지스트 두께가 더 두꺼운 단차가 낮은 부분이 식각되는 동안 레지스트 두께가 얇은 단차가 높은 부분은 먼저 식각이 끝나게 되어 낮은 단차부분의 식각이 완료될 때까지 식각가스와 하층레지스트 아래의 하층물질간의 계속적인 충돌이 일어나 하층레지스트 패턴의 일부분이 과다식각되어 그 형태가 변형되거나(제1c도 A부분), 하층물질과 식각가스가 반응하여, 이물질이 생성되기도 한다(제1d도 B부분). 따라서 의도하는 균일한 패턴형성 및 패턴크기의 조절이 어려운 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 반도체기판상의 고단차가 있는 부분의 패턴형성을 균일하게 할 수 있는 다층레지스트를 이용한 패턴형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 방법은 고단차를 가진 반도체기판상에 미세패턴을 형성하는 포토리소그래피공정에 있어서, 상기 고단차를 가진 반도체기판상의 단차가 낮은 부분에 평탄화용 레지스트를 도포하는 공정과, 상기 반도체기판 전면에 하층레지스트를 도포하는 공정, 상기 하층레지스트상에 중간층을 형성하는 공정, 상기 중간층위에 상층레지스트를 도포하는 공정, 상기 상층레지스트를 소정의 패턴으로 패터닝하는 공정, 상기 패터닝된 상층레지스트를 마스크로 하여 상기 중간층을 식각하는 공정, 상기 고단차를 가진 반도체기판상의 단차가 높은 부분에 과다식각방지용 레지스트를 도포하는 공정 및, 상기 다층의 레지스트를 식각하여 하층레지스트를 패터닝하는 공정을 구비하여 구성된다.
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
고단차가 있는 반도체기판(11)상에서 단차가 낮은 부분에 단차의 높이와 비슷한 두께로 평탄화용 레지스트(12)를 형성하여 단차를 평탄화시킨다(제2a도). 이때 상기 평탄화용 레지스트(12)는 하층레지스트와 식각특성이 유사한 레지스트를 사용한다.
이어서 상기 평탄화된 반도체기판(11)위에 하층레지스트(13), 중간층(14), 상층레지스트(15)를 차례로 도포한 다음 상층레지스트에 통상의 노광 및 현상에 의해 소정의 패턴을 형성한다(제2b도).
다음에 상기 패터닝된 상층레지스트(15)를 마스크로 하여 중간층(14)을 식간한 후, 단차가 높은 부분위에 과다식각방지용 레지스트(16)를 단차에서 상층레지스트(15) 두께를 뺀 두께로 형성한다(제2c도). 이때 상기 과다식각방지용 레지스트(16)는 하층레지스트(13)와 식각특성이 유사한 레지스트를 사용한다.
상기 과다식각방지용 레지스트(16)는 전체적인 식각되는 레지스트의 두께를 균일하게 하기 위한 것으로서, 제3도에 도시한 바와 같이 레지스트 식각시 Ⅱ부분의 레지스트(16')는 Ⅰ부분의 레지스트가 패터닝된 중간층(14)을 마스크로 하여 식각되는 동안 마스크 없이 식각이 진행되며, 레지스트(16') 부분의 식각이 끝나면 어느 정도 식각이 진행된 Ⅰ부분의 레지스트와 Ⅱ부분의 레지스트가 함께 상기 패터닝된 중간층(14)을 마스크로 하여 식각되어 거의 동시에 레지스트 식각이 끝나게 된다. 상기 레지스트 식각후의 형태를 제2d도에 나타내었다.
상기와 같이 하층레지스트(13)를 도포하기에 앞서 단차가 낮은 부분에 평탄화용 레지스트(12)를 형성함으로써 상층레지스트의 패턴을 균일하게 형성할 수 있으며, 상층레지스트 패턴을 마스크로 하여 중간층을 식각한 후 단차가 높은 부분에 과다식각방지용 레지스트(16)를 형성함으로써 국부적인 과다식각으로 인한 패턴형태의 불균형이나 식각가스와 레지스트 아래의 하층물질간의 반응에 의한 이물질의 생성이 억제된다.
본 발명을 적용시킨 구체적인 실시예를 설명하면 다음과 같다.
약 1㎛ 이상의 단차를 가진 금속배선층을 포토리소그래피공정에 의해 패터닝하는 공정에 있어서, 단차가 낮은 부분의 넓이가 10㎛ 이상이 되는 부분이 있어 하층레지스트만으로는 평탄화가 이루어지지 않는다. 따라서 본 발명의 방법을 적용하여 단차가 낮은 부분에 단차높이인 1㎛ 또는 그와 유사한 두께로 레지스트를 도포하고 나서 하층레지스트를 1.6㎛ 도포한다. 이어서 중간층으로서 산화막을 침적시킨 후 그위에 상층레지스트를 0.47㎛ 도포하고 나서 패턴을 형성한 다음, 이 패터닝된 상층 레지스트를 마스크로하여 중간층인 산화막을 식각한다. 그리고 나서 단차 높이에서 상층레지스트 두께를 뺀 두께에 해당되는 약0.7㎛ 두께로 단차가 높은 부분에 레지스트를 도포한 후 전체적으로 레지스트를 식각하면 하층레지스트가 균일한 형태로 패터닝되며 하층레지스트 아래 부분에 이물질 등이 생성되지 않는다.
이상 상술한 바와 같이 본 발명에 의하면, 다층레지스트 공정의 패턴형성에 있어서 넓은 고단차영역을 평탄화시켜 균일한 패턴형성이 가능하게 되고, 부분적인 과다식각이 방지되어 패턴크기의 조절이 용이해진다.
Claims (6)
- 고단차를 가진 반도체기판상에 미세패턴을 형성하는 포토리소그래피공정에 있어서, 상기 고단차를 가진 반도체기판상의 단자가 낮은 부분에 평탄화용 레지스트를 도포하는 공정과, 상기 반도체기판 전면에 하층레지스트를 도포하는 공정, 상기 하층레지스트상에 중간층을 형성하는 공정, 상기 중간층위에 상층레지스트를 도포하는 공정, 상기 상층레지스트를 소정의 패턴으로 패터닝하는 공정, 상기 패터닝된 상층레지스트를 마스크로 하여 상기 중간층을 식각하는 공정, 상기 고단차를 가진 반도체기판상의 단차가 높은 부분에 과다식각방지용 레지스트를 도포하는 공정 및, 상기 다층의 레지스트를 식각하여 하층레지스트를 패터닝하는 공정이 구비된 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
- 제1항에 있어서, 상기 평탄화용 레지스트는 상기 하층레지스트와 식각특성이 유사한 레지스트인 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
- 제1항에 있어서, 상기 평탄화용 레지스트는 단차 높이와 같거나 그와 유사한 두께로 도포되는 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
- 제1항에 있어서, 상기 중간층은 산화막인 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
- 제1항에 있어서, 상기 과다식각방지용 레지스트는 상기 하층레지스트와 식각특성이 유사한 레지스트인 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
- 제1항에 있어서, 상기 과다식각방지용 레지스트는 단차 높이에서 상기 상층레지스트의 두께를 뺀 두께로 도포되는 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011701A KR940002297B1 (ko) | 1991-07-10 | 1991-07-10 | 다층레지스트를 이용한 패턴형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011701A KR940002297B1 (ko) | 1991-07-10 | 1991-07-10 | 다층레지스트를 이용한 패턴형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930003316A KR930003316A (ko) | 1993-02-24 |
| KR940002297B1 true KR940002297B1 (ko) | 1994-03-21 |
Family
ID=19317034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910011701A KR940002297B1 (ko) | 1991-07-10 | 1991-07-10 | 다층레지스트를 이용한 패턴형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002297B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685618B1 (ko) * | 2000-12-09 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102416600B1 (ko) * | 2017-10-16 | 2022-07-04 | 현대자동차주식회사 | Amt 차량의 제어방법 |
-
1991
- 1991-07-10 KR KR1019910011701A patent/KR940002297B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685618B1 (ko) * | 2000-12-09 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003316A (ko) | 1993-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6337172B1 (en) | Method for reducing photolithographic steps in a semiconductor interconnect process | |
| US6180512B1 (en) | Single-mask dual damascene processes by using phase-shifting mask | |
| US6063702A (en) | Global planarization method for inter level dielectric layers using IDL blocks | |
| US7364836B2 (en) | Dual damascene process | |
| US5882999A (en) | Process for metallization of an insulation layer | |
| US5670298A (en) | Method of forming a metal pattern in manufacturing a semiconductor device | |
| US4758305A (en) | Contact etch method | |
| US5792707A (en) | Global planarization method for inter level dielectric layers of integrated circuits | |
| JPS63304644A (ja) | ヴアイア・ホール形成方法 | |
| KR100443064B1 (ko) | 집적 회로내의 소규모 구조 형성을 위한 이미지 리버설 방법 | |
| US5403438A (en) | Process for forming pattern | |
| US6465157B1 (en) | Dual layer pattern formation method for dual damascene interconnect | |
| KR940002297B1 (ko) | 다층레지스트를 이용한 패턴형성방법 | |
| JP2932488B2 (ja) | ドライエッチング方法 | |
| JPH0750694B2 (ja) | 導電層形成方法 | |
| US5366848A (en) | Method of producing submicron contacts with unique etched slopes | |
| US6489083B1 (en) | Selective sizing of features to compensate for resist thickness variations in semiconductor devices | |
| KR950004909B1 (ko) | 다층레지스트를 이용한 패턴형성방법 | |
| KR100472035B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100281891B1 (ko) | 반도체장치의 배선패턴 형성방법 | |
| KR950011172B1 (ko) | 삼층감광막 패턴 형성방법 | |
| KR950000850B1 (ko) | 반도체 장치의 제조방법 | |
| KR950009293B1 (ko) | 식각선택비가 향상된 단층레지스트 패턴 형성방법 | |
| KR0124633B1 (ko) | 아이엠디(imd)를 이용한 메탈패턴 형성방법 | |
| KR0144229B1 (ko) | 반도체 소자의 미세 콘택 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070228 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |