KR920001036B1 - 높이가 고르지 않은 기판상에서 금속필라를 평탄화시키는 방법 - Google Patents

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Abstract

내용 없음.

Description

높이가 고르지 않은 기판상에서 금속필라를 평탄화시키는 방법
제1도는 본 발명의 방법에 따라 처리될 수 있는 높이가 고르지 않은 기판표면을 갖는 대표적인 집적회로 구조물의 개략도.
제2-8도는 제1도의 구조물상에서 수직금속 상호접속물들을 형성하여 평탄화하는 본 발명의 바람직한 방법에 관한 개략도.
제9도는 제2도에 예시된 단계의 선택적인 실시예에 관한 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12 : 절연(전계)산화물
14 : 소스/드레인영역 16 : 밸리(Valley)
18 : 게이트전극의 연장부 20 : 적층금속구조물
22 : 제1금속화층 24 : 에치스톱(stop) 장벽층
26 : 제2금속화층 28 : 내화성 장벽층
30(32) : 하위(상위)수직금속 상호접속물 36 : 유전층
38(40) : 제1(제2)희생층
본 발명은 일반적으로 반도체 제조기술에 관한 것으로서, 특히 서로 다른 높이에 있는 반도체 기판의 영역들 위에 형성되는 금속필라(pillar)들을 평탄화(planarization)하는 방법에 관한 것이다.
일반적으로 집적회로들은 층구조물로서 형성되는데, 이와 같은 층구조물로 형성된 다수의 절연층과 도전층이, 실리콘 웨이퍼기판상에 형성되는 여러 능동영역들을 갖는 실리콘 웨이퍼기판위에서 형성된다. 집적회로들이 점점 복잡해짐에 따라서, 기판표면상에 형성되는 능동영역들의 밀도가 더욱더 커지게된다. 그러나, 이러한 형태의 밀도에 대한 하나의 제한은, 기판위에 적층되는 절연층들위에서 매우 미세한 금속화 라인들을 형성하는 응력이다. 이러한 미세한 금속화 라인들을 형성하기 위하여, 미세한 금속 라인들이 패턴된 평활(平滑)하고 높이가 고른 표면을 제공하기 위해서 절연층을 평탄화시키는 것이 필요하다. 이와 같은 평탄화를 달성하기 위하여 다양한 에치-백(etch-back)기술이 개발되었지만, 이러한 기술은 부분적으로 효과적이어서, 특별한 상황에 대한 평탄화방법을 개선시키는 것이 계속하여 필요해졌다.
본 발명은 반도체 기판상의 다양한 능동영역들과 이 위에 놓여 있는 금속화층 사이의 수직상호접속물로서 사용되는 금속필라들의 평탄화에 주로 관한 것이다. 이러한 필라들은 기판위에 금속층을 데포지트함으로써 형성되며, 금속층의 두께가 기판의 모든 편평한 영역위에서는 거의 동일하다. 따라서, 차후에 서로 다른 높이를 갖는 영역들위에 형성되는 필라들의 상위(上位)표면들의 높이가 서로 다르게 종결된다.
상술한 이유때문에, 특히, 반도체 기판표면에서 비교적 큰 변형을 가지므로써 금속필라들사이의 높이 차가 증대되는 경우, 반도체 기판상에 형성된 금속필라들을 평탄화시키기 위한 개선된 방법을 제공하는 것이 바람직스럽다. 이러한 방법이 기판을 이 위에 놓여 있는 금속화층과 상호 접속시키기에 유용할 뿐만아니라, 중간 유전층에 의해 분리된 연속적인 수평 금속화층들을 상호 접속시키기에 유용하다면 더욱 바람직스럽다.
[발명의 개요]
본 발명은 반도체 기판상에 형성되며 높이가 고르지 않는 서로 다른 영역들위에서, 보통 필라(pillar)들 또는 포스트(post)들로써 언급되는 다수의 수직금속 상호접속물을 동시에 형성하는 개선된 방법을 제공하는 것이다. 수직금속 상호접속물은 기판위에 도포되어 높이가 고르지 않은 표면과 일치하는 적층과 금속구조물로부터 형성된다. 특별히 평탄화하지 않는 경우에는, 이와 같이 적층된 금속구조물을 패턴닝함으로써 형성된 수직금속 상호접속물은 이 상호접속물이 형성되는 영역의 높이에 따라서 서로 다른 높이로 종결된다.
본 발명의 접층된 금속구조물은 제1(하부)금속층, 얇은 중간 에치스톱(stop)층, 및 제2(상부)금속층을 포함한다. 제1금속층은 기판에 가장 인접하게 놓이며 기판의 가장 높은 영역위에 있는 금속간 유전체 두께와 거의 동일한 두께를 갖는다. 제2금속층의 두께는 수직금속 상호접속물이 형성되는 기판상의 상위영역과 하위(下位)영역사이의 예상되는 높이 차와 거의 동일하도록 선택된다. 이리하여, 상호접속물의 높이는 이후로 상세히 기술되듯이, 상위 상호접속물로부터 제2금속층을 제거함으로써 동일해질 수 있다. 중간의 에치스톱층은 박층으로써 금속화층들중 제1금속화층위에서 직접형성되고, 제2금속화층은 중간 에치스톱 장벽층위에서 직접 형성된다.
수직금속 상호접속물들이 포토리도 그래피기술에 의해 적층된 금속구조물에서 패턴되어, 반도체기판을 통하여 고정된 평면에 관하여 서로 다른 높이를 갖는 개별적인 상호접속물들을 초래한다. 그러나, 상위 수직 금속 상호접속물들은 패턴닝후 수직 상호접속물에 남아 있는 에치스톱 장벽에 대하여 상기 상위 수직금속 상호접속물들을 선택적으로 에치-백(etch-back)함으로써 높이가 감소될 수 있다.
방금 상술한 방법은 일단의 수직금속 상호접속물들이 일반적으로 기판의 높이가 고르지 않은 표면상에서 2 : 1의 높이로 놓여질때 수직금속 상호접속물들을 평탄화하기에 적합하다. 본 발명은 적층된 금속구조물에 내재하는 에치스톱 장벽들의 수를 단지 증가함으로써 셋 또는 그 이상의 서로 다른 높이에 놓인 수직금속 상호접속물들을 평탄화하는 것에 관한 것인데, 여기서 상기한 에칭스톱 장벽들은 접속될 다양한 영역들사이의 예상되는 높이차를 기초로하여 위치한다.
본 발명의 바람직한 실시예에서, 제1의 알루미늄 또는 알루미늄 합금층이 기판위에 도포되는 바, 높이가 고르지 않은 기판표면의 높낮이 변화에 실질적으로 일치되게 데포지트된다. 상술한 바와 같이, 제1층의 두께는 기판상의 가장 높은영역들위에 있는 금속간 유전체의 두께와 거의 동일하다. 전형적으로 텅스텐-티타늄 또는 다른 적당한 내화재로된 비교적 얇은 에치스톱 장벽이 제1알루미늄층위에 도포되고, 제2알루미늄이 에치스톱 장벽층위에 도포된다. 에치스톱 장벽과 제2알루미늄층의 결합두께는 접속될 상위영역과 하위영역사이의 예상되는 높이차와 또한 동일하다. 수직금속 상호접속물을 패턴한 후, 유전층이 전체의 기판위에 형성되게하여, 모든 금속 상호접속물들을 덮는다. 희생(sacrificial)층을 유전층위에 도포하여, 결합된 희생층과 유전층이 유전층의 평탄화를 초래하는 상대로 에치-백된다. 에치-백은 상위 수직금속 상호접속물들이 노출된 이후이지만 하위 수직금속 상호접속물들이 노출되기전에 중지된다. 이후로 상위 수직금속 상호접속물들이 에치스톱 장벽에 대하며 선택적으로 에치-백되며, 제2희생층이 평탄화된 유전체위에 도포된다. 결합된 희생층과 유전층이 현재 거의 동일한 높이에 있는 모든 수직금속 상호접속물들을 노출하기 위해서 다시 에치-백된다. 이후로 반도체 구조물은 수직금속 상호접속 라인들을 상호접속시키기 위하여 전형적인 금속화층의 형성과 같은, 부가적인 종래의 공정을 준비한다.
[특정한 실시예의 설명]
제1도를 참조하면, 본 발명의 방법은, 전형적으로 실리콘기판(10), 기판(10)위에 형성된 절연(전계)산화물(12), 및 전계산화물(12)에 형성된 요부(凹部) 또는 (valley ; 16)에서 기판(10)상에 형성된 소스 또는 드레인 접합부(16)를 포함하는 금속산화물 반도체(MOS)구조물에 특히 유용하다. 절연산화물(12)위에 형성된 연장부(18)를 갖는, 전형적으로 폴리실리콘인 게이트전극이 정해지는데, 이것은 소스/드레인영역(14)과 게이트전극의 연장부(18) 모두를 이 위에 놓인 금속화층(도시하지 않음)에 연결시키기 위하여, 가능하면 통상 포스트(post) 또는 필라(pillar)로서 언급되는 수직금속 상호접속물들을 제공하는 것이 필요하다.
본 발명은 상호접속물들의 상부단부들이 절연산화물 층위로부터 이격된 미리 선택된 평면의 적당한 허용치내에서 종결되도록 상기 수직금속 상호접속물들을 형성하는 방법을 제공하는 것이다. 소스/드레인영역(14)이 요부(16)내에 형성되어 있기 때문에, 폴리실리콘 게이트 연장부(18)의 상부표면과 소스/드레인영역(14)사이에는 높이(또는 고도)차가 “d”만큼 있다. 제1도의 구조물위에 바로 도포된 금속화층은 일반적으로 기판(10)과 산화물(12)의 높이가 고르지 않은 표면에 해당되는 높이가 고르지 않은 표면을 갖는다는 것을 인식할 것이다. 이러한 금속화층으로부터 금속필라들을 형성하였을때 서로 다른 높이의 상부단부들, 즉 기판(10)을 통한 고정 기준 평면에 대하여 서로 다른 거리로 이격되어 있는 상부단부들을 갖는 필라들이 형성된다. 본 발명의 목적은 이와 같이 서로 다른 높이를 갖는 영역들상에 있는 수직금속 상호접속물 필라들이 상부단부들을 평탄화하는 방법을 제공하여서 필라들이 기판위에 형성된 단일 금속화층과 비교적 편평한 평면으로 접속될 수 있게 한 것이다.
이제 제2-8도를 참조하여, 반도체 기판위에 높이가 서로 다른 영역들위에 형성된 수직금속 상호접속물들을 평탄화하는 본 발명의 바람직한 방법이 상세히 설명된다. 특히, 제2도를 참조하면, 적층된 금속구조물(20)은 제1금속화층(22), 에치스톱 장벽층(24), 및 제2금속화층(26)을 포함한다. 통상적으로, 내화성 장벽층(28)이 절연산화물층(12), 능동영역(14) 및 폴리실리콘 게이트 연장부(18)를 포함하는 반도체 기판위에 바로 형성된다.
전형적으로, 장벽층(28)은 대략 500-2000Å, 보통은 약 1000Å의 두께를 갖는 텅스텐-티타늄합금이다. 제1금속화층(22)은 대략 3000-7000Å, 보통은 약 5000Å의 두께를 갖는 알루미늄 또는 알루미늄-실리콘이며, 에치스톱 장벽층은 약 500-1000Å, 보통은 약 700Å의 두께를 갖는 텅스텐-티타늄합금이다. 또한, 제2금속화층도 알루미늄 또는 알루미늄-실리콘으로서 대략 3500-5500Å, 보통은 4500Å의 두께를 갖는다. 방금 상술한 모든 층들은 종래의 스퍼터-데포지션(sputter-deposition)법으로 도포하는 것이 편리하며, 바람직한 두께들은 대략 5000Å의 높이차(d)에 해당하도록 주어진다. 전술한 바와 같이, 거리(d)는 제2알루미늄층의 두께와 거의 동일하다.
제3도를 참조하면, 적층된 금속구조물(20)을 데포지트한 후에는 수직금속 상호접속물(30,32)들이 반도체상의 원하는 능동영역들위에 형성되게함으로써 궁극적으로 위에 놓이는 금속화층과 상호접속하게 된다. 수직 상호접속물들(30,32)은 종래의 이방성 패턴닝기법, 전형적인 반응이온 에칭법에 의해 형성된다. 알루미늄-실리콘층들은 염소를 함유한 플라즈마로 에칭되며, 텅스텐 및 텅스텐-티타늄층들은 불소를 함유한 플라즈마로 에칭된다. 몇몇 경우에 있어서는, 하부의 텅스텐-티타늄 장벽층(28)을 과산화수소와 수산화암모늄의 혼합물과 같은 습식에칭액(wet etchant)으로 에칭하는 것이 필요로할 수 있다.
패턴닝을 한후에는, 각각의 수직금속 상호접속물들(30,32)은 장벽층(28), 제1금속산화층(22), 중간의 에칭스톱 장벽층(24) 및 제2금속화층(26)을 포함하는 4층 구조물을 여전히 포함한다.
제4도는 참조하면, 전형적으로 화학적으로 증착된 이산화 실리콘을 포함하는 유전(誘電)층(36)이 대략 1㎛(10.000Å)의 평균 두께로 반도체위에 도포된다. 물론 유전층(36)의 프로필(profile)은 밑에 놓여 있는 상태에 의해 영향을 받으므로 예시된 바와 같이 유전층의 융기부분들이 수직금속 상호접속물들위에 생긴다. 이러한 융기부분들은 이하에서 상세히 기술되듯이, 이 위에 놓이는 금속화층을 도포하기전에 감소되거나 또는 제거되어야만 한다.
희생층(38)이 평탄화를 위하여 유전층위에 도포된다. 전형적으로, 희생층(38)은 회전-피복된 유기중합체이며, 더욱 대표적인 것은 포토레지스트이다. 또한, 포토레지스트는 대략 1㎛의 평균 두께를 가지며 적당한 열처리로서 평활(平滑)화된다.
제5도를 참조하면, 결합된 유전층(36)과 희생층(38)이 적당한 플라즈마 에칭액으로 이방성으로 에칭-백(etch back)된다. 전형적으로, 결합된 불소, 산소 및 아르곤 플라즈마가 병렬 플레이트 반응기에서 사용되어 이산화 실리콘인 유전층과 유기 포토레지스트 모두에서 높이가 고르게 에칭되도록 보장하므로 편평한 표면이 유지된다. 에칭-백은 상위(上位) 수직금속 상호접속물(32)중 미리 선택된 부분이 노출될때까지 계속 되며, 미리 선택된 두께의 유전층이 하위(下位) 수직금속 상호접속물(30)위에 남는다. 편리하게, 최소한 약 1000Å, 통상은 약 2500Å 두께의 상위 상부 수직금속 상호접속물(32)이 노출되며, 반면에 최소한 약 1000Å, 통상은 약 2500Å 두께의 유전층이 하위 수직 상호접속물(30)위에 남는다.
상위 수직금속 상호접속물(32)을 노출시킨후, 제2금속화층(26)이 염소를 함유한 플라즈마로 에칭되어 완전하게 제거되게 하고, 다음에 불소를 함유한 플라즈마로 에치스톱 장벽층(24)이 에칭되어 제거되게하므로 하위 수직금속 상호접속물(30)을 덮은 유전체 재료가 이러한 단계들에서는 실질적으로 부식되지 않는다. 이러한 제거작업후, 제6도에 예시된 구조물은 제1금속화층(22)의 상부표면이 노출된 상태로 있게되는데, 이와 같이 노출된 제1금속화층(22)의 상부표면은 하위물의 제2금속화층(26)의 상부표면과 거의 동일한 높이에 있다.
이제 제7도를 참조하면, 제2의 희생층(40)이 제6도의 구조물위에 도포된다. 다시, 포토레지스트와 같은 유기중합체가 전형적인 평탄화 재료는 회전-피복되고 열처리되어서 표면의 평탄성을 향상시킨다. 이러한 재료층의 두께는 대략 1㎛이다.
결합된 제2희생층(40), 제1희생층(38)의 남아 있는 부분 및 유전층(36)의 상부표면은, 하위 수직금속 상호접속물(30)의 상부표면과 상위 수직금속 상호접속물(32)의 상부표면 모두가 제8도에 예시된 것처럼 노출될때까지 질소, 산소 및 아르곤을 함유한 플라즈마 에칭법으로 다시 에치-백된다. 이러한 싯점에서 상위 수직금속 상호접속물(32)의 상부표면이 제1금속화층(22)의 상부표면에 의해 정해지며, 반면에 하위 수직금속 상호접속물의 상부표면은 제2금속화층(26)의 상부표면에 의해 정해진다. 여러층 각각의 두께를 적절히 선택함으로써, 상위와 하위 수직금속 상호접속물들 모두의 상부표면들이 거의 동일한 높이로 평탄화될 수 있다.
제9도를 참조하여 에치스톱 장벽층(28)을 도포하는 선택적인 접근방법이 설명된다. 제9도에 예시된 구조물 적층된 금속구조물(20′)이 폴리실리콘 게이트영역(18)과 같은 기판(10)상의 상위영역들 위에서만 정해진 에치스톱 장벽층(24′)을 포함한다는 것을 제외하고는 제2도에 예시된 구조물과 거의 유사하다. 에치스톱 장벽층(24′)은 종래의 리도그래픽 패턴닝기법을 사용하여 형성될 수 있다. 에치스톱 장벽층(24′)이 상위 수직금속 상호접속물들내에서만 필요하기 때문에, 전술한 것처럼, 제1금속화층(22)의 전체 상부표면위에 형성될 필요가 없다.
본 발명의 방법의 다른 변경이 또한 실행될 수 있다. 예를들면, 하나 이상의 에치스톱 장벽층이 제2도의 적층된 금속구조물(20)에 도포될 수 있다. 이것을 두개 이상의 높이에 있는 영역들이 단일의 에치스톱 장벽층위에 놓인 금속화층으로 접속될때 유리하다. 또 다른 변형은 제5도 및 6도에 예시된 것처럼, 상위 수직 금속 상호접속물의 에치-백을 포함한다. 상부 수직금속 상호접속물만을 노출시키는 비 임계적인 마스크를 사용함으로써, 하위 수직금속 상호접속물(30)을 덮은 채로 남아 있는 유전체의 양이 현저하게 감소될 수 있다. 이것은 에칭으로부터 상호접속물을 보호하는데 더 이상 유전체가 필요하지 않기 때문이다.
전기한 발명이 이해를 명확하게 하기 위하여 예시적인 실시예로서 어느 정도 상세히 기술되었지만, 어떠한 변화와 변경도 첨부한 특허청구의 범위내에서 실시될 수 있다는 것이 자명해진다.

Claims (26)

  1. 높이가 고르지 않은 표면을 갖는 기판(10)위에 수직금속 상호접속물을 형성하는 방법에 있어서, 기판(10)의 표면과 일치하도록 제1금속화층(22)을 형성하는 단계, 최소한 제1금속화층(22)의 선택된 영역들위에 에치스톱(stop) 장벽층(24)을 형성하는 단계, 에칭 장벽층(24) 및 제1금속화층(22)과 일치하도록 제2금속화층을 형성하는 단계, 서로 다른 높이를 갖는 영역들위에서 수직금속 상호접속물들(30,32)을 정하기 위하여 결합된 제1과 제2금속화층(22,26) 및 에치스톱층들(24,28)을 패턴닝(patterning)하는 단계, 및 제1금속화층 위에 있는 에칭 장벽층(24)에 대하여 보다 높은 높이를 갖는 수직금속 상호접속물들(30,32)을 선택적으로 에칭-백(etching-back)하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 제1금속화층(22)을 형성하기 전에 장벽층(28)이 기판위에 형성되는 방법.
  3. 제1항에 있어서, 제2금속화층(26)이 높이가 고르지 않은 표면상의 높이 변화와 거의 동일한 두께를 갖는 방법.
  4. 제3항에 있어서, 제1금속화층(22)의 두께가 차후에 기판상의 가장 높은 영역들위에 도포되는 금속간 유전층의 두께와 거의 동일한 방법.
  5. 제1항에 있어서, 에칭스톱 장벽층(24)이 제1금속화층(22)의 전체 표면위에 형성되는 방법.
  6. 제1항에 있어서, 에칭스톱 장벽층이, 보다 높은 기판영역들위에 형성되는 상위 금속 상호접속물(32)들을 갖는 보다 높은 기판영역들위에만 형성되는 방법.
  7. 제1항에 있어서, 결합된 금속화층과 에칭스톱 장벽층이 포토레지스트 마스크를 통하여 반응이온 에칭법에 의해 패턴되는 방법.
  8. 높이가 고르지 않은 표면을 갖는 기판(10)위에 수직금속 상호접속물들을 형성하는 방법에 있어서, 기판(10)의 표면과 일치하도록 제1금속화층(22)을 형성하는 단계, 최소한 제1금속화층(22)의 선택된 영역들 위에 에치스톱 장벽층(24)을 형성하는 단계, 에칭스톱 장벽층(24) 및 제1금속화층(22)과 일치하도록 제2금속화층(26)을 형성하는 단계, 서로 다른 높이를 갖는 영역들위에서 수직금속 상호접속물들(30,32)을 정하기 위하여 결합된 제1과 제2금속화층(22,26) 및 에치스톱 장벽층(24,28)을 패턴닝하는 단계, 모든 수직금속 상호접속물들(30,32)을 덮도록 유전층(36)을 형성하는 단계, 상위 수직금속 상호접속물들(32)만을 노출하기 위하여 유전층(36)을 평탄화하는 단계, 및 금속화층들(26,22)중간의 에칭 장벽층(24)에 대하여 상위 수직금속 상호접속물들(32)을 선택적으로 에칭-백하는 단계를 포함하는 방법.
  9. 제8항에 있어서, 제1금속화층(22)을 형성하기전에 장벽층(28)이 기판위에 형성되는 방법.
  10. 제8항에 있어서, 제2금속화층(26)이, 높이가 고르지 않은 표면상의 높이 변화와 거의 동일한 두께를 갖는 방법.
  11. 제10항에 있어서, 제1금속화층(22)의 두께가 차후에 기판상의 가장 높은 영역들위에 도포되는 금속간 유전층의 두께와 대략 동일한 방법.
  12. 제8항에 있어서, 에칭스톱 장벽층(24)이 제1금속화층(22)의 전체 표면위에 형성되는 방법.
  13. 제8항에 있어서, 에치스톱 장벽층이 보다 높은 높이의 기판영역들위에 형성되는 상위 금속 상호접속물들(32)을 갖는 보다 높은 높이의 기판영역들위에만 형성되는 방법.
  14. 제8항에 있어서, 결합된 금속화층과 에치스톱 장벽층이 포토레지스트 마스크를 통한 반응이온 에칭법에 의해 패턴되는 방법.
  15. 제8항에 있어서, 유전층(36)이 화학적 증착법에 의해 데포지트되는 이산화 실리콘인 방법.
  16. 제8항에 있어서, 희생층을 도포하여 하위 수직 상호접속물들(30)은 피복상태로 놔두며 상위 수직 상호접속물들은 피복을 제거하기 위하여 결합된 희생층과 유전층을 충분하게 에칭-백함으로서 유전층(36)이 평탄화되는 방법.
  17. 제16항에 있어서, 노출된 수직금속 상호접속물들이 알루미늄 또는 알루미늄합금이며, 염소를 함유한 플라즈마로 에칭-백되는 방법.
  18. 제17항에 있어서, 에칭스톱 장벽층(24)이 텅스텐-티타늄이며, 불소를 함유한 플라즈마로 에치스톱 장벽층을 에칭-백하는 단계를 더욱 포함하는 방법.
  19. 수직금속 상호접속물들이 서로 다른 높이를 갖는 영역위에 위치하는 형태의 반도체 웨이퍼기판(10)위에 수직금속 상호접속물들(30,32)을 형성하는 방법에 있어서, 기판(10)과 일치하며 최소한 몇몇의 영역들사이의 예상되는 높이거리와 동일한 거리만큼 에치스톱 장벽층의 상부표면 아래에 형성되는 에치스톱 장벽층(24)를 갖도록 금속화층(22)을 형성하는 단계, 상기 서로 다른 높이를 갖는영역들위에서 수직금속 상호접속물들(30,32)을 정하기 위하여 금속화층을 패턴닝하는 단계, 및 보다 높은 높이를 갖는 수직금속 상호접속물들(32)을 에치 장벽층에 대하여 선택적으로 에칭-백함으로써 상측 수직 상호접속물들(32)의 높이가 거의 하위 수직 상호접속물들(30)의 높이로 감소되는 단계를 포함하여, 수직금속 상호접속물들을 평탄화하는 방법.
  20. 제19항에 있어서, 금속화층이 알루미늄 또는 알루미늄합금인 방법.
  21. 제19항에 있어서, 에치스톱 장벽층이 텅스텐-티타늄인 방법.
  22. 제19항에 있어서, 상기 모든 상호접속물들 위에 유전층 형성하고, 상기 유전층상에 희생층을 도포하며, 결합된 유전층과 희생층을 에칭-백하여 상측 수직 상호접속점들을 노출한 다음, 최종적으로 상기 노출된 상호접속점들을 에치스톱 장벽층에 대하여 에칭-백함으로써 수직금속 상호 접속점들이 선택적으로 에칭되는 방법.
  23. 제22항에 있어서, 상기 노출된 에치스톱 장벽층을 이 밑에 놓여있는 알루미늄층에 대하여 에칭-백하는 단계를 더욱 포함하는 방법.
  24. 최소한 몇몇의 상호접속물들이 이 길이를 따라 횡단으로 형성된 에치스톱 장벽층을 포함하는 다수의 수직금속 상호접속물들을 갖는 반도체소자.
  25. 제24항에 있어서, 높이가 고르지 않은 표면을 갖는 기판과 그 기판위에 최소한 하나의 금속화층을 포함하고, 수직금속 상호접속물들이 기판상의 능동영역들과 금속화층사이에서 연장되는 반도체소자.
  26. 제25항에 있어서, 에치스톱 장벽층을 포함하는 수직금속 상호접속물들이 기판상의 하위영역들과 금속화층사이에서 연장되며, 에치스톱 장벽층이 없는 수직 상호접속물들이 기판상의 상위영역들과 금속화층사이에서 연장되는 반도체소자.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
GB2214709A (en) * 1988-01-20 1989-09-06 Philips Nv A method of enabling connection to a substructure forming part of an electronic device
US5229311A (en) * 1989-03-22 1993-07-20 Intel Corporation Method of reducing hot-electron degradation in semiconductor devices
EP0407062A3 (en) * 1989-06-29 1991-02-06 Texas Instruments Incorporated A method and apparatus for forming an infrared detector having a refractory metal
US4935376A (en) * 1989-10-12 1990-06-19 At&T Bell Laboratories Making silicide gate level runners
US4933297A (en) * 1989-10-12 1990-06-12 At&T Bell Laboratories Method for etching windows having different depths
EP0425787A3 (en) * 1989-10-31 1993-04-14 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal lines to contact windows
US5225040A (en) * 1990-04-16 1993-07-06 Raytheon Company Process for patterning metal connections in small-geometry semiconductor structures
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
JPH04123458A (ja) * 1990-09-14 1992-04-23 Mitsubishi Electric Corp 半導体装置の製造方法
US5217570A (en) * 1991-01-31 1993-06-08 Sony Corporation Dry etching method
US5422289A (en) * 1992-04-27 1995-06-06 National Semiconductor Corporation Method of manufacturing a fully planarized MOSFET and resulting structure
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
US5256597A (en) * 1992-09-04 1993-10-26 International Business Machines Corporation Self-aligned conducting etch stop for interconnect patterning
GB9219281D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Manufacture of semiconductor devices
GB9219267D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Manufacture of semiconductor devices
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
US5401913A (en) * 1993-06-08 1995-03-28 Minnesota Mining And Manufacturing Company Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board
EP0720228B1 (en) * 1994-12-29 2002-07-10 STMicroelectronics, Inc. Method of making a semiconductor connection structure
US5846880A (en) * 1995-04-28 1998-12-08 Vanguard International Semiconductor Corporation Process for removing titanium nitride layer in an integrated circuit
US5945348A (en) * 1996-04-04 1999-08-31 Micron Technology, Inc. Method for reducing the heights of interconnects on a projecting region with a smaller reduction in the heights of other interconnects
US6004874A (en) * 1996-06-26 1999-12-21 Cypress Semiconductor Corporation Method for forming an interconnect
US5916453A (en) 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
US6828230B2 (en) 1997-09-12 2004-12-07 Micron Technology, Inc. Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same
US8076229B2 (en) 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
CN102543839B (zh) * 2010-12-22 2014-01-08 中国科学院微电子研究所 层间电介质层的平面化方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4299680A (en) * 1979-12-31 1981-11-10 Texas Instruments Incorporated Method of fabricating magnetic bubble memory device having planar overlay pattern of magnetically soft material
US4374159A (en) * 1981-07-27 1983-02-15 Bell Telephone Laboratories, Incorporated Fabrication of film circuits having a thick film crossunder and a thin film capacitor
JPS5848438A (ja) * 1981-09-17 1983-03-22 Nec Corp 半導体集積回路装置
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
US4654113A (en) * 1984-02-10 1987-03-31 Fujitsu Limited Process for fabricating a semiconductor device
JPS612346A (ja) * 1984-06-15 1986-01-08 Hitachi Ltd 多層配線の製造方法
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
JPS61258453A (ja) * 1985-05-13 1986-11-15 Toshiba Corp 半導体装置の製造方法
US4661204A (en) * 1985-10-25 1987-04-28 Tandem Computers Inc. Method for forming vertical interconnects in polyimide insulating layers
US4708770A (en) * 1986-06-19 1987-11-24 Lsi Logic Corporation Planarized process for forming vias in silicon wafers

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Publication number Publication date
US4824521A (en) 1989-04-25
EP0285410A1 (en) 1988-10-05
JPH0680667B2 (ja) 1994-10-12
KR880013231A (ko) 1988-11-30
JPS6447049A (en) 1989-02-21

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