JPH0685086A - 高集積素子用微細コンタクト形成方法 - Google Patents
高集積素子用微細コンタクト形成方法Info
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Abstract
で特に発生するショート、抵抗の増加等の問題を解消し
て工程マージンが得られるようにする。 【構成】Topologyを有する半導体素子のコンタクト領域
上に、マスク工程により形成される最小線幅より小さい
線幅のコンタクトパッド12,13を、平坦化用絶縁層
7と同一の高さで平坦になるように形成し、予定した配
線又は電極を前記コンタクトパッドに接続させる。
Description
タクト形成方法に関し、特にDRAM,SRAM及びA
SIC等に適用できる高集積素子用微細コンタクト形成
方法に関する。
減少し、単位セルの面積が縮小し、それに伴ってデザイ
ンルールが減少し、ラインとラインとの間の間隔が減少
する。したがってラインとライン間にダイレクトコンタ
クトを形成するための製造工程を必要とし、従来のコン
タクト形成方法としては、自己整列コンタクト方法が用
いられている。
整列コンタクト方法を用いたコンタクト形成方法では、
段差(Topology) が甚だしく大きくなる場合、コンタク
ト蝕刻時にアスペクト比(Aspect Ratio)が大きくなるた
め、コンタクトマスクを利用した蝕刻工程時に困難があ
り、ワードラインとビットラインとのショート,ワード
ラインやビットラインと電荷貯蔵用電極とのショート,
その他、段差によるラインの短絡又は不良な層被覆(Ste
p Coverage) による抵抗の増加等の問題に因り、半導体
素子製造上の工程マージンを得るのに困難が伴った。
されたもので、段差を有する半導体素子のコンタクト領
域上部に、マスク工程により形成される最小線幅より小
さい線幅のコンタクトパッドを、平坦化用絶縁層と同一
の高さで平坦になるように形成し、コンタクトパッド上
部で予定された配線又は電極を接続させて、高集積素子
用微細コンタクトを形成することが可能な高集積素子用
微細コンタクト形成方法を提供することを目的とする。
コン基板上に素子分離酸化膜,ゲート酸化膜,ゲート電
極,ソース及びドレインを具備したMOSFETを形成
した後、前記ゲート電極上に第1絶縁層を形成し、前記
ソース又は/及びドレイン上の第1絶縁層を除去してコ
ンタクトホールを形成し、導電層を露出させたソース又
は/及びドレイン上に微細コンタクトを形成する高集積
素子用微細コンタクト形成方法において、前記MOSF
ETを含む、第1絶縁層上に絶縁膜を厚く塗布して平坦
化用第2絶縁層を形成し、該第2絶縁層上に第1ポリシ
リコン層,第3絶縁層及び感光膜を順次、予定された厚
さで塗布する第1の工程と、前記ソース又は/及びドレ
インのコンタクトが形成される領域上に形成された感光
膜を除去して感光膜パターンを形成し、感光膜が除去さ
れて露出した第3絶縁層の部分を蝕刻して第3絶縁層パ
ターンを形成する第2の工程と、前記感光膜パターンを
除去して第3絶縁層パターン側壁に第4絶縁層スペーサ
を形成する第3の工程と、前記第3絶縁層パターンと第
4絶縁層スペーサとを第1ポリシリコン層のマスクとし
て、マスクされずに露出した部分を蝕刻して第1ポリシ
リコンパターンを形成する第4の工程と、前記第3絶縁
層パターンと第4絶縁層スペーサを除去した後、第1ポ
リシリコンパターンを第2絶縁層のマスクとして、マス
クされずに露出した部分を蝕刻してソース及びドレイン
が露出したコンタクトホールを形成する第5の工程と、
前記コンタクトホール及び第1ポリシリコンパターン上
に第2ポリシリコン層を平坦化するまで蒸着し、蒸着し
た後、エッチバックして前記一定厚さの第2ポリシリコ
ン層、及び第1ポリシリコンパターンを除去してソース
及びドレインに接続されたコンタクトパッドを形成する
第6工程と、前記コンタクトパッドに、予定された電極
又は配線の導電層をコンタクトする第7の工程と、によ
って前記ソース又は/及びドレイン上に微細コンタクト
を形成するようにした。
ド層で形成することができる。前記第3の工程では、具
体的には、例えば第3絶縁層パターン上に絶縁膜を塗布
した後、蝕刻して第3絶縁層パターン側壁に第4絶縁層
スペーサを形成する。前記第4絶縁層スペーサを例えば
オキサイド層で形成することができる。前記第6の工程
でコンタクトパッドを形成した後の第7の工程で、例え
ば具体的には、コンタクトパッド及び第2絶縁層の全て
の面に第5絶縁層を塗布し、第5絶縁層の所定部分を除
去して予定されたコンタクトパッドを露出させた後、ビ
ットライン用導電層を蒸着し、マスクパターンによりコ
ンタクトパッドが露出するようにマスクして、該コンタ
クトパッドに接続するビットラインを形成する。
成した後、例えばビットライン絶縁用第6絶縁層を塗布
し、予定されたコンタクトパッドに接続する電荷貯蔵電
極を形成することが出来る。
て詳細に説明する。尚、本実施例では、高集積素子とし
てDRAMセルに本発明を適用して説明する。図9は、
本発明の高集積素子用微細コンタクト形成方法を用いて
形成されたDRAMセルの断面図を示す。図9におい
て、シリコン基板(1)上に素子分離酸化層(2)、ゲ
ート酸化膜(3),ゲート電極(4),第1絶縁層とし
てのワードラインスペーサ用第1オキサイド層(5),
ソース(6A)及びドレイン(6B)が夫々形成されて
いる。
コン基板(1)上には、第1絶縁層としての第1オキサ
イド層(5)、第2絶縁層としての第2オキサイド層
(7)が積層されているが、ソース(6A)、ドレイン
(6B)上には、夫々コンタクトパッド(12)、(13)
が第2オキサイド層(7)の上面まで形成されている。
これにより第2オキサイド層(7)上面は平坦化されて
いる。
ンタクトパッド(12)を囲むようにして第2オキサイド
層(7)上に形成され、ビットライン(15A)がコンタ
クトパッド(12)に接続するように形成されている。ま
たビットライン(15A)は、その上に形成された第6絶
縁層のパターンとしての第6オキサイドパターン(16
A)、及びビットライン(15A)と第6オキサイドパタ
ーン(16A)の側壁に形成された第7オキサイドスペー
サ(17A)によって覆われている。
ポリシリコン層(18)が形成されている。次にこのDR
AMセルの形成方法について説明する。図1は公知の技
術を用いて素子を形成する工程におけるDRAMセルの
状態の断面図を示し、この工程においてシリコン基板
(1)に素子分離酸化膜(2)、ゲート酸化膜(3),
ゲート電極(4),ワードラインスペーサ用第1オキサ
イド層(5),ソース(6A)及びドレイン(6B)を
夫々形成する。
程における状態の断面図を示し、この工程において、シ
リコン基板(1)上に形成された第1オキサイド層
(5)上に平坦化用オキサイド層(7)を厚く塗布し
て、DRAMセルの上面を平坦にする。この工程が第1
の工程に相当する。図3は、平坦化用第2オキサイド層
(7)の上面に第1ポリシリコン層(8),第3絶縁層
としての第3オキサイド層(9),及び感光膜(20)を
夫々予め設定された厚さで順次に塗布し、ビットライン
及び電荷貯蔵電極用コンタクトマスク工程で前記感光膜
(20)の予定された部分を除去した後、感光膜パターン
(20A)を形成する工程を経た状態のDRAMセルの断
面図を示す。
り露出された第3オキサイド層(9)を除去して、第3
オキサイド層パターン(9A)を形成する第2の工程の
後、前記感光膜パターン(20A)を除去し、全体的にコ
ンタクトの大きさを調節するための第4オキサイド層
(10)を塗布し、ブランケット蝕刻により第4オキサイ
ド層(10)を蝕刻し、第3オキサイドパターン(9A)
の側壁に第4絶縁層スペーサとしての第4オキサイドス
ペーサ(10A)を形成する第3の工程を経て、以後の工
程中で形成されるコンタクトホール(40A及び40B)の
幅を減らすようにした状態のDRAMセルの断面図を示
す。
A)と第4オキサイドスペーサ(10A)をマスク層にし
て、下部の露出した第1ポリシリコン層(8)を蝕刻し
て第1ポリシリコンパターン(8A)を形成する第4の
工程を経た状態のDRAMセルの断面図を示す。図6
は、ブランケット蝕刻により第3オキサイドパターン
(9A),第4オキサイドスペーサ(10A)を蝕刻し
て、第1ポリシリコンパターン(8A)をマスクとして
第2オキサイド層(7)と第1オキサイド層(5)を順
次に蝕刻して、ソース(6A)及びドレイン(6B)を
露出させて電荷貯蔵電極用コンタクトホール(40A)及
びビットライン用コンタクトホール(40B)を形成する
第5の工程を経た状態のDRAMセルの断面図を示す。
ール(40A)及びビットライン用コンタクトホール(40
B)上部に、コンタクトパッド用第2ポリシリコン層
(11)を蒸着して、第1ポリシリコン層パターン(8
A)の上面を平坦化する第7の工程中の状態のDRAM
セルの断面図を示す。図8は、前記第2ポリシリコン層
(11)とその下部の第1ポリシリコン層パターン(8
A)をエッチバックして第2オキサイド層(7)上部面
と平坦にビットライン(12)及び電荷貯蔵電極用コンタ
クトパッド(13)を形成する第6の工程の後、その上面
全体に第5絶縁層としての内部絶縁用第5オキサイド層
(14)を予め設定された厚さだけ塗布し、ビットライン
コンタクトマスクを利用して、ビットライン用コンタク
トパッド(12)上部の第5オキサイド層(14)を選択的
に除去して、窓(50)を形成し、全体的にビットライン
用ポリサイド(15)と絶縁用第6オキサイド層(16)を
積層した後、ビットラインマスクを利用して、予定され
た部分の第6オキサイド層(16)とビットライン用ポリ
サイド(15)を順次に除去して、ビットライン(15A)
と第6オキサイドパターン(16A)を形成し、コンタク
トパッド(12、13)及び第2オキサイド層(7)の全て
の面にスペーサ用第7オキサイド層(17)を塗布する第
7の工程を経た状態のDRAMセルの断面図を示す。
ランケット蝕刻して、ビットライン(15A)と第6オキ
サイドパターン(16A)の側壁に第7オキサイドスペー
サ(17A)を形成し、同時に露出された第5オキサイド
層(14)を除去して、下部の第2オキサイド層(7)と
電荷貯蔵電極用コンタクトパッド(13)を露出させた
後、全面上に電荷貯蔵電極用第3ポリシリコン層(18)
を予め設定された厚さで形成する工程を経た状態のDR
AMセルの断面図を示す。
が、電荷貯蔵電極マスクを利用して電荷貯蔵電極用コン
タクトパッドに接続した電荷貯蔵電極を形成し、その上
に誘電体膜とプレート電極を形成することにより、従来
の方法と同様に半導体素子のキャパシタが形成される。
かかる構成によれば、コンタクトパッドを平坦化用第2
オキサイド層と同一の高さで平坦になるように形成し、
コンタクトパッド上部で予定された配線又は電極を接続
させて、高集積素子であるDRAMセルを形成すること
により、段差が甚だしく大きい半導体素子である例えば
DRAMセルのコンタクト蝕刻工程時における困難がな
くなり、また例えばワードラインとビットラインとのシ
ョート,ワードラインやビットラインと電荷貯蔵用電極
とのショート,その他、段差によるラインの短絡又は不
良な層被覆(Step Coverage) による抵抗の増加等を防止
することが出来、DRAMセルの信頼性が得られ、製造
上の工程マージンが得られるようになる。
ば、段差が甚だしい半導体素子のコンタクト領域に絶縁
層を平坦に形成した後、絶縁層スペーサをコンタクトマ
スク側壁に形成することにより、マクス工程によって形
成される最小線幅より小さい線幅のコンタクトホールを
形成することができる。更にこのコンタクトホールに層
被覆(Step Coverage) を良好にするコンタクトパッドを
形成して、ビットラインと電荷貯蔵電極を接続すること
により、ワードラインとビットライン又はビットライン
と電荷貯蔵電極間で発生する短絡,また段差が大きいた
めに発生するラインの短絡、又は抵抗値の増加を防止し
て、高集積素子の信頼性及び収率を向上させる効果があ
る。
して製造されるDRAMセルの工程中の断面図。
Claims (6)
- 【請求項1】シリコン基板上に素子分離酸化膜,ゲート
酸化膜,ゲート電極,ソース及びドレインを具備したM
OSFETを形成した後、前記ゲート電極上に第1絶縁
層を形成し、前記ソース又は/及びドレイン上の第1絶
縁層を除去してコンタクトホールを形成し、導電層を露
出させたソース又は/及びドレイン上に微細コンタクト
を形成する高集積素子用微細コンタクト形成方法におい
て、 前記MOSFETを含む、第1絶縁層上に絶縁膜を厚く
塗布して平坦化用第2絶縁層を形成し、該第2絶縁層上
に第1ポリシリコン層,第3絶縁層及び感光膜を順次、
予定された厚さで塗布する第1の工程と、 前記ソース又は/及びドレインのコンタクトが形成され
る領域上に形成された感光膜を除去して感光膜パターン
を形成し、感光膜が除去されて露出した第3絶縁層の部
分を蝕刻して第3絶縁層パターンを形成する第2の工程
と、 前記感光膜パターンを除去して第3絶縁層パターン側壁
に第4絶縁層スペーサを形成する第3の工程と、 前記第3絶縁層パターンと第4絶縁層スペーサとを第1
ポリシリコン層のマスクとして、マスクされずに露出し
た部分を蝕刻して第1ポリシリコンパターンを形成する
第4の工程と、 前記第3絶縁層パターンと第4絶縁層スペーサを除去し
た後、第1ポリシリコンパターンを第2絶縁層のマスク
として、マスクされずに露出した部分を蝕刻してソース
及びドレインが露出したコンタクトホールを形成する第
5の工程と、 前記コンタクトホール及び第1ポリシリコンパターン上
に第2ポリシリコン層を平坦化するまで蒸着し、蒸着し
た後、エッチバックして前記一定厚さの第2ポリシリコ
ン層、及び第1ポリシリコンパターンを除去してソース
及びドレインに接続されたコンタクトパッドを形成する
第6工程と、 前記コンタクトパッドに、予定された電極又は配線の導
電層をコンタクトする第7の工程と、によって前記ソー
ス又は/及びドレイン上に微細コンタクトを形成するこ
とを特徴とする高集積素子用微細コンタクト形成方法。 - 【請求項2】前記第2及び第3絶縁層をオキサイド層で
形成することを特徴とする請求項1に記載の高集積素子
用微細コンタクト形成方法。 - 【請求項3】前記第3の工程で、第3絶縁層パターン上
に絶縁膜を塗布した後、蝕刻により第3絶縁層パターン
側壁に第4絶縁層スペーサを形成したことを特徴とする
請求項1に記載の高集積素子用微細コンタクト形成方
法。 - 【請求項4】前記第4絶縁層スペーサをオキサイド層で
形成したことを特徴とする請求項3に記載の高集積素子
用微細コンタクト形成方法。 - 【請求項5】前記第6の工程でコンタクトパッドを形成
した後の第7の工程で、コンタクトパッド及び第2絶縁
層の全ての面に第5絶縁層を塗布し、第5絶縁層の所定
部分を除去して予定されたコンタクトパッドを露出させ
た後、ビットライン用導電層を蒸着し、マスクパターン
によりコンタクトパッドが露出するようにマスクして、
該コンタクトパッドに接続するビットラインを形成する
ことを特徴とする請求項1に記載の高集積素子用微細コ
ンタクト形成方法。 - 【請求項6】前記第7の工程でビットラインを形成した
後、ビットライン絶縁用第6絶縁層を塗布し、予定され
たコンタクトパッドに接続される電荷貯蔵電極を形成す
ることを特徴とする請求項5に記載の高集積素子用微細
コンタクト形成方法。
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