KR100266898B1

KR100266898B1 - 디램 셀 캐패시터의 제조 방법

Info

Publication number: KR100266898B1
Application number: KR1019980010708A
Authority: KR
Inventors: 이강윤
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1998-03-27
Filing date: 1998-03-27
Publication date: 2000-10-02
Also published as: JPH11330401A; TW396617B; KR19990076063A

Abstract

본 발명은 스토리지 전극 콘택홀과 스토리지 전극 패턴간의 오정렬을 방지하는 DRAM 셀 캐패시터의 제조 방법에 관한 것으로, 반도체 기판 상에 비트 라인들을 포함하여 제 1 절연층이 형성된다. 제 1 절연층 상에 제 2 절연층을 사이에 두고 제 1 및 제 2 절연층과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층이 차례로 형성된다. 제 1 마스크 패턴을 사용하여 제 2 물질층 및 제 2 절연층을 차례로 식각 하여 제 1 오프닝이 형성된다. 제 2 물질층 상에 제 2 마스크 패턴이 제 1 마스크 패턴 보다 상대적으로 좁은 오픈 영역을 갖도록 형성된다. 또는, 제 2 마스크 패턴은 기판의 상부에서 보아 스토리지 전극 형성 영역의 일부 및 그 양측의 비트 라인 영역을 포함하는 바 형태로 형성된다. 제 2 마스크 패턴을 사용하여 제 1 물질층 및 제 1 절연층을 차례로 식각 하여 제 2 오프닝이 형성된다. 제 2 오프닝 및 제 1 오프닝을 도전층으로 채운 후, 제 2 물질층 및 제 2 절연층을 제거하면 반도체 기판과 전기적으로 접속되는 스토리지 전극이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 전극 콘택홀과 스토리지 전극 패턴을 형성하기 위한 오프닝을 병합하여 형성함으로써, 스토리지 전극 콘택홀과 스토리지 전극 패턴을 자기정렬 시킬 수 있고, 따라서 스토리지 전극 콘택홀과 스토리지 전극 패턴간의 오정렬을 방지할 수 있다. 또한, 스토리지 전극 콘택 영역을 바 형태로 형성함으로써, 포토 공정을 용이하게 할 수 있고, 콘택 낫 오픈 및 콘택 저항 증가를 방지할 수 있다.

Description

디램 셀 캐패시터의 제조 방법(A METHOD OF FABRICATING DRAM CELL CAPACITOR)

본 발명은 DRAM 셀 캐패시터(DRAM cell capacitor)의 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 전극 콘택홀(storage electrode contact hole)과 스토리지 전극 패턴(storage electrode pattern)간의 오정렬(misalign)을 방지하는 DRAM 셀 캐패시터의 제조 방법 관한 것이다.

DRAM이 고집적화 됨에 따라, 셀 캐패시턴스(cell capacitance)를 유지하는 것이 점점 어려워지고 있다. DRAM 셀 캐패시터는 크게 스택(stack)형과 트렌치(trench)형으로 구분되며, 1G DRAM 급 이상의 초고집적 DRAM 에서는 스택형이 주종을 이룰 것으로 보이고 있다.

상기 고집적화의 영향으로, 캐패시터가 칩 상에서 차지하는 면적 또한 지속적으로 감소되고 있다. 이에 따라, 셀 캐패시턴스를 유지하기 위해서 고유전체 물질(high dielectric material)을 사용하거나, 캐패시터의 표면적을 증가시키는 방법이 사용되고 있다. 상기 캐패시터의 표면적을 증가시키기 위해서 스토리지 노드의 높이를 증가시키거나 HSG 성장 방법 등이 사용되고 있다.

그러나, 이와 같은 새로운 유전체 물질의 도입 및 캐패시터의 표면적을 넓히는 것 외에, 스케일링(scaling)에 따른 포토리소그라피 공정에 의한 패턴(pattern) 형성의 제약이 문제가 되어 왔다.

도 1은 종래의 제조 방법 및 본 발명의 제조 방법을 설명하기 위한 반도체 메모리 장치의 레이아웃(layout)이다.

도 1을 참조하면, 종래의 제조 방법 및 본 발명의 제조 방법을 설명하기 위한 반도체 메모리 장치의 레이아웃은, 복수 개의 'T'자 형의 엑티브 패턴(active pattern)(2a - 2d)이 형성되어 있다. 상기 'T'자 형의 엑티브 패턴(2a - 2d)은 스토리지 전극 콘택 영역(6a - 6c)과 비트 라인 콘택 영역(도면에 미도시)을 포함한다. 상기 콘택 영역들 사이의 엑티브 패턴(2a - 2d)과 교차하는 복수 개의 워드 라인(WL1 - WL4)이 형성되어 있다. 상기 비트 라인 콘택 영역을 지나는 복수 개의 비트 라인 패턴들(BL1 - BL4)이 형성되어 있다. 상기 각 스토리지 전극 콘택 영역(6a - 6c)과 오버랩 되는 복수 개의 스토리지 전극 패턴(111a - 111c)이 형성되어 있다.

도 2a 내지 도 2b는 종래의 DRAM 셀 캐패시터의 제조 방법을 순차적으로 보여주는 단면도이다.

도 2a를 참조하면, 종래의 DRAM 셀 캐패시터의 제조 방법은 먼저, 소자격리막(3)이 형성된 반도체 기판(1) 상에 제 1 산화막(4a)이 형성된다. 상기 제 1 산화막(4a) 상에 비트 라인들(BL1 - BL4)이 형성된다. 상기 비트 라인들(BL1 - BL4)을 포함하여 제 1 산화막(4a) 상에 제 2 산화막(4b)이 형성된다.

도 2b에 있어서, 상기 제 2 산화막(4b) 및 제 1 산화막(4a)을 식각 하여 스토리지 전극 콘택홀(6a - 6c)이 형성된 후, 상기 콘택홀(6a - 6c)을 포함하여 제 2 산화막(4b) 상에 스토리지 전극(storage electrode)용 폴리실리콘(8)이 형성된다. 포토리소그라피(photolithography) 공정을 사용하여 상기 스토리지 전극용 폴리실리콘(8)이 패터닝 되면 도 2c에 도시된 바와 같이, 스토리지 전극 패턴(8a)이 형성된다.

후속 공정으로 상기 스토리지 전극 패턴(8a)을 포함하여 캐패시터용 유전체막(도면에 미도시)이 형성된 후, 플레이트 전극(plater electrode)용 폴리실리콘(도면에 미도시)이 차례로 형성된다. 상기 도 2c는 스토리지 전극 패턴(8a)이 상기 콘택홀(6a - 6c)에 오정렬된 경우를 나타낸다.

스토리지 전극 폴리실리콘(8)을 패터닝 할 때 스토리지 전극 패턴간의 전기적 분리를 위하여 통상적으로 과식각(overetch)이 진행된다. 이때, 오정렬이 발생되면 스토리지 전극 콘택홀(6a - 6c) 내에 채워진 폴리실리콘이 어느 정도 식각 된다. 또한, 후속 세정 공정에 의해 콘택홀(6a - 6c) 양측의 산화막(4)의 일부가 제거되어 스토리지 전극 패턴(8a)과 스토리지 전극 콘택홀(6a - 6c)의 오버랩 면적(overlap area)이 줄어들게 된다. 결과적으로, 스토리지 전극 하부와 엑티브 영역 사이의 저항이 커지는 문제 및 스토리지 전극 패턴(8a)이 쓰러지는(fall down) 문제점이 발생된다.

상기 문제점들은 DRAM 셀의 집적도가 증가될수록 더욱 심하게 나타나며, 1G DRAM급 이상에서는 피할 수 없는 문제가 되고 있다.

도 3a 내지 도 3c는 종래의 다른 DRAM 셀 캐패시터의 제조 방법을 순차적으로 보여주는 단면도이다.

도 3a를 참조하면, 종래의 다른 DRAM 셀 캐패시터의 제조 방법은 먼저, 소자격리막(3)이 형성된 반도체 기판(1) 상에 제 1 산화막(4a)이 형성된다. 상기 제 1 산화막(4a) 상에 비트 라인들(BL1 - BL4)이 형성된다. 상기 비트 라인들(BL1 - BL4)을 포함하여 제 1 산화막(4a) 상에 제 2 산화막(4b)이 형성된다. 상기 제 2 산화막(4b) 및 제 1 산화막(4a)을 식각 하여 스토리지 전극 콘택홀(6a - 6c)이 형성된다. 상기 콘택홀(6a - 6c)을 제 1 폴리실리콘으로 채워서 스토리지 전극 패턴(12)과 반도체 기판(1)이 전기적으로 접속되도록 하는 콘택 플러그(10)가 형성된다.

상기 콘택 플러그(10)를 포함하여 제 2 산화막(4b) 상에 제 3 산화막(도면에 미도시)이 형성된다. 리버스(reverse) 스토리지 전극 패턴(도면에 미도시)을 마스크로 사용하여 상기 콘택 플러그(10)가 노출되도록 상기 제 3 산화막이 패터닝 된다. 상기 리버스 스토리지 전극 패턴은 포토레지스트막 등으로 형성된다. 상기 콘택 플러그(10)가 노출된 부위를 제 2 폴리실리콘으로 채운 후, 일정한 두께만큼 제 3 산화막을 제거하면 도 3b에 도시된 바와 같이, 상기 콘택 플러그와 전기적으로 접속되는 원하는 스토리지 전극 패턴(12)이 형성된다. 상기 도 3b는 스토리지 전극 패턴(12)이 오정렬된 경우를 나타낸다.

그러나, 상기 종래 DRAM 셀 캐패시터의 제조 방법은, 폴리실리콘 형성 및 식각 공정이 두 번 진행되는 공정의 복잡성이 있게 된다. 또한, 스토리지 전극 패턴(12) 사이의 제 3 산화막을 제거할 때 통상적으로 습식 식각 또는 건식 식각 방법이 사용되는데, 식각량에 따라 캐패시터의 용량이 변화되는 문제점이 발생된다. 더구나, 식각량이 과도하게 되면 셀 어레이의 주변 회로부의 비트 라인이 노출되어 후속 셀 플레이트 전극 형성 공정시 비트 라인이 어택(attack)을 받게 되는 문제점이 발생된다.

상기 비트 라인 어택 문제점을 해결하기 위해, 도 3c에서와 같이, 상기 산화막에 대한 식각 선택비(etch selectivity)를 갖는 식각 정지막(etch stopping layer)(5) 예를 들어, 실리콘 질화막(SiN)이 사용된다.

그러나, 스토리지 전극 콘택홀(6a - 6c)과 스토리지 전극 패턴(12) 사이에 오정렬이 발생되면 통상적으로 수행되는 과식각 공정 및 후속 습식 세정 공정에 의하여 언더컷(undercut)(참조 번호 13)이 발생된다. 이러한 경우 캐패시터 유전체막의 누설 전류 발생 및 플레이트 전극의 스텝 커버리지 불량 등과 같은 소자의 신뢰성 문제가 발생된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택홀과 스토리지 전극 패턴간의 오정렬을 근본적으로 방지할 수 있는 DRAM 셀 캐패시터의 제조 방법을 제공함에 그 목적이 있다.

도 1은 종래의 제조 방법 및 본 발명의 제조 방법을 설명하기 위한 반도체 메모리 장치의 레이아웃;

도 2a 내지 도 2c는 도 1의 A1 - A1' 라인에 따라 절개된 종래의 DRAM 셀 캐패시터의 제조 방법을 순차적으로 보여주는 단면도;

도 3a 내지 도 3b는 도 1의 A1 - A1' 라인에 따라 절개된 종래의 다른 DRAM 셀 캐패시터의 제조 방법을 순차적으로 보여주는 단면도;

도 3c는 식각 정지막을 포함하는 경우의 오정렬된 스토리지 노드를 보여주는 단면도;

도 4a 내지 도 4d는 도 1의 A1 - A1' 라인에 따라 절개된 본 발명의 제 1 실시예에 따른 DRAM 셀 캐패시터의 제조 방법을 순차적으로 보여주는 단면도;

도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 레이아웃;

도 6은 도 5의 A2 - A2' 라인에 따라 절개된 본 발명의 제 2 실시예에 따른 DRAM 셀 캐패시터의 제조 방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

1, 100, 200 : 반도체 기판 2a - 2d, 202a - 202d : 엑티브 패턴

3, 103, 203 : 소자격리막 4, 104 : 산화막

8 : 스토리지 전극 폴리 10 : 스토리지 전극 콘택 플러그

12 : 스토리지 전극 패턴 104, 204 : 제 1 절연층

106, 206 : 제 1 물질층 108, 208 : 제 2 절연층

110, 210 : 제 2 물질층 112 : 제 2 마스크 패턴

114 : 스토리지 전극 212 : 폴리 스페이서

6a - 6c, 213a-1 - 213a-3 : 스토리지 전극 콘택 영역(홀), 제 2 오프닝

111a - 111c, 211a - 211c : 스토리지 전극 패턴, 제 1 오프닝

213a, 213b : 바 형태의 스토리지 전극 콘택 영역, 제 2 마스크 패턴

상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 캐패시터의 제조 방법은, 반도체 기판 상에 제 1 절연층을 형성하되, 그 내부에 비트 라인들을 갖도록 형성하는 단계와; 상기 제 1 절연층 상에 제 2 절연층을 사이에 두고, 제 1 및 제 2 절연층과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하는 단계와; 상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 1 마스크 패턴을 형성하는 단계와; 상기 제 1 마스크 패턴을 사용하여 제 2 물질층 및 제 2 절연층을 차례로 식각 하여 제 1 오프닝을 형성하되, 제 1 물질층을 식각 정지층으로 사용하여 식각 하는 단계와; 상기 제 1 마스크 패턴을 제거하는 단계와; 상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 2 마스크 패턴을 형성하되, 기판의 상부에서 보아 상기 제 1 마스크 패턴 보다 상대적으로 좁은 오픈 영역을 갖도록 형성하는 단계와; 상기 제 2 마스크 패턴을 사용하여 제 1 물질층 및 제 1 절연층을 차례로 식각 하여 제 2 오프닝을 형성하는 단계와; 상기 제 2 마스크 패턴을 제거하는 단계와; 상기 제 2 오프닝 및 제 1 오프닝을 도전층으로 채우는 단계와; 상기 제 2 절연층의 표면이 노출되도록 도전층을 포함하여 제 2 물질층을 평탄화 식각 하는 단계와; 제 2 절연층을 제거하여 반도체 기판과 전기적으로 접속되는 스토리지 전극을 형성하는 단계를 포함한다.

이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연층은, 스토리지 전극과 동일한 두께로 형성된다.

이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연층은, 0.5㎛ - 1.5㎛ 의 두께 범위를 갖는다.

이 방법의 바람직한 실시예에 있어서, 상기 제 2 및 제 1 물질층은, 각각 상기 제 1 오프닝 및 제 2 오프닝 형성시 그 크기가 증가되는 것을 방지한다.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 물질층은, 각각 실리콘 질화막 및 폴리실리콘막 중 어느 하나이다.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 물질층은, 각각 수 십 nm 두께로 형성된다.

이 방법의 바람직한 실시예에 있어서, 상기 제 1 물질층은, 상기 제 2 물질층 및 제 2 절연층 식각시 식각 정지층으로 사용된다.

이 방법의 바람직한 실시예에 있어서, 상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 2 절연층 제거 후 스토리지 전극 양측의 제 1 물질층을 제거하는 단계를 더 포함한다.

상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 캐패시터의 제조 방법은, 반도체 기판 상에 제 1 절연층을 형성하되, 그 내부에 비트 라인들을 갖도록 형성하는 단계와; 상기 제 1 절연층 상에 제 2 절연층을 사이에 두고, 제 1 및 제 2 절연층과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하는 단계와; 상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 1 마스크 패턴을 형성하는 단계와; 상기 제 1 마스크 패턴을 사용하여 제 2 물질층 및 제 2 절연층을 차례로 식각 하여 제 1 오프닝을 형성하는 단계와; , 제 1 물질층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 스토리지 전극을 형성하기 위한 제 1 오프닝을 형성하는 단계와; 상기 제 1 마스크 패턴을 제거하는 단계와; 상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 2 마스크 패턴을 형성하되, 기판의 상부에서 보아 스토리지 전극 형성 영역의 일부 및 그 양측의 비트 라인 영역을 포함하는 바(bar) 형태로 형성하는 단계와; 상기 제 2 마스크 패턴을 사용하여 제 1 물질층 및 제 1 절연층을 식각 하여 스토리지 전극을 형성하기 위한 제 2 오프닝을 형성하는 단계와; 상기 제 2 오프닝 및 제 1 오프닝을 도전층으로 채우는 단계와; 상기 제 2 절연층의 표면이 노출되도록 도전층을 포함하여 제 2 물질층을 평탄화 식각 하는 단계와; 제 2 절연층을 제거하여 반도체 기판과 전기적으로 접속되는 스토리지 전극을 형성하는 단계를 포함한다.

도 4c 및 도 5를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 셀 캐패시터의 제조 방법은, 반도체 기판 상에 비트 라인들을 포함하여 제 1 절연층이 형성된다. 상기 제 1 절연층 상에 제 2 절연층을 사이에 두고 제 1 및 제 2 절연층과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층이 차례로 형성된다. 제 1 마스크 패턴을 사용하여 제 2 물질층 및 제 2 절연층을 차례로 식각 하여 제 1 오프닝이 형성된다. 상기 제 2 물질층 상에 제 2 마스크 패턴이 상기 제 1 마스크 패턴 보다 상대적으로 좁은 오픈 영역을 갖도록 형성된다. 또는, 상기 제 2 마스크 패턴은 기판의 상부에서 보아 스토리지 전극 형성 영역의 일부 및 그 양측의 비트 라인 영역을 포함하는 바 형태로 형성된다. 상기 제 2 마스크 패턴을 사용하여 제 1 물질층 및 제 1 절연층을 차례로 식각 하여 제 2 오프닝이 형성된다. 제 2 오프닝 및 제 1 오프닝을 도전층으로 채운 후, 제 2 물질층 및 제 2 절연층을 제거하면 반도체 기판과 전기적으로 접속되는 스토리지 전극이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 전극 콘택홀과 스토리지 전극 패턴을 형성하기 위한 오프닝을 병합하여 형성함으로써, 스토리지 전극 콘택홀과 스토리지 전극 패턴을 자기정렬 시킬 수 있고, 따라서 스토리지 전극 콘택홀과 스토리지 전극 패턴간의 오정렬을 방지할 수 있다. 또한, 스토리지 전극 콘택 영역을 바 형태로 형성함으로써, 포토 공정을 용이하게 할 수 있고, 콘택 낫 오픈 및 콘택 저항 증가를 방지할 수 있다.

이하, 도 4 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.

(실시예 1)

도 4a 내지 도 4e는 도 1의 A1 - A1' 라인에 따라 절개된 본 발명의 제 1 실시예에 따른 DRAM 셀 캐패시터의 제조 방법을 순차적으로 보여주는 단면도이다.

도 4a를 참조하면, 본 발명의 제 1 실시예에 따른 DRAM 셀 캐패시터의 제조 방법은, 반도체 기판(100) 상에 활성영역(엑티브 영역)과 비활성 영역(소자격리 영역)을 정의하여 STI(Shallow Trench Isolation) 등의 소자격리막(103)이 형성된다. 상기 소자격리막(103)을 포함하여 반도체 기판(100) 상에 제 1 절연층(104)이 형성된다.

상기 제 1 절연층(104)은, 평탄한 상부 표면을 갖는 제 1 산화막(104a), 제 1 산화막(104a) 상에 형성된 비트 라인들(BL1 - BL4), 그리고 비트 라인들(BL1 - BL4)을 포함하여 제 1 산화막(104a) 상에 형성된 평탄한 상부 표면을 갖는 제 2 산화막(104b)을 포함한다.

상기 제 1 절연층(104) 상에 제 1 물질층(106), 제 2 절연층(108), 그리고 제 2 물질층(110)이 차례로 형성된다.

상기 제 1 물질층(106) 및 제 2 물질층(110)은, 상기 제 1 및 제 2 절연층(104, 108)과 식각 선택비를 갖는다. 상기 제 1 및 제 2 절연층(104, 108)이 산화막인 경우, 상기 제 1 및 제 2 물질층(106, 110)은 예를 들어, 실리콘 질화막(SiN) 또는 폴리실리콘막이다. 상기 제 1 및 제 2 물질층(106, 110)은 수 십 nm 정도 증착 된다.

상기 제 2 절연층(108)은, 기존 방법의 형성하고자 하는 스토리지 전극막과 동일한 두께를 갖도록 형성되고, 또한 그 두께는 원하는 캐패시터 용량에 따라 결정된다. 상기 제 2 절연층(108)은, 0.5㎛ - 1.5㎛의 두께 범위를 갖도록 형성되고[CLAIM 3], 바람직하게는 0.8㎛ - 1.2㎛의 두께 범위를 갖도록 형성된다.

도 4b에 있어서, 상기 제 2 물질층(110) 상에 스토리지 전극을 형성하기 위한 포토레지스트막 등으로 리버스 패턴(reverse pattern)인 제 1 마스크 패턴(도면에 미도시)이 형성된다. 상기 제 1 마스크 패턴을 사용하여 스토리지 전극이 형성될 부분의 상기 제 2 물질층(110) 및 제 2 절연층(108)이 식각 되어 제 1 오프닝(first opening)(111a - 111c)이 형성된다.

이때, 상기 제 1 물질층(106)이 식각 정지층(etch stopping layer)으로 작용하게 된다.[CLAIM 7] 또한, 상기 제 2 물질층(110)은 상기 식각 공정 동안 제 1 오프닝(111a - 111c)의 크기가 증가되는 것을 방지한다.

도 4c를 참조하면, 제 2 물질층(110) 상에 포토레지스트막 등으로 스토리지 전극 콘택홀(6a - 6c) 형성을 위한 제 2 마스크 패턴(112)이 형성된다. 상기 제 2 마스크 패턴(112)은 기판(100)의 상부에서 보아 상기 제 1 마스크 패턴 보다 상대적으로 좁은 오픈 영역을 갖도록 형성된다.

상기 제 2 마스크 패턴(112)을 사용하여 제 1 물질층(106) 및 제 1 절연층(104)을 차례로 식각 하면 기존의 스토리지 전극 콘택홀인 제 2 오프닝(6a - 6c)이 형성된다. 이때, 상기 제 1 물질층(106)이 상기 제 2 오프닝(6a - 6c)의 크기가 증가하는 것을 방지한다.

도 4d에 있어서, 상기 제 2 마스크 패턴(112)이 제거된 후, 상기 제 2 오프닝(6a - 6c) 및 제 1 오프닝(111a - 111c)이 폴리실리콘 등의 스토리지 전극 형성용 도전층으로 채워진다. 상기 제 2 절연층(108)의 상부 표면이 노출되도록 도전층을 포함하여 제 2 물질층(110)이 평탄화 식각 된다. 상기 평탄화 식각 공정은 에치 백(etch back) 공정 또는 CMP(Chemical Mechanical Polishing) 등으로 수행된다.

마지막으로, 상기 도전층 양측의 제 2 절연층(108)이 습식 식각 등으로 제거되면 도 4e에 도시된 바와 같이, 스토리지 전극 콘택홀(6a - 6c)과 스토리지 전극 패턴이 자기 정렬된 스토리지 전극(114)이 형성된다.

상기 제 2 절연층(108) 식각시 상기 제 1 물질층(106)이 식각 정지층 및 언더컷 방지층으로 작용된다. 후속 공정으로, 상기 제 1 물질층(106)이 제거될 수 있고, 제 1 물질층(106)이 도전층인 경우 필수적으로 제거되어야 한다.

(실시예 2)

도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 레이아웃이다.

도 5를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 레이아웃은, 복수 개의 'T'자 형의 엑티브 패턴(202a - 202d)이 형성되어 있다. 상기 'T'자 형의 엑티브 패턴(202a - 202d)은 각각 비트 라인 콘택 영역(도면에 미도시)을 포함한다. 또한, 복수 개의 엑티브 패턴들(202a - 202d)의 일부와 이들 사이의 비트 라인들(BL1' - BL4')을 포함하는 바(bar) 형태의 신규한 스토리지 전극 콘택 영역(213a, 213b)을 포함한다. 상기 스토리지 전극 콘택 영역(213a, 213b)과 나란한 엑티브 패턴들(202a - 202d)과 교차하는 복수 개의 워드 라인(WL1' - WL4')이 형성되어 있다. 상기 비트 라인 콘택 영역을 지나는 복수 개의 비트 라인 패턴들(BL1' - BL4')이 형성되어 있다. 상기 스토리지 전극 콘택 영역(213a)과 오버랩 되는 복수 개의 스토리지 전극 패턴(211a - 211c)이 형성되어 있다.

도 6은 도 5의 A2 - A2' 라인에 따라 절개된 본 발명의 제 2 실시예에 따른 DRAM 셀 캐패시터의 제조 방법을 설명하기 위한 단면도이다.

도 6에 있어서, 본 발명의 제 2 실시예에 따른 DRAM 셀 캐패시터의 제조 방법은, 상기 제 1 실시예에서와 마찬가지로, 반도체 기판(200) 내에 소자격리막(203)이 형성된다. 상기 반도체 기판(200) 상에 비트 라인들(BL1' - BL4')을 포함하여 제 1 절연층(204)이 형성된다. 상기 제 1 절연층(204) 상에 제 2 절연층(208)을 사이에 두고 제 1 물질층(206) 및 제 2 물질층(210)이 차례로 형성된다.

상기 제 2 절연층(208)은, 기존 방법에서의 형성하고자 하는 스토리지 전극막과 동일한 두께를 갖도록 형성되고, 또한 그 두께는 원하는 캐패시터 용량에 따라 결정된다. 상기 제 1 및 제 2 물질층(206, 210)은 각각 수 십 nm 두께로 형성되고, 예를 들어, 실리콘 질화막(SiN) 또는 폴리실리콘막이다.

스토리지 전극 형성을 위한 포토레지스트막 등의 제 1 마스크 패턴(도면에 미도시)을 사용하여 제 2 물질층(210) 및 제 2 절연층(208)이 식각 되어 제 1 오프닝(211a - 211c)이 형성된다. 이때, 상기 제 1 물질층(206)이 식각 정지층으로 작용하게 된다. 상기 제 2 물질층(210)은, 제 1 오프닝(211a - 211c) 형성시 그 크기가 증가되는 것을 방지한다.

상기 제 1 마스크 패턴이 제거된 후, 상기 도 5에 도시된 바(bar) 형태의 스토리지 전극 콘택 영역(213a)이 노출되도록 제 2 마스크 패턴(도면에 미도시)이 형성된다. 상기 제 2 마스크 패턴 및 제 2 물질층(210)을 마스크로 사용하여 제 1 물질층(206) 및 제 1 절연층(204)이 식각 되어 스토리지 전극 콘택홀인 제 2 오프닝(213a-1 - 213a-3)이 형성된다. 이때, 상기 제 1 물질층(206)이 상기 제 2 오프닝(213a-1 - 213a-3)의 크기가 증가되는 것을 방지한다.

이와 같은 바 형태의 제 2 마스크 패턴(213a)을 사용함으로써, 포토 공정이 비교적 쉽게 수행되고, 스토리지 전극 콘택홀의 크기가 점점 작아지는 경우, 그에 따른 콘택 낫 오픈(contact not open) 또는 콘택 저항(contact resistance)이 증가되는 것을 방지하게 된다.

후속 공정으로, 상기 제 2 오프닝(213a-1 - 213a-3) 및 제 1 오프닝(211a - 211c)이 폴리실리콘 등의 스토리지 전극 형성용 도전층으로 채워진 후, 제 2 절연층(208)의 표면이 노출되도록 상기 도전층을 포함하여 제 2 물질층(210)이 평탄화 식각 된다. 상기 제 2 절연층(208)을 제거하여 반도체 기판(200)과 전기적으로 접속되는 스토리지 전극(도면에 미도시)이 형성된다. 상기 제 2 절연층(208) 제거시, 상기 제 1 물질층(206)이 식각 정지층 및 언더컷 방지층으로 작용하게 된다. 또한, 스토리지 전극이 형성된 후, 상기 제 1 물질층(206)이 제거될 수 있고, 제 1 물질층(206)이 도전층인 경우 필수적으로 제거되어야 한다.

한편, 상기 제 1 마스크 패턴이 제거된 후, 제 1 오프닝(211a - 211c)의 양측벽에 제 1 및 제 2 절연층(204, 208)과 식각 선택비를 갖는 도전 물질 예를 들어, 상기 스토리지 전극과 동일한 도전 물질 예를 들어, 폴리실리콘으로 스페이서(212)가 더 형성될 수 있다.

상기 폴리 스페이서(212)는, 스토리지 전극 콘택 플러그(도면에 미도시)와 비트 라인(BL1' - BL4')이 접촉되는 것을 방지하기 위해 형성된다. 상기 폴리 스페이서(212)를 형성하기 위한 폴리실리콘막은 5 - 30nm 두께 범위 내로 얇게 형성된다. 상기 제 2 오프닝(213a-1 - 213a-3) 형성을 위한 식각 공정시 제 2 물질층(210)과 폴리 스페이서(212)가 마스크로 사용된다.

본 발명은 DRAM 셀 캐패시터의 제조 뿐아니라, 일반적으로 콘택홀 상부에 랜딩 패드(landing pad)를 제조하는 반도체 공정에 응용될 수 있다.

본 발명은 스토리지 전극 콘택홀과 스토리지 전극 패턴을 형성하기 위한 오프닝을 병합하여 형성함으로써, 스토리지 전극 콘택홀과 스토리지 전극 패턴을 자기정렬 시킬 수 있고, 따라서 스토리지 전극 콘택홀과 스토리지 전극 패턴간의 오정렬을 방지할 수 있는 효과가 있다. 또한, 스토리지 전극 콘택 영역을 바 형태로 형성함으로써, 포토 공정을 용이하게 할 수 있고, 콘택 낫 오픈 및 콘택 저항 증가를 방지할 수 있는 효과가 있다.

Claims

반도체 기판 상에 제 1 절연층을 형성하되, 그 내부에 비트 라인들을 갖도록 형성하는 단계와;

상기 제 1 절연층 상에 제 2 절연층을 사이에 두고, 제 1 및 제 2 절연층과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하는 단계와;

상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 1 마스크 패턴을 형성하는 단계와;

상기 제 1 마스크 패턴을 사용하여 제 2 물질층 및 제 2 절연층을 차례로 식각 하여 제 1 오프닝을 형성하되, 제 1 물질층을 식각 정지층으로 사용하여 식각 하는 단계와;

상기 제 1 마스크 패턴을 제거하는 단계와;

상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 2 마스크 패턴을 형성하되, 기판의 상부에서 보아 상기 제 1 마스크 패턴 보다 상대적으로 좁은 오픈 영역을 갖도록 형성하는 단계와;

상기 제 2 마스크 패턴을 사용하여 제 1 물질층 및 제 1 절연층을 차례로 식각 하여 제 2 오프닝을 형성하는 단계와;

상기 제 2 마스크 패턴을 제거하는 단계와;

상기 제 2 오프닝 및 제 1 오프닝을 도전층으로 채우는 단계와;

상기 제 2 절연층의 표면이 노출되도록 도전층을 포함하여 제 2 물질층을 평탄화 식각 하는 단계와;

제 2 절연층을 제거하여 반도체 기판과 전기적으로 접속되는 스토리지 전극을 형성하는 단계를 포함하는 DRAM 셀 캐패시터의 제조 방법.
제 1 항에 있어서,

상기 제 2 절연층은, 스토리지 전극과 동일한 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
제 1 항에 있어서,

상기 제 2 절연층은, 0.5㎛ - 1.5㎛ 의 두께 범위를 갖는 DRAM 셀 캐패시터의 제조 방법.
제 1 항에 있어서,

상기 제 2 및 제 1 물질층은, 각각 상기 제 1 오프닝 및 제 2 오프닝 형성시 그 크기가 증가되는 것을 방지하는 DRAM 셀 캐패시터의 제조 방법.
제 1 항에 있어서,

상기 제 1 및 제 2 물질층은, 각각 실리콘 질화막 및 폴리실리콘막 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
제 1 항에 있어서,

상기 제 1 및 제 2 물질층은, 각각 수 십 nm 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
제 1 항에 있어서,

상기 제 1 물질층은, 상기 제 1 오프닝 형성 및 제 2 절연층 제거시 식각 정지층으로 사용되는 DRAM 셀 캐패시터의 제조 방법.
제 1 항에 있어서,

상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 2 절연층 제거 후 스토리지 전극 양측의 제 1 물질층을 제거하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.
반도체 기판 상에 제 1 절연층을 형성하되, 그 내부에 비트 라인들을 갖도록 형성하는 단계와;

상기 제 1 절연층 상에 제 2 절연층을 사이에 두고, 제 1 및 제 2 절연층과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하는 단계와;

상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 1 마스크 패턴을 형성하는 단계와;

상기 제 1 마스크 패턴을 사용하여 제 2 물질층 및 제 2 절연층을 차례로 식각 하여 제 1 오프닝을 형성하는 단계와;

, 제 1 물질층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 스토리지 전극을 형성하기 위한 제 1 오프닝을 형성하는 단계와;

상기 제 1 마스크 패턴을 제거하는 단계와;

상기 제 2 물질층 상에 스토리지 전극을 형성하기 위한 제 2 마스크 패턴을 형성하되, 기판의 상부에서 보아 스토리지 전극 형성 영역의 일부 및 그 양측의 비트 라인 영역을 포함하는 바(bar) 형태로 형성하는 단계와;

상기 제 2 마스크 패턴을 사용하여 제 1 물질층 및 제 1 절연층을 식각 하여 스토리지 전극을 형성하기 위한 제 2 오프닝을 형성하는 단계와;

상기 제 2 오프닝 및 제 1 오프닝을 도전층으로 채우는 단계와;

상기 제 2 절연층의 표면이 노출되도록 도전층을 포함하여 제 2 물질층을 평탄화 식각 하는 단계와;

제 2 절연층을 제거하여 반도체 기판과 전기적으로 접속되는 스토리지 전극을 형성하는 단계를 포함하는 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 제 2 절연층은, 스토리지 전극과 동일한 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 제 2 및 제 1 물질층은, 각각 상기 제 1 오프닝 및 제 2 오프닝 형성시 그 크기가 증가되는 것을 방지하는 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 제 1 및 제 2 물질층은, 각각 실리콘 질화막 및 폴리실리콘막 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 제 1 및 제 2 물질층은, 각각 수 십 nm 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 제 1 물질층은, 상기 제 1 오프닝 형성 및 제 2 절연층 제거시 식각 정지층으로 사용되는 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 1 마스크 패턴을 제거하는 단계 후, 제 1 오프닝의 양측벽에 제 1 및 제 2 절연층과 식각 선택비를 갖는 도전 물질로 스페이서를 형성하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 1 마스크 패턴을 제거하는 단계 후, 제 1 오프닝의 양측벽에 상기 스토리지 전극과 동일한 도전 물질로 스페이서를 형성하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.
제 16 항에 있어서,

상기 스페이서는, 폴리 스페이서인 DRAM 셀 캐패시터의 제조 방법.
제 9 항에 있어서,

상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 2 절연층 제거 후 스토리지 전극 양측의 제 1 물질층을 제거하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.