KR0170312B1 - 고집적 dram 셀 및 그 제조방법 - Google Patents

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Abstract

높은 종횡비(High Aspect Ratio)를 갖는 메모리 장치에서의 매립 콘택트(Buried Contact; BC) 공정을 개선한 DRAM 셀 및 그의 제조방법을 개시한다. 본 발명은 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 양측벽에 제1 스페이서를 구비한 워드라인과, 상기 제1 스페이서에 의해 절연되어 상기 워드라인 사이의 상기 드레인 영역에 접속되는 비트라인용 패드와, 상기 제1 스페이서와 제1, 제2 층간절연막 및 제3절연막에 의해 절연되어 상기 제3절연막, 상기 제1 및 제2층간절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 접속하는 스토리지 전극용 플러깅 바아, 상기 제3절연막 및 상기 제2층간절연막의 일부를 관통하여 상기 패드에 접속하는 비트라인, 및 상기 비트라인의 양측면에 위치하며 상기 플러깅 바아에 직접 접속되는 스토리지 전극을 구비한다.

Description

고집적 DRAM 셀 및 그 제조방법
제1도는 종래기술에 의한 패드를 사용하지 않은 DRAM 셀을 개략적으로 도시한 단면도이다.
제2도는 종래의 다른 기술에 의한 비트라인용 패드를 구비한 DRAM 셀을 도시한 단면도이다.
제3도는 본 발명의 제1실시예에 따른 비트라인 콘택용 패드를 구비한 DRAM 셀의 평면도.
제4a도 내지 제4g도는 본 발명의 실시예1에 의한 DRAM 셀의 제조방법을 제3도의 A-A'선에 따라 각 단계별로 도시한 공정단면도.
제5도는 본 발명의 실시예2에 의한 DRAM 셀을 제3도의 B-B'선에 따라 절단한 단면도이다.
제6도는 본 발명의 실시예2에 따른 DRAM 셀을 워드라인 방향으로 절단한 단면도이다.
제7도는 본 발명의 실시예3에 따른 비트라인용 패드를 사용하지 않은 DRAM 셀의 평면도이다.
제8도는 제7도의 C-C'선 절단면도이다.
[기술분야]
본 발명은 스택(stacked) 캐패시터 셀을 구비한 고집적 반도체 메모리 장치에 관한 것으로, 특히 높은 종횡비(High Aspect Ratio)를 갖는 메모리 장치에서의 매립 콘택트(Buried Contact; 이하, BC라 약함)공정을 개선한 DRAM 셀 및 그의 제조방법에 관한 것이다.
[발명의 배경]
고집적 메모리 소자의 디자인 룰(Design Rule)은 1Mbit-급 DRAM(Dynamic Random Access Memory) 시대의 약 1㎛ 수준에서, Gbit-급 DRAM에서는 약 0.15㎛ 수준으로 작아지고 있다. 이에 따라, 실리콘에 대한 전기적인 접촉부인 콘택 홀의 치수도 점차로 축소되고 있으며, 수직방향으로는 3차원 캐패시터 구조 등을 사용함에 따라 종횡비(Aspect Ratio)도 점점 높아지는 경향을 보이고 있다. 이러한 콘택 홀 직경의 축소 및 높은 종횡비는 후속의 사진식각 공정에 큰 부담이 되고 있다.
이러한 디자인 룰은 공정한계를 나타내는 인자가 되는데 디프-서브마이크론 (deep submicron) 디자인 룰에서의 정렬 공차(align tolerance)는 소자의 치명적인 실패(fail)을 결정하는 주된 요인이 되고 있다.
특히, DRAM에서의 기술변화는 한정된 단위면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔고, 그에 따라 초기의 평면 셀 캐패시터 구조에서 스택 또는 트랜치 캐패시터 구조로 변화되어 왔다. 한편, 스택 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(FIN)형 캐패시터 등으로 면적을 증대시키기 위한 구조로 기술변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서 관점에서 살펴보면, 비트라인 형성 후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조와, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bit-line) 구조로 대별할 수 있다.
상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정 마아진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 셀의 캐패시턴스를 증대시키는데 우수한 장점을 갖는다. 반면에, COB 구조는 스토리지 노드와 트랜지스터의 소스영역과의 전기적 접속을 위한 BC 공정 마아진이 비트라인의 디자인 룰에 의해 제한되는 일면을 갖는다.
제1도는 종래기술에 의해 제작된 DRAM 셀의 워드라인 방향의 절단면도를 나타낸 것으로서, 참조부호 10은 반도체 기판, 12는 필드영역, 13은 소스영역, 14는 제 1층간절연막, 16은 폴리실리콘과 실리사이드가 적층된 폴리사이드로 이루어진 비트라인 17은 캡핑(capping) 절연막, 18은 제 2층간절연막, 21은 스페이서, 23은 스토리지 노드를 각각 나타낸다.
제1도에 도시된 바와 같이, 종래에는 BC 공정의 정렬 마아진(alignment margin) 확보를 위해 비트라인(16)에 의한 자기정합(self-align) 기술을 이용하고, 상기 비트라인(16)과 스토리지 노드(23)가 연결되는 것을 방지하기 위해 BC 측벽에 스페이서(21)를 사용하였다.
그러나, 상술한 종래기술에 따른 방법으로 BC를 형성하는 경우, Gbit-급 DRAM의 디자인-룰에서는 BC의 종횡비가 6 이상이 되기 때문에 식각과정이 상기 층간절연막들(14, 18)을 미처 다 걷어내기도 전에 중단되는 현상이 발생하고 있다. 즉, 디프-서브마이크론 디자인 룰에서는 정렬 마진과 함께 식각 마진도 무시할 수 없게 된다. 또한, BC의 직경이 0.15㎛로 작기 때문에 상기 스페이서(21)의 형성도 불가능하게 된다.
제2도는 종래의 다른 기술에 의해 제작된 DRAM 셀의 단면구조를 도시한 것으로서, BC 공정시의 건식식각의 부담을 줄이기 위하여 스토리지 노드용 도전 패드(25)를 사용한 것이다. 이 기술은 통상, 단일 공정으로 스토리지 노드(23)와의 접속을 위한 소토리지 노드용 도전 패드(25)와 비트 라인과의 접속을 위한 비트라인용 도전 패드(도시 안됨)를 동시에 형성해 주는 방법을 사용하는데, 이렇게 함으로써 BC 형성시의 식각 공정의 식각 깊이를 줄여 식각 마진도 확보할 수 있었다.
그러나, 집적도의 증가로 인해 디자인 룰이 더욱 제한됨에 따라 상기 도전 패드간의 간격이 0.1㎛ 내외로 감소되기 때문에 패드 사이에 스트링거(stringer)나 브리지 (bridge)가 발생하는 문제점을 내포하고 있다.
[발명의 목적]
본 발명의 목적은 상술한 스트링거나 브리지 현상의 발생소지를 줄이고, 스토리지 노드용 BC을 형성하기 위한 식각공정의 정렬 마진을 충분히 확보해 주며, 종횡비를 낮추어 식각중단 문제를 개선시킨 고집적 DRAM 셀을 제공하는데 있다.
본 발명의 다른 목적은 높은 종횡비를 가지는 BC 형성시 사진식각 공정의 정렬 마진 및 식각중단 문제를 동시에 해결할 수 있는 고집적 DRAM 셀의 제조방법을 제공하는데 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위하여, 본 발명은 필드영역에 의해 분리된 반도체 기판의 액티브영역 상에 하나의 MOS 트랜지스터와 하나의 스택 캐패시터로 구성되는 메모리 셀을 복수개 구비한 고집적 DRAM에 있어서, 상기 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되는 워드라인과, 상기 워드 라인 상부를 덮는 캐핑층 및 측벽을 덮는 제1스페이서, 상기 제1스페이서를 덮는 제1층간절연막, 상기 제1스페이서 및 상기 캐핑층에 의해 절연되며 상기 워드라인 사이의 상기 드레인 영역에 상기 제1층간절연막을 관통해서 접속되는 비트라인용 패드와, 상기 제1층간절연막 및 상기 비트라인용 패드를 덮는 제2층간절연막, 상기 제2층간절연막을 덮는 제3절연막, 상기 제1스페이서, 제1, 제2층간절연막 및 제3절연막에 의해 절연되어 상기 제1, 제2층간절연막 및 제3절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 상기 제1스페이서를 따라 접속하는 스토리지 전극용 플러깅 바아, 상기 제2층간절연막 및 제3절연막의 일부를 관통하여 상기 패드에 접속하며 상기 제3절연막 상에 연장되는 비트라인, 및 제3절연막 상에 상기 비트라인의 양측면에 위치하며 상기 플러깅 바아에 직접 접속되는 스토리지 전극을 구비하는 DRAM 셀을 제공함을 특징으로 한다. 이때, 상기 스토리지 전극이 상기 비트라인에 의해 자기정렬(self align)될 수 있도록 상기 비트 라인의 양측벽에 제2스페이서를 구비함을 특징으로 한다.
본 발명의 다른 관점에 따르면, 상기 비트라인과의 접속을 위한 비트라인용 패드 없이 상기 비트라인이 드레인 영역에 직접 접속되도록 상기 비트라인을 T 자형으로 배치할 수 있다.
또한, 상기 비트라인이 패드없이 상기 드레인 영역에 직접 접속될 수 있도록 상기 액티브 영역을 T자형 이나 Z자형으로 레이아웃할 수도 있다.
상기 다른 목적을 달성하기 위한 본 발명의 DRAM 셀 제조방법은 하기의 단계를 구비한다.
a) 제1도전형의 반도체 기판상에 소자격리 공정에 의해 액티브 영역과 필드영역을 형성하는 단계.
b) 상기 반도체 기판상에 게이트산화막, 제1도전물질, 제2도전물질 및 제1절연물질을 순차적으로 적층한 후 패터닝하여 캐핑층으로 덮인 게이트를 형성하는 단계.
c) 상기 게이트를 마스크로 이용한 이온주입 공정에 의해 소오스 및 드레인 영역을 형성하는 단계.
d) 제2절연물질을 증착한 후 이방성 식각에 의해 게이트으 측벽을 덮는 제1스페이서를 형성하는 단계.
e) 제3절연물질을 증착한 후 1차 평탄화공정에 의해 제1 층간절연막을 형성하는 단계.
f)제3도전물질을 증착한 후 패터닝하는 것에 의해 상기 드레인 영역에 접속된 비트라인용 패드를 형성하는 단계.
g) 상기 패드가 충분히 피복될 수 있을 정도의 두께로 제4절연물질을 증착한 후 2차 평탄화공정을 실시하여 제2 층간절연막을 형성하는 단계.
h) 상기 제2 층간절연막 전면에 제5절연물질을 증착하여 제3절연막을 형성한 후 상기 제3절연막, 상기 제1 및 제2층간절연막을 식각하는 것에 의해 상기 게이트 사이의 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계.
i) 상기 콘택 홀에 제4도전물질을 매몰한 후 3차 평탄화공정에 의해 상기 소오스 영역에 접속되는 플러깅 바아를 형성하는 단계.
j) 결과물 전면에 제6절연물질을 증착한 후 상기 패드 상부의 상기 제2 층간절연막, 제3절연막 및 제6절연물질을 패터닝하는 것에 의하여 상기 패드에 접속되는 비트라인을 형성하는 단계.
k) 상기 비트라인 상부에 제7절연층을 형성하고 비트라인 측면에는 제2스페이서를 형성하며 상기 제2스페이서를 마스크로 이용하여 상기 노출된 제6절연물질을 제거하여 상기 플러깅 바아를 노출시키는 단계.
l) 상기 비트라인에 의해 자기정렬 되어 상기 노출된 플러깅 바아에 직접 접속되는 스토리지 전극을 형성하는 단계.
바람직하게, 상기 제1 층간절연막은 유동성이 우수한 BPSG(Borophosphorus Silica Glass) 또는 오존(O3)-TEOS를 상기 제3절연물질로 사용한 리플로우(reflow)공정 또는 리플로우 결합된 에치-백 공정으로 형성된다.
또한, 상기 제2 층간절연막은 USG(Undoped Silica Glass)를 상기 제4절연물질로 사용한 에치-백 및 기계화학적 연마(CMP) 중의 어느 한 공정으로 형성하는 것이 바람직하다.
상기 플러깅 바아를 형성하기 위한 3차 평탄화공정은 상기 제5절연 물질을 식각중지막으로 이용한 에치 백(etch back) 및 상기 제5절연물질을 연마중지막으로 이용한 기계화학적 연마(CMP) 중의 어느 한 공정을 이용하는 것이 바람직하다.
본 발명의 또 다른 관점에 의하면, 상기 비트라인용 패드 형성공정을 배제함으로써 공정을 단순화 할 수 있다.
또한, 상기 비트라인의 스페이서 형성을 위한 건식식각시 그 하부의 산화막, 예를 들어, 제3절연물질의 과식각으로 인한 비트라인 단락을 방지하기 위하여 상기 비트라인 상면의 캡핑 절연막 형성시 상기 산화막을 함께 패터닝한 후 제2스페이서를 형성할 수 있다.
본 발명의 바람직한 실시예에 의하면, 스토리지 전극과의 접속을 위한 플러깅 바아(plugging bar) 형성을 위한 BC 공정이 비트라인 형성공정 이전에 수행됨으로써 디자인 룰이 엄격히 제한됨에 따라 야기되는 전술한 BC 공정의 문제점들이 개선된다. 그 결과, Gbit DRAM과 같이 매우 엄격한 디자인 룰을 갖는 제품에서도 매우 유용하게 적용될 수 있다.
본 발명의 다른 목적 및 특징은 후술되는 실시예에 의해 보다 명확해 질 것이다.
[실시예 1]
제3도는 본 발명의 실시예1에 의한 비트라인 콘택용 패드를 사용한 DRAM 셀의 평면도이다. 제4g도는 제3도를 비트라인 방향(A-A')으로 절단한 단면도를, 제5도는 제3도를 워드라인 방향 (B-B')으로 절단한 단면도를 각각 나타낸다.
제3도 내지 제5도를 참조하여, 본 발명의 DRAM 셀의 구성을 살펴본다. 주표면을 갖는 반도체 기판(100)은 액티브영역(50)과 필드영역(105)으로 구분된다. 셀의 트랜지스터는 상기 반도체 기판(100)중에 형성된 한쌍의 소오스 및 드레인 영역(118, 119)과 상기 한쌍의 소오스 및 드레인 영역(118, 119) 사이의 상기 반도체 기판상에 형성된 워드라인(70)을 구비한다. 이때, 상기 우드 라인(70)의 상부는 캐핑층(capping layer;117)의해서 덮인다.
비트라인(150)과의 컨택을 위한 패드(130)는 제1스페이서(120), 즉, 게이트 스페이서에 의해 절연되어 상기 워드라인(70) 사이의 상기 드레인 영역(119)에 접속된다. 스토리지 전극용 플러깅 바아(140)는 상기 제1스페이서(120)와 제1, 제2 층간절연막(125, 135)및 질화막으로 이루어지는 제3절연막(136)에 의해 절연되어 상기 제3절연막(136), 상기 제2 및 제1 층간절연막(135, 125)을 관통하여 상기 워드라인(70) 사이의 소오스 영역(118)에 접속된다.
상기 비트라인 콘택용 패드(130)와 스토리지 전극 콘택용 플러깅 바아(140)의 상부에 위치한 비트라인(150)은 상기 제3절연막(136) 및 상기 제2 층간절연막(135)의 일부를 관통하여 상기 패드(130)에 접속하며, 캐패시터의 하부전극을 이루는 스토리지 전극(160)은 상기 비트라인(150)에 의해 자기정렬(self align)되어 상기 플러깅 바아(140)에 직접 접속된다.
이하, 상술한 구성을 갖는 DRAM 셀의 제조방법을 제4a도 내지 제4g도를 참조하여 상세히 설명한다.
제4a도는 스위칭 트랜지스터가 형성된 반도체 기판(100)의 표면을 1차 평탄화하는 단제를 나타낸다.
먼저, 1도전형의 반도체 기판(100)상에 소자격리 공정, 예를 들어 STI(Shallow Trench Isolation)에 의해 필드영역(105)을 형성하여 트랜지스터가 형성될 액티브 영역(제3도의 50)을 한정한다. 이어, 상기 반도체 기판(100) 상에 게이트산화막(110), 제1도전층(115), 제2도전층(116) 및 제1절연물질의 캐핑층(117)을 순차적으로 적층한 후 패터닝하여 게이트 패턴을 형성한다. 상기 게이트는 제1도전층(115)을 구성하는 불순물이 함유된 다결정실리콘과 제2도전층(116)을 구성하는 금속 실리사이드가 적층된 폴리사이드(polycide) 구조를 갖는다. 상기 게이트의 캡핑층(117)은 실리콘 산화막 및 실리콘질화막 중의 어느 하나로 이루어진다.
이어, 상기 게이트를 마스크로 사용한 이온주입 공정에 의해 소오스 및 드레인 영역(118, 119)을 형성한다. 다시 약 500Å 두께의 제2절연물질을 증착한 후 이방성 식각에 의해 게이트 스페이서로 이용되는 제1스페이서(120)를 형성한다. 상기 제1스페이서(120)를 구성하는 제2절연물질은 실리콘 질화막으로 구성된다.
이어, 상기 결과물 전면에 상기 트랜지스터의 게이트가 충분히 피복될 수 있을 정도의 두께 예를 들어, 5000Å 이하의 두께를 갖는 제3절연물질을 증착한 후, 1차 평탄화 공정을 실시하여 제1층간절연막(125)을 형성한다. 상기 1차 평탄화공정은 제3절연물질로서 유동성이 우수한 BPSG(Borophosphorus Silica Glass)나 O3-TEOS를 사용한 리플로우(reflow) 공정, 또는 리플로우와 결합된 에치-백 공정을 이용하여 평탄화한다.
제4b도는 제3도전물질은 증착한 후 패터닝하는 것에 의해 상기 드레인 영역에 접속된 비트라인과의 콘택을 위한 패드(130)를 형성하는 단계를 나타낸다. 상기 패드(130)를 구성하는 제3도전물질을 불순물이 포함된 다결정실리콘으로 이루어진다.
제4c도는 상기 패드(130)가 충분히 피복될 수 있을 정도의 두께로 제4절연물질을 증착한 후 2차 평탄화공정을 실시하여 제2층간절연막(135)을 형성하는 단계를 나타낸다. 상기 2차 평탄화 공정으로는 O3-TEOS를 상기 제4절연물질로 사용한 에치-백 공정을 이용할 수 있으며, 또한 기계화학적 연마(Chemical Mechnical Polishing; 이하, CMP라 약함) 공정을 사용할 수 있다.
제4d도는 트랜지스터의 상기 소오스 영역(118)과의 접속을 위한 스토리지 전극용 플러깅 바아(140)를 형성하는 단계를 나타낸다.
먼저, 상기 공정을 통하여 평탄화된 제2 층간절연막(135) 전면에 제5절연물질을 증착하여 제3절연막(136)을 형성한 후, 비트라인과의 콘택을 위한 BC 공정전에 스토리지 전극과의 콘택을 위한 BC 공정을 수행한다. 즉, 소정의 마스크 패턴(도시 안됨)을 이용하여 상기 제3절연막(136)과, 상기 제2 및 제1 층간절연막(135, 125)을 건식식각하는 것에 의해 상기 게이트 사이의 소오스 영역(118)을 노출시키는 콘택 홀을 형성한다.
이어서, 상기 콘택 홀에 제4도전물질을 매몰한 후 3차 평탄화공정에 의해 상기 소오스 영역(118)에 접속되는 플러깅 바아(140)를 형성한다. 이때, 상기 제5절연물질로 이루어지는 제3절연막(136)으로 상기 제4도전물질과의 선택비가 우수한 질화막을 사용한다. 또한, 상기 플러깅 바아(140)를 구성하는 제4도전물질은 Gbit-급 DRAM에서 발생되는 제문제들, 예컨데, 콘택트 저항 및 전송 게이트 신뢰성 등을 고려하여 전도성이 우수한 텅스텐(W)으로 이루어진 단일층을 사용하거나 장벽금속(barrier metal)과 텅스텐이 적층된 이중층을 사용할 수 있다. 상기 장벽금속으로는 TiN가 주로 사용된다.
또한, 상기 매립된 플러깅 바아(140)를 평탄화하기 위한 3차 평탄화공정은 상기 제3절연막(136)을 연마중지막으로 이용한 기계화학적 연마(CMP) 공정을 이용하여 플러깅된 도전-바만을 남기고 상기 제3절연막(136) 상부의 제4도전물질을 완전히 제거한다. 경우에 따라서는 상기 CMP 대신에 상기 제3절연막(136)인 Si3N4을 식각중지막으로 이용한 에치 백(etch back)을 사용할 수도 있다.
제4e도는 상기 패드(130)에 접속되는 비트라인(150)을 형성하는 단계를 나타낸다.
먼저, 제4d도의 결과물 전면에 약 500~1000Å 두께의 제6절연층(145)을 증착한다. 이때, 상기 제6절연층(145)의 증착방법은 그 하부에 형성된 상기 플러깅 바아(140)의 산화를 최소화할 수 있도록 300~400℃의 저온 증착이 가능한 CVD(Chemical Vapor Deposition)방법을 사용한다.
이어, 상기 패드(150) 상부의 상기 제2 층간절연막(135)의 일부, 제3절연막(136) 및 제6절연층(145)을 패터닝한 후, 도전물질을 증착한다. 상기 도전물질 전면에 다시 제7절연물질을 1000~3000Å 정도 증착한 후, 사진신각 공정을 이용하여 상부에 캡핑 절연막(152)을 구비한 비트라인(150) 패턴을 형성한다. 이어, 제8절연물질을 적층한 후 이방성 식각으로 비트라인(150)의 양측벽에 제2스페이서(154)를 형성한다. 이때, 상기 제2스페이서(154) 형성을 위한 이방성 식각에 의해 하부의 상기 제6절연층(145)이 노출된다.
이때, 상기 비트라인(150)의 구성물질로서 전도성이 우수한 텅스텐(W), 또는 실리사이드를 주로 사용하며 장벽층으로 수백 Å의 TiN을 적층할 수도 있다.
제4f도는 상기 스페이서(154)를 마스크로 이용하여 상기 노출된 제6절연층(145)을 제거하여 상기 제3절연막(136) 및 상기 플러깅 바아(140)의 표면을 노출시키는 단계를 나타낸다. 상기 비트라인(150)의 상면 및 양측면에 각각 형성된 상기 제7절연물질과 제8절연물질은 산화물과의 선택비가 높은 실리콘질화막으로 구성된다.
제4g도는 상기 비트라인(150)에 의해 자기정렬 되어 상기 노출된 플러깅 바아(140)에 직접 접속되는 스토리지 전극(160)을 형성하는 단계를 나타낸다. 이후의 유전막 증착공정, 플레이트 전극 형성공정 및 배선 등의 공정은 통상의 반도체 장치의 제조방법과 동일하다. 따라서, 통상적인 스택 캐패시터를 형성하는 방법을 사용하여 본 발명의 DRAM 셀의 제작을 완료한다.
[실시예 2]
제6도는 본 발명의 실시예2에 따른 DRPM 셀을 워드라인 방향(제3도의 B-B' 방향)으로 절단한 단면도로서, 실시예1의 제5도와 대비된다. 용이한 설명을 위해, 제1실시예와 동일한 부분에 대해서는 동일 참조부호를 부여하였으며 그에 대한 설명은 생략하기로 한다.
제1실시예와 대비 (제5도 참조) 하여 제2실시예의 차이점은 비트라인(150)을 절연하기 위한 캡핑층(252)과 제2스페이서(254)의 형성방법에 있다. 따라서, 비트라인(150)을 형성하기 까지의 단계는 실시예1와 동일하다.
제5도를 참조하여, 실시예1에서는 상기 비트라인 제2스페이서(154) 형성을 위한 건식식각시 그 하부의 상기 제6절연층(145)을 구성하는 산화물이 통상 질화막으로 이루어진 제2스페이서(154)와의 선택비 차이로 인하여 과식각(overetch) 되는 현상이 발생할 수 있다. 이에 따라, 후속 공정에서 증착될 스토리지 전극 (160) 물질이 비트라인(150)으로 침투하여 단락을 유발시킨다.
본 실시예에서는 비트라인(150)이 단락되는 것을 방지하기 위하여, 상기 비트라인 상면의 캡핑 절연막(252) 패터닝시 상기 제6절연층(245)을 함께 패터닝한 후, 비트라인(150)과 더불어 상기 제6절연층(245)의 양측면을 모두 피복하는 제2스페이서(254)를 형성하고 스토리지 전극(160)을 자기정렬 되도록 한다.
[실시예 3]
실시예3은 비트라인과의 콘택을 위한 패드 없이 비트라인의 레이아웃을 변경하거나 액티브 영역의 레이아웃을 변경함으로써 DRAM 셀의 제조방법을 단순화한 것이다.
제7도는 본 발명의 실시예3에 따른 비트라인용 패드를 사용하지 않은 DRAM 셀의 레이아웃을, 제8도는 제7도의 C-C'선 절단면도를 각각 나타낸다.
제7도 및 제8도를 참조하여, 비트라인용 BC 형성시 사진식각 공정에서의 마아진을 확보하기 위하여 별도의 패드없이 상기 드레인 영역(119)에 직접 접속되도록 액티브 영역(250)이 T 자형으로 레이아웃되어 있다. 즉, 비트라인 (250)과의 콘택부위가 돌출되도록 액티브 영역(250)을 배치하여 공정을 단순화시킨 것이다.
본 실시예는 이에 한정되지 않으며, 다양하게 실시할 수 있다. 예를들면, 상기 비트라인(250)이 별도의 패드없이 상기 드레인 영역(119)에 직접 접속될 수 있도록 상기 액티브 영역(250)을 Z자형으로 변형하여 배치하여도 동일한 효과를 얻을 수 있다.
이와는 달리, 상기 액티브 영역의 모양은 기존의 일자형을 그대로 유지하면서, 그대신 상기 비트라인의 콘택부위를 T 자형으로 변형하여 콘택 부위를 액티브 영역 측으로 돌출되도록 하여도 패드 형성공정을 생략하면서 동일한 효과를 얻을 수도 있다.
이상 설명한 바와같이 본 발명에 의하면, 다음과 같은 효과를 발휘한다.
첫째, 통상의 COB 구조를 갖는 DRAM 셀에서 비트라인을 패터닝하기 이전에 스토리지 전극과의 접속을 위한 BC 공정을 먼저 수행함으로써, 비트라인 형성공정의 디자인 룰에 관계없이 BC 공정을 수행할 수 있다. 따라서, 콘택 홀의 직경 감소 및 종횡비의 증가에 따른 BC 공정의 난점들, 예컨데 식각 중단 문제 및 정렬 마진과 식각 마진을 포함한 공정의 여유도 확보 문제등을 개선할 수 있다.
둘째, 스토리지 전극 콘택용 플러깅 바아 및 비트라인 콘택용 패드가 서로 다른 단차에서 별도의 사진식각 공정을 통해 형성됨으로써 상기 플러깅 바아와 패드들 상호간의 스트링거나 브리지 현상을 방지할 수 있다.
셋째, 종횡비를 낮추어 식각 중단 없이 안정적으로 BC(Buried Contact)를 형성할 수 있으며, 스토리지 노드가 비트라인에 의해 자기정렬 방식에 의해 플러깅 바아에 접속되기 때문에 정열마진(alignment margin)을 개선할 수 있다.
그 결과, 차세대 반도체 장치인 Gbit-급 DRAM에 매우 유용하게 적용할 수 있다.

Claims (23)

  1. 필드영역에 의해 분리된 반도체 기판의 액티브영역 상에 하나의 MOS 트랜지스터와 하나의 스택 캐패시터로 구성되는 메모리 셀을 복수개 구비한 고집적 DRAM에 있어서, 상기 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되는 워드 라인과, 상기 워드 라인 상부를 덮는 캐핑층 및 측벽을 덮는 제1 스페이서, 상기 제1 스페이서를 덮는 제1층간절연막; 상기 제1스페이서 및 상기 캐핑층에 의해 절연되며 상기 워드라인 사이의 상기 드레인 영역에 상기 제1층간절연막을 관통해서 접속되는 비트라인용 패드, 상기 제1층간절연막 및 상기 비트라인용 패드를 덮는 제2층간절연막, 상기 제2층간절연막을 덮는 제3절연막, 상기 제1스페이서, 제1, 제2 층간절연막 및 제3절연막에 의해서 절연되어 상기 제1, 제2 층간절연막 및 제3절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 상기 제1스페이서를 따라 접속하는 스토리지 전극용 플러깅 바아, 상기 제2 층간절연막 및 제3절연막의 일부를 관통하여 상기 패드에 접속하며 상기 제3절연막 상에 연장되는 비트라인, 및 상기 제3절연막 상에 상기 플러깅 바아에 직접 접속되어 그 하면이 상기 비트라인의 양측에 위치하는 스토리지 전극을 구비함을 특징으로 하는 DRAM 셀.
  2. 제1항에 있어서, 상기 스토리지 전극이 상기 비트라인에 의해 자기정렬(self align) 될 수 있도록 상기 비트라인의 양측벽에 제2스페이서를 구비함을 특징으로 하는 DRAM 셀.
  3. 필드영역에 의해 분리된 반도체 기판의 액티브영역 상에 하나의 MOS 트랜지스터와 하나의 스택 캐패시터로 구성되는 메모리 셀을 복수개 구비한 고집적 DRAM에 있어서, 상기 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되는 워드 라인과, 상기 워드 라인 상부를 덮는 캐핑층 및 측벽을 덮는 제1스페이서, 상기 제1스페이서를 덮는 제1층간절연막; 상기 제1층간절연막을 덮는 제2층간절연막, 상기 제2층간절연막을 덮는 제3절연막, 상기 제1스페이서, 제1, 제2층간절연막 및 제3절연막에 의해서 절연되어 상기 제1, 제2층간절연막 및 제3절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 상기 제1스페이서를 따라 접속하는 스토리지 전극용 플러깅 비아, 상기 제1, 제2층간절연막 및 제3절연막의 일부를 관통하여 상기 플러깅 비아의 사이의 상기 워드라인의 상기 제1스페이서에 의해 자기정렬 되어 상기 드레인 영역에 접속하는 접속하며 상기 제3절연막 상에 연장되는 비트라인, 및 상기 제3절연막 상에 상기 플러깅 바아에 집적 접속되어 그 하면이 상기 바트라인의 양측에 위치하는 스토리지 전극을 구비함을 특징으로 하는 DRAM 셀.
  4. 제3항에 있어서, 상기 비트라인이 별도의 패드없이 상기 드레인 영역에 직접 접속되도록 T 자형으로 레이아웃된 것을 특징으로 하는 DRAM 셀.
  5. 제3항에 있어서, 상기 비트라인이 별도의 패드없이 상기 드레인 영역에 직접 접속될 수 있도록 상기 액티브 영역을 T자형으로 레이아웃 한 것을 특징으로 하는 DRAM 셀.
  6. 제3항에 있어서, 상기 비트라인이 별도의 패드없이 상기 드레인 영역에 직접 접속될 수 있도록 상기 액티브 영역을 Z자형으로 레이아웃 한 것을 특징으로 하는 DRAM 셀.
  7. 제3항에 있어서, 상기 스토리지 전극이 상기 비트라인에 의해 자기정렬(self align) 될 수 있도록 상기 비트라인의 양측벽에 제2스페이서를 구비함을 특징으로 하는 DRAM 셀.
  8. 제1도전형의 반도체 기판상에 소자격리 공정에 의해 액티브 영역과 필드영역을 형성하는 단계; 상기 반도체 기판상에 게이트산화막, 제1전물질, 제2도전물질 및 제1절연물질을 순차적으로 적층한 후 패터닝하여 캐핑층으로 덮인 게이트를 형성하는 단계; 상기 게이트를 마스크로 이용한 이온주입 공정에 의해 소오스 및 드레인 영역을 형성하는 단계; 제2절연물질을 증착한 후 이방성 식각에 의해 상기 게이트의 측벽을 덮는 제1스페이서를 형성하는 단계; 제3절연물질을 증착한 후 1차 평탄화공정에 의해 제1층간 절연막을 형성하는 단계; 제3도전물질을 증착한 후 패터닝하는 것에 의해 상기 드레인 영역에 접속된 비트라인용 패드를 형성하는 단계; 상기 패드가 충분히 피복될 수 있을 정도의 두께로 제4절연물질을 증착한 후 2차 평탄화공정을 실시하여 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 전면에 제5절연물질을 증착하여 제3절연막을 형성한 후 상기 제3절연막, 상기 제1 및 제2 층간절연막을 식각하는 것에 의해 상기 게이트 사이의 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택 홀에 제4도전물질을 매몰한 후 3차 평탄화공정에 의해 상기 소오스 영역에 접속되는 플러깅 바아를 형성하는 단계; 결과물 전면에 제6절연물질을 증착한 후 상기 패드 상부의 상기 제2층간절연막, 제3절연막 및 제6절연물질을 패터닝하는 것에 의하여 상기 패드에 접속되는 비트라인을 형성하는 단계; 상기 비트라인 상부에 제7절연층을 형성하고 비트라인 측면에는 제2스페이서를 형성하며 상기 제2스페이서를 마스크로 이용하여 상기 노출된 제6절연물질을 제거하여 상기 플러깅 바아를 노출시키는 단계; 및 상기 비트라인에 의해 자기정렬 되어 상기 노출된 플러깅 바아에 직접 접속되는 스토리지 전극을 형성하는 단계를 구비하는 고집적 DRAM셀의 제조방법.
  9. 제8항에 있어서, 상기 게이트를 구성하는 제1도전물질은 불순물이 함유된 다결정실리콘으로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  10. 제8항에 있어서, 상기 게이트를 구성하는 제2도전물질은 금속 실리사이드로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  11. 제8항에 있어서, 상기 게이트의 캡핑층(capping layer)인 제1절연물질은 실리콘 산화막 및 실리콘질화막 중의 어느 하나로 이루어지는 것을 특징으로 하는 DRAM 셀의 제조방법.
  12. 제8항에 있어서, 상기 제1스페이서를 구성하는 제2절연물질은 실리콘 질화막으로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  13. 제8항에 있어서, 상기 제1층간절연막은 유동성이 우수한 BPSG(Borophosphorus Silica Glass) 및 오존(O3)-TEOS 중의 어느 하나를 상기 제3절연물질로 사용한 리플로우(reflow) 공정 또는 리플로우와 결합된 에치-백 공정으로 형성된 것을 특징으로 하는 DRAM 셀의 제조방법.
  14. 제8항에 있어서, 상기 패드를 구성하는 제3도전물질은 불순물이 포함된 다결정실리콘으로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  15. 제8항에 있어서, 상기 제2층간절연막은 오존(O3)-TEOS를 상기 제4절연물질로 사용한 에치-백 및 기계화학적 연마(CMP) 중의 어느 한 공정으로 형성된 것을 특징으로 하는 DRAM 셀의 제조방법.
  16. 제8항에 있어서, 상기 제5절연물질은 상기 제4도전물질과의 선택비가 우수한 질화막을 사용함을 특징으로 하는 DRAM 셀의 제조방법.
  17. 제8항에 있어서, 상기 플러깅 바아를 구성하는 제4도전물질은 전도성이 우수한 텅스텐(W)으로 이루어진 단일층 및 장벽금속(barrier metel)과 텅스텐이 적층된 이중층 중의 어느 하나로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  18. 제17항에 있어서, 상기 장벽금속은 TiN로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  19. 제8항에 있어서, 상기 플러깅 바아를 형성하기 위한 3차 평탄화공정은 상기 제5절연물질을 식각중지막으로 이용한 에치 백(etch back) 및 상기 제5절연물질을 연마중지막으로 이용한 기계화학적 연마(CMP) 중의 어느 한 공정을 이용하는 것을 특징으로 하는 DRAM 셀의 제조방법.
  20. 제8항에 있어서, 상기 제6절연물질은 그 하부에 형성된 상기 플러깅 바아의 산화를 최소화할 수 있도록 300~400℃의 저온 증착이 가능한 CVD(Chemical Vapor Deposition) 방법으로 증착됨을 특징으로 하는 DRAM 셀의 제조방법.
  21. 제8항에 있어서, 상기 비트라인은 전도성이 우수한 텅스텐(W)으로 이루어진 단일층 및 TiN의 장벽금속과 텅스텐이 적층된 이중층 중의 어느 하나로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  22. 제8항에 있어서, 상기 비트라인의 상면 및 양측면에 각각 형성된 상기 제7절연층과 스페이스는 산화물과의 선택비가 높은 실리콘질화막으로 이루어짐을 특징으로 하는 DRAM 셀의 제조방법.
  23. 제1도전형의 반도체 기판상에 소자격리 공정에 의해 액티브 영역과 필드영역을 형성하고, 상기 반도체 기판상에 게이트산화막, 도전물질 및 절연물을 순차적으로 적층한 후 패터닝하여 캐핑층으로 덮인 게이트를 형성하며, 상기 게이트를 마스크로 이용한 이온주입 공정에 의해 소오스 및 드레인 영역을 형성하고, 상기 게이트의 양측면에 제1스페이서를 형성하는 것에 의해 MOS 트랜지스터를 형성하는 단계; 제1절연물질을 증착한 후 1차 평탄화공정에 의해 단일의 층간절연막을 형성하는 단계; 상기 층간절연막 전면에 제2절연물질을 증착한 후 상기 제2절연물질 및 상기 단일의 층간 절연막을 식각하는 것에 의해 상기 게이트 사이의 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택 홀에 제1도전물질을 매몰한 후 2차 평탄화공정에 의해 상기 소오스 영역에 접속되는 플러깅 바아를 형성하는 단계; 결과물 전면에 제3절연물질을 증착한 후 상기 제3절연물질, 제2절연물질 및 층간절연막을 패터닝하는 것에 의하여 패드없이 상기 드레인 영역에 직접 접속되는 비트라인을 형성하는 단계; 상기 비트라인의 제2스페이서 형성을 위한 건식식각시 그 하부의 제3절연물질의 과식각으로 인한 비트라인 단락을 방지하기 위하여 상기 비트라인 상면의 캡핑 절연막 형성시 상기 제3절연물질을 함께 패터닝한 후 제2스페이서를 형성하고 이 제2스페이서를 마스크로 이용하여 상기 플러깅 바아를 노출시키는 단계; 및 상기 비트라인에 의해 자기정렬 되어 상기 노출된 플러깅 바아에 직접 접속되는 스토리지 전극을 형성하는 단계를 구비하는 고집적 DRAM 셀의 제조방법.
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