JPH0917978A - 高集積ｄｒａｍ素子及びその製造方法 - Google Patents
高集積ｄｒａｍ素子及びその製造方法Info
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- JPH0917978A JPH0917978A JP8155698A JP15569896A JPH0917978A JP H0917978 A JPH0917978 A JP H0917978A JP 8155698 A JP8155698 A JP 8155698A JP 15569896 A JP15569896 A JP 15569896A JP H0917978 A JPH0917978 A JP H0917978A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 高縦横比を有するメモリ装置におけるＢＣ工
程を改善したＤＲＡＭ素子及びその製造方法を提供す
る。 【解決手段】 半導体基板中に形成された一対のソース
及びドレイン領域と前記一対のソース及びドレイン領域
間の前記半導体基板上に形成され、両側壁にゲートスペ
ーサを具備したワードライン７０と、前記ゲートスペー
サにより絶縁されて前記ワードライン７０間の前記ドレ
イン領域に接続されるビットライン用パッド１３０と、
前記ゲートスペーサと第１、第２層間絶縁膜及び絶縁膜
により絶縁されて前記第１及び第２層間絶縁膜を貫通し
て前記ワードライン間の前記ソース領域に接続するスト
レージ電極用プラギングバーと、前記絶縁膜及び前記第
２層間絶縁膜の一部を貫通して前記パッド１３０に接続
するビットライン１５０と、前記ビットライン１５０の
両側面に位置し前記プラギングバーに直接接続されるス
トレージ電極とを具備する。
程を改善したＤＲＡＭ素子及びその製造方法を提供す
る。 【解決手段】 半導体基板中に形成された一対のソース
及びドレイン領域と前記一対のソース及びドレイン領域
間の前記半導体基板上に形成され、両側壁にゲートスペ
ーサを具備したワードライン７０と、前記ゲートスペー
サにより絶縁されて前記ワードライン７０間の前記ドレ
イン領域に接続されるビットライン用パッド１３０と、
前記ゲートスペーサと第１、第２層間絶縁膜及び絶縁膜
により絶縁されて前記第１及び第２層間絶縁膜を貫通し
て前記ワードライン間の前記ソース領域に接続するスト
レージ電極用プラギングバーと、前記絶縁膜及び前記第
２層間絶縁膜の一部を貫通して前記パッド１３０に接続
するビットライン１５０と、前記ビットライン１５０の
両側面に位置し前記プラギングバーに直接接続されるス
トレージ電極とを具備する。
Description
【０００１】
【本発明の属する技術分野】本発明はスタックキャパシ
ターセルを具備した高集積ＤＲＡＭ素子及びその製造方
法に係り、特に高縦横比を有するメモリ装置における埋
立コンタクト（Buried Contact: 以下、ＢＣと略す）工
程を改善したＤＲＡＭ素子及びその製造方法に関する。
ターセルを具備した高集積ＤＲＡＭ素子及びその製造方
法に係り、特に高縦横比を有するメモリ装置における埋
立コンタクト（Buried Contact: 以下、ＢＣと略す）工
程を改善したＤＲＡＭ素子及びその製造方法に関する。
【０００２】
【従来の技術】高集積メモリ素子のデザインルールは１
Ｍｂｉｔ−級ＤＲＡＭ(Dynamic Random Access Memory)
時代の約１μｍ程度から、Ｇｂｉｔ−級ＤＲＡＭでは約
０．１５μｍ程度に小さくなっている。これにより、シ
リコンに対する電気的な接触部であるコンタクトホール
のサイズも小さくなっており、垂直方向には３次元キャ
パシター構造などを用いることにより縦横比も次第に高
くなる傾向にある。このようなコンタクトホールの直径
の縮小及び高縦横比は後続の写真食刻工程に大きな負担
となっている。
Ｍｂｉｔ−級ＤＲＡＭ(Dynamic Random Access Memory)
時代の約１μｍ程度から、Ｇｂｉｔ−級ＤＲＡＭでは約
０．１５μｍ程度に小さくなっている。これにより、シ
リコンに対する電気的な接触部であるコンタクトホール
のサイズも小さくなっており、垂直方向には３次元キャ
パシター構造などを用いることにより縦横比も次第に高
くなる傾向にある。このようなコンタクトホールの直径
の縮小及び高縦横比は後続の写真食刻工程に大きな負担
となっている。
【０００３】かかるデザインルールは工程限界を示す因
子となるが、ディープサブミクロンデザインルールにお
ける整列公差は素子の致命的な失敗の原因となってい
る。特に、限定された単位面積でキャパシタンスを増や
すためのＤＲＡＭでの技術発展により初期の平面セルキ
ャパシター構造はスタック又はトレンチキャパシター構
造に変化した。一方、スッタクキャパシター構造におい
ても面積を増やすためにシリンダ形キャパシターまたは
フィン形キャパシターなどに変化している。
子となるが、ディープサブミクロンデザインルールにお
ける整列公差は素子の致命的な失敗の原因となってい
る。特に、限定された単位面積でキャパシタンスを増や
すためのＤＲＡＭでの技術発展により初期の平面セルキ
ャパシター構造はスタック又はトレンチキャパシター構
造に変化した。一方、スッタクキャパシター構造におい
ても面積を増やすためにシリンダ形キャパシターまたは
フィン形キャパシターなどに変化している。
【０００４】このようなシリンダ形構造は工程順序の観
点から二つに区分し得る。即ち、ビットラインの形成後
にキャパシターが形成されるＣＯＢ（Capacitor Over B
it-line)構造と、ビットライン形成前にキャパシターが
形成されるＣＵＢ(CapacitorUnder Bit-line)構造とに
大別される。前記ＣＯＢ構造はビットライン工程マージ
ンに係わらずにキャパシターが形成できるので制限され
た面積でセルのキャパシタンスを増大させ得る。反面、
ＣＯＢ構造はストレージノードとトランジスタのソース
領域との電気的な接続のためのＢＣ工程マージンがビッ
トラインのデザインルールにより制限される短所もあ
る。
点から二つに区分し得る。即ち、ビットラインの形成後
にキャパシターが形成されるＣＯＢ（Capacitor Over B
it-line)構造と、ビットライン形成前にキャパシターが
形成されるＣＵＢ(CapacitorUnder Bit-line)構造とに
大別される。前記ＣＯＢ構造はビットライン工程マージ
ンに係わらずにキャパシターが形成できるので制限され
た面積でセルのキャパシタンスを増大させ得る。反面、
ＣＯＢ構造はストレージノードとトランジスタのソース
領域との電気的な接続のためのＢＣ工程マージンがビッ
トラインのデザインルールにより制限される短所もあ
る。
【０００５】図１は従来技術によるＤＲＡＭ素子のワー
ドライン方向の断面図であり、参照符号１０は半導体基
板、１２はフィールド領域、１３はソース領域、１４は
第１層間絶縁膜、１６はポリシリコンとシリサイドとか
積層されたポリサイドよりなるビットライン、１７はキ
ャッピング絶縁膜、１８は第２層間絶縁膜、２１はスペ
ーサ、２３はストレージノードをそれぞれ示す。
ドライン方向の断面図であり、参照符号１０は半導体基
板、１２はフィールド領域、１３はソース領域、１４は
第１層間絶縁膜、１６はポリシリコンとシリサイドとか
積層されたポリサイドよりなるビットライン、１７はキ
ャッピング絶縁膜、１８は第２層間絶縁膜、２１はスペ
ーサ、２３はストレージノードをそれぞれ示す。
【０００６】図１に示されたように、従来にはＢＣ工程
の整列マージンの確保のためにビットライン１６による
自己整合技術を用い、前記ビットライン１６とストレー
ジノード２３とが連結されることを防止するためにＢＣ
の側壁にスペーサ２１を設けた。しかしながら、前記し
た従来技術によりＢＣを形成する場合、Ｇｂｉｔ−級Ｄ
ＲＡＭのデザインルールではＢＣの縦横比が６以上とな
るので食刻過程が前記層間絶縁膜１４，１８を取り除く
間止まる現象が生じている。即ち、ディープサブミクロ
ンデザインルールでは整列マージンと共に食刻マージン
も無視できない。さらに、ＢＣの直径は０．１５μｍで
あり、これは前記スペーサ２１を形成するには小さすぎ
る。
の整列マージンの確保のためにビットライン１６による
自己整合技術を用い、前記ビットライン１６とストレー
ジノード２３とが連結されることを防止するためにＢＣ
の側壁にスペーサ２１を設けた。しかしながら、前記し
た従来技術によりＢＣを形成する場合、Ｇｂｉｔ−級Ｄ
ＲＡＭのデザインルールではＢＣの縦横比が６以上とな
るので食刻過程が前記層間絶縁膜１４，１８を取り除く
間止まる現象が生じている。即ち、ディープサブミクロ
ンデザインルールでは整列マージンと共に食刻マージン
も無視できない。さらに、ＢＣの直径は０．１５μｍで
あり、これは前記スペーサ２１を形成するには小さすぎ
る。
【０００７】図２は従来の他の技術によるＤＲＡＭ素子
の断面図であり、ＢＣ工程時の乾式食刻の負担を省くた
めにストレージノード用導電パッド２５を用いた。該技
術は通常、ストレージノード２３との接続のためのスト
レージノード用導電パッド２５とビットラインとの接続
のためのビットライン用導電パッド（図示せず）を同時
に形成する方法を用いるが、これによってＢＣ形成時の
食刻工程の食刻深さを縮めて食刻マージンも確保でき
る。
の断面図であり、ＢＣ工程時の乾式食刻の負担を省くた
めにストレージノード用導電パッド２５を用いた。該技
術は通常、ストレージノード２３との接続のためのスト
レージノード用導電パッド２５とビットラインとの接続
のためのビットライン用導電パッド（図示せず）を同時
に形成する方法を用いるが、これによってＢＣ形成時の
食刻工程の食刻深さを縮めて食刻マージンも確保でき
る。
【０００８】しかしながら、高集積度によりデザインル
ールはさらに制限され、よって前記導電パッドの間隔が
０．１μｍ位に縮まり、よってパッド間のストリンガや
ブリッジが発生する問題がある。
ールはさらに制限され、よって前記導電パッドの間隔が
０．１μｍ位に縮まり、よってパッド間のストリンガや
ブリッジが発生する問題がある。
【０００９】
【発明が解決しようとする課題】本発明の目的は前記し
たストリンガやブリッジ現象を減らし、ストレージノー
ド用ＢＣを形成するための食刻工程の整列マージンを充
分に確保し、縦横比を下げて食刻中止の問題を改善させ
た高集積ＤＲＡＭ素子を提供することにある。本発明の
他の目的は高縦横比のＢＣ形成時写真食刻工程の整列マ
ージン及び食刻中止の問題を同時に解決し得る高集積Ｄ
ＲＡＭ素子の製造方法を提供することにある。
たストリンガやブリッジ現象を減らし、ストレージノー
ド用ＢＣを形成するための食刻工程の整列マージンを充
分に確保し、縦横比を下げて食刻中止の問題を改善させ
た高集積ＤＲＡＭ素子を提供することにある。本発明の
他の目的は高縦横比のＢＣ形成時写真食刻工程の整列マ
ージン及び食刻中止の問題を同時に解決し得る高集積Ｄ
ＲＡＭ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明はフィールド領域により分離された半導体
基板のアクチブ領域上に一つのＭＯＳトランジスタと一
つのスタックキャパシタより構成されるメモリセルを複
数個具備した高集積ＤＲＡＭ素子において、前記メモリ
セルは、前記半導体基板中に形成された一対のソース及
びドレイン領域と前記一対のソース及びドレイン領域間
の前記半導体基板上に形成され両側壁にゲートスペーサ
を具備したワードラインと、前記ゲートスペーサにより
絶縁されて前記ワードライン間の前記ドレイン領域に接
続されるビットライン用パッドと、前記ゲートスペーサ
と第１、第２層間絶縁膜及び絶縁膜により絶縁されて前
記絶縁膜、前記第１及び第２層間絶縁膜を貫通して前記
ワードライン間の前記ソース領域に接続するストレージ
電極用プラギングバーと、前記絶縁膜及び前記第２層間
絶縁膜の一部を貫通して前記パッドに接続するビットラ
インと、前記ビットラインの両側面に位置し前記プラギ
ングバーに直接接続されるストレージ電極とを具備する
ことを特徴とする。
めに、本発明はフィールド領域により分離された半導体
基板のアクチブ領域上に一つのＭＯＳトランジスタと一
つのスタックキャパシタより構成されるメモリセルを複
数個具備した高集積ＤＲＡＭ素子において、前記メモリ
セルは、前記半導体基板中に形成された一対のソース及
びドレイン領域と前記一対のソース及びドレイン領域間
の前記半導体基板上に形成され両側壁にゲートスペーサ
を具備したワードラインと、前記ゲートスペーサにより
絶縁されて前記ワードライン間の前記ドレイン領域に接
続されるビットライン用パッドと、前記ゲートスペーサ
と第１、第２層間絶縁膜及び絶縁膜により絶縁されて前
記絶縁膜、前記第１及び第２層間絶縁膜を貫通して前記
ワードライン間の前記ソース領域に接続するストレージ
電極用プラギングバーと、前記絶縁膜及び前記第２層間
絶縁膜の一部を貫通して前記パッドに接続するビットラ
インと、前記ビットラインの両側面に位置し前記プラギ
ングバーに直接接続されるストレージ電極とを具備する
ことを特徴とする。
【００１１】好ましくは、前記ビットラインとの接続の
ためのビットライン用パッド無しに前記ビットラインが
ドレイン領域に直接接続されるように前記ビットライン
を“Ｔ”形に配置することができる。さらに、前記ビッ
トラインがパッド無しに前記ドレイン領域に直接接続さ
れるようにアクチブ領域を“Ｔ”形又は“Ｚ”形にレイ
アウトしても良い。
ためのビットライン用パッド無しに前記ビットラインが
ドレイン領域に直接接続されるように前記ビットライン
を“Ｔ”形に配置することができる。さらに、前記ビッ
トラインがパッド無しに前記ドレイン領域に直接接続さ
れるようにアクチブ領域を“Ｔ”形又は“Ｚ”形にレイ
アウトしても良い。
【００１２】前記他の目的を達成するために本発明のＤ
ＲＡＭ素子の製造方法は、少なくとも一つのＭＯＳトラ
ンジスタを形成する段階と、第１絶縁物質を蒸着した後
異方性食刻によりゲートスペーサを形成する段階と、第
２絶縁物質を蒸着した後１次平坦化工程により第１層間
絶縁膜を形成する段階と、第１導電物質を蒸着した後パ
タニングすることにより前記ドレイン領域に接続された
ビットライン用パッドを形成する段階と、前記パッドが
充分に被覆されるように第３絶縁物質を蒸着した後、２
次平坦化工程により第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜の全面に第４絶縁物質を蒸着した後
前記第４絶縁物質、前記第１及び第２層間絶縁膜を食刻
することにより前記ゲート間のソース領域を露出させる
コンタクトホールを形成する段階と、前記コンタクトホ
ールに第２導電物質を埋め立てた後、３次平坦化工程に
より前記ソース領域に接続されるプラギングバーを形成
する段階と、結果物の全面に第５絶縁物質を蒸着した後
前記パッドの上部の前記第２層間酸化膜、第４絶縁物質
及び第５絶縁物質をパタニングすることによってビット
ライン用コンタクトホールを形成する段階と、結果物の
全面に第３導電物質、第６絶縁物質を順に積層した後パ
タニングしてビットラインを形成する段階と、前記ビッ
トラインの側面にはスペーサを形成し、前記スペーサを
マスクとして用いて前記露出された第６絶縁物質を取り
除いて前記プラギングバーを露出させる段階と、前記ビ
ットラインにより自己整列されて前記露出されたプラギ
ングバーに直接接続されるストレージ電極を形成する段
階とを具備することを特徴とする。
ＲＡＭ素子の製造方法は、少なくとも一つのＭＯＳトラ
ンジスタを形成する段階と、第１絶縁物質を蒸着した後
異方性食刻によりゲートスペーサを形成する段階と、第
２絶縁物質を蒸着した後１次平坦化工程により第１層間
絶縁膜を形成する段階と、第１導電物質を蒸着した後パ
タニングすることにより前記ドレイン領域に接続された
ビットライン用パッドを形成する段階と、前記パッドが
充分に被覆されるように第３絶縁物質を蒸着した後、２
次平坦化工程により第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜の全面に第４絶縁物質を蒸着した後
前記第４絶縁物質、前記第１及び第２層間絶縁膜を食刻
することにより前記ゲート間のソース領域を露出させる
コンタクトホールを形成する段階と、前記コンタクトホ
ールに第２導電物質を埋め立てた後、３次平坦化工程に
より前記ソース領域に接続されるプラギングバーを形成
する段階と、結果物の全面に第５絶縁物質を蒸着した後
前記パッドの上部の前記第２層間酸化膜、第４絶縁物質
及び第５絶縁物質をパタニングすることによってビット
ライン用コンタクトホールを形成する段階と、結果物の
全面に第３導電物質、第６絶縁物質を順に積層した後パ
タニングしてビットラインを形成する段階と、前記ビッ
トラインの側面にはスペーサを形成し、前記スペーサを
マスクとして用いて前記露出された第６絶縁物質を取り
除いて前記プラギングバーを露出させる段階と、前記ビ
ットラインにより自己整列されて前記露出されたプラギ
ングバーに直接接続されるストレージ電極を形成する段
階とを具備することを特徴とする。
【００１３】好ましくは、前記第１層間絶縁膜は流動性
に優れたＢＰＳＧ又はＯ3 −ＴＥＯＳを用いてリフロー
工程又はリフローと結合されたエッチバック工程より形
成される。さらに、前記第２層間絶縁膜はＵＳＧ(Undop
ed Silica Glass)を用いてエッチバック及び機械化学的
研磨（ＣＭＰ）中のいずれか一工程より形成することが
好ましい。
に優れたＢＰＳＧ又はＯ3 −ＴＥＯＳを用いてリフロー
工程又はリフローと結合されたエッチバック工程より形
成される。さらに、前記第２層間絶縁膜はＵＳＧ(Undop
ed Silica Glass)を用いてエッチバック及び機械化学的
研磨（ＣＭＰ）中のいずれか一工程より形成することが
好ましい。
【００１４】好ましくは、前記ビットライン用パッドの
形成工程を省くことにより工程を単純化し得る。前記ビ
ットラインのスペーサ形成のための乾式食刻時その下部
の酸化膜の過食刻によるビットラインの短絡を防止する
ために前記ビットラインの上面のキャッピング絶縁膜の
形成時前前記酸化膜もパタニングした後スペーサを形成
することができる。
形成工程を省くことにより工程を単純化し得る。前記ビ
ットラインのスペーサ形成のための乾式食刻時その下部
の酸化膜の過食刻によるビットラインの短絡を防止する
ために前記ビットラインの上面のキャッピング絶縁膜の
形成時前前記酸化膜もパタニングした後スペーサを形成
することができる。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。 （実施例１）図３は本発明の実施例１によるビットライ
ンコンタクト用パッドを用いたＤＲＡＭセルの平面図で
ある。図６Ｇは図３のビットライン方向（Ａ−Ａ′）の
断面図であり、図７は図３のワードライン方向（Ｂ−
Ｂ′）の断面図である。
明を詳細に説明する。 （実施例１）図３は本発明の実施例１によるビットライ
ンコンタクト用パッドを用いたＤＲＡＭセルの平面図で
ある。図６Ｇは図３のビットライン方向（Ａ−Ａ′）の
断面図であり、図７は図３のワードライン方向（Ｂ−
Ｂ′）の断面図である。
【００１６】図３乃至図７を参照して、本発明のＤＲＡ
Ｍセルの構成を調べてみる。主表面を有する半導体基板
１００はアクチブ領域５０とフィールド領域１０５とに
区分される。セルのトランジスタは前記半導体基板１０
０中に形成された一対のソース及びドレイン領域１１
８，１１９と前記一対のソース及びドレイン領域１１
８，１１９との間の前記半導体基板上に形成されたワー
ドライン７０を具備する。
Ｍセルの構成を調べてみる。主表面を有する半導体基板
１００はアクチブ領域５０とフィールド領域１０５とに
区分される。セルのトランジスタは前記半導体基板１０
０中に形成された一対のソース及びドレイン領域１１
８，１１９と前記一対のソース及びドレイン領域１１
８，１１９との間の前記半導体基板上に形成されたワー
ドライン７０を具備する。
【００１７】ビットライン１５０との接続のためのパッ
ド１３０はゲートスペーサ１２０により絶縁されて前記
ワードライン７０間の前記ドレイン領域１１９に接続さ
れる。ストレージ電極用プラギンバー１４０は前記ゲー
トスペーサ１２０と第１及び第２層間絶縁膜１２５，１
３５及び窒化膜１３６により絶縁されて前記窒化膜１３
６、前記第１及び第２層間絶縁膜１２５，１３５を貫通
して前記ワードライン７０間のソース領域１１８に接続
される。
ド１３０はゲートスペーサ１２０により絶縁されて前記
ワードライン７０間の前記ドレイン領域１１９に接続さ
れる。ストレージ電極用プラギンバー１４０は前記ゲー
トスペーサ１２０と第１及び第２層間絶縁膜１２５，１
３５及び窒化膜１３６により絶縁されて前記窒化膜１３
６、前記第１及び第２層間絶縁膜１２５，１３５を貫通
して前記ワードライン７０間のソース領域１１８に接続
される。
【００１８】前記ビットラインコンタクト用パッド１３
０とストレージコンタクト用プラギングバー１４０の上
部のビットライン１５０は前記窒化膜１３６及び前記第
２層間絶縁膜１３５の一部を貫通して前記パッド１３０
に接続し、キャパシターの下部電極を成すストレージ電
極１６０は前記ビットライン１５０により自己整列され
て前記プラギングバー１４０に直接接続される。
０とストレージコンタクト用プラギングバー１４０の上
部のビットライン１５０は前記窒化膜１３６及び前記第
２層間絶縁膜１３５の一部を貫通して前記パッド１３０
に接続し、キャパシターの下部電極を成すストレージ電
極１６０は前記ビットライン１５０により自己整列され
て前記プラギングバー１４０に直接接続される。
【００１９】以下、前記の構成を有するＤＲＡＭセルの
製造方法を図４Ａ乃至６Ｇを参照して詳細に説明する。
図４Ａはスイッチングトランジスタが形成された半導体
基板１００の表面を１次平坦化する段階を示す。まず、
第１導電型の半導体基板１００上に素子隔離工程、例え
ばＳＴＩ(Shallow Trench Isolation)によりフィールド
領域１０５を形成してトランジスタの形成されるアクチ
ブ領域（図３の５０）を限定する。次いで、前記半導体
基板１００上にゲート酸化膜１１０、第１導電層１１
５、第２導電層１１６及び第１絶縁層１１７を順に積層
した後パタニングしてゲートパターンを形成する。この
際、ゲートは第１導電層１１５を構成する不純物の含有
された多結晶シリコンと第２導電層１１６を構成する金
属シリサイドとが積層されたポリサイド構造を有する。
前記ゲートのキャッピング層なる第１絶縁層１１７はシ
リコン酸化膜及びシリコン窒化膜中のいずれか一つより
なる。
製造方法を図４Ａ乃至６Ｇを参照して詳細に説明する。
図４Ａはスイッチングトランジスタが形成された半導体
基板１００の表面を１次平坦化する段階を示す。まず、
第１導電型の半導体基板１００上に素子隔離工程、例え
ばＳＴＩ(Shallow Trench Isolation)によりフィールド
領域１０５を形成してトランジスタの形成されるアクチ
ブ領域（図３の５０）を限定する。次いで、前記半導体
基板１００上にゲート酸化膜１１０、第１導電層１１
５、第２導電層１１６及び第１絶縁層１１７を順に積層
した後パタニングしてゲートパターンを形成する。この
際、ゲートは第１導電層１１５を構成する不純物の含有
された多結晶シリコンと第２導電層１１６を構成する金
属シリサイドとが積層されたポリサイド構造を有する。
前記ゲートのキャッピング層なる第１絶縁層１１７はシ
リコン酸化膜及びシリコン窒化膜中のいずれか一つより
なる。
【００２０】次いで、前記ゲートをマスクとして用いた
イオン注入工程によりソース及びドレイン領域１１８、
１１９を形成する。再び約５００Åの厚さの第２絶縁物
質を蒸着した後、異方性食刻によりゲートスペーサ１２
０を形成する。前記ゲートスペーサ１２０を構成する第
２絶縁物質はシリコン窒化膜より構成される。次いで、
前記結果物の全面に前記トランジスタのゲートが充分に
被覆される程度の厚さ、例えば５０００Å以下の厚さを
有する第３絶縁物質を蒸着した後、１次平坦化工程を施
して第１層間絶縁膜１２５を形成する。前記１次平坦化
工程は第３絶縁物質として流動性に優れたＢＰＳＧやＯ
3 −ＴＥＯＳを用いたリフロー工程、又はリフローと結
合されたエッチバック工程を用いて平坦化する。
イオン注入工程によりソース及びドレイン領域１１８、
１１９を形成する。再び約５００Åの厚さの第２絶縁物
質を蒸着した後、異方性食刻によりゲートスペーサ１２
０を形成する。前記ゲートスペーサ１２０を構成する第
２絶縁物質はシリコン窒化膜より構成される。次いで、
前記結果物の全面に前記トランジスタのゲートが充分に
被覆される程度の厚さ、例えば５０００Å以下の厚さを
有する第３絶縁物質を蒸着した後、１次平坦化工程を施
して第１層間絶縁膜１２５を形成する。前記１次平坦化
工程は第３絶縁物質として流動性に優れたＢＰＳＧやＯ
3 −ＴＥＯＳを用いたリフロー工程、又はリフローと結
合されたエッチバック工程を用いて平坦化する。
【００２１】図４Ｂは第３導電物質を蒸着した後パタニ
ングすることにより前記ドレイン領域に接続されたビッ
トラインとの接続のためのパッド１３０を形成する段階
を示す。前記パッド１３０を構成する第３導電物質は不
純物の含まれた多結晶シリコンよりなる。図４Ｃは前記
パッド１３０が充分に被覆されるように第４絶縁物質を
蒸着した後２次平坦化工程を施して第２層間絶縁膜１３
５を形成する段階を示す。前記２次平坦化工程におい
て、Ｏ3 −ＴＥＯＳを前記第４絶縁物質として用いたエ
ッチバック工程を用いることができ、さらに機械化学的
研磨（Chemical MechanicalPolishing ：以下、ＣＭＰ
と略す）工程を用い得る。
ングすることにより前記ドレイン領域に接続されたビッ
トラインとの接続のためのパッド１３０を形成する段階
を示す。前記パッド１３０を構成する第３導電物質は不
純物の含まれた多結晶シリコンよりなる。図４Ｃは前記
パッド１３０が充分に被覆されるように第４絶縁物質を
蒸着した後２次平坦化工程を施して第２層間絶縁膜１３
５を形成する段階を示す。前記２次平坦化工程におい
て、Ｏ3 −ＴＥＯＳを前記第４絶縁物質として用いたエ
ッチバック工程を用いることができ、さらに機械化学的
研磨（Chemical MechanicalPolishing ：以下、ＣＭＰ
と略す）工程を用い得る。
【００２２】次に、前記平坦化された第２層間絶縁膜１
３５の全面に第５絶縁層１３６を蒸着した後、ビットラ
インとの接続のためのＢＣ工程前にストレージ電極との
接続のための工程を行う。即ち、所定のマスクパターン
（図示せず）を用いて前記第５絶縁層１３６と、前記第
２及び第１層間絶縁膜１３５、１２５を乾式食刻するこ
とにより前記ゲート間のソース領域１１８を露出させる
コンタクトホールを形成する。
３５の全面に第５絶縁層１３６を蒸着した後、ビットラ
インとの接続のためのＢＣ工程前にストレージ電極との
接続のための工程を行う。即ち、所定のマスクパターン
（図示せず）を用いて前記第５絶縁層１３６と、前記第
２及び第１層間絶縁膜１３５、１２５を乾式食刻するこ
とにより前記ゲート間のソース領域１１８を露出させる
コンタクトホールを形成する。
【００２３】図５Ｄはトランジスタの前記ソース領域１
１８との接続のためのストレージ電極用プラギングバー
１４０を形成する段階を示す。具体的に、前記コンタク
トホールに第４導電物質を埋め立てた後第３平坦化工程
により前記ソース領域１１８に接続されるプラギングバ
ー１４０を形成する。この際、前記第５絶縁層１３６と
して前記第４導電物質との選択比に優れた窒化膜を用い
る。さらに、前記プラギングバー１４０を構成する第４
導電物質はＧｂｉｔ−級ＤＲＡＭで発生する諸問題、例
えばコンタクト抵抗及び伝送ゲートの信頼性などを考慮
して伝導性に優れたタングステンよりなる単一層を用い
るか、又は障壁金属とタングステンとが積層された多重
層を用いる。前記障壁金属としてはＴｉ／ＴｉＮが主に
用いられる。
１８との接続のためのストレージ電極用プラギングバー
１４０を形成する段階を示す。具体的に、前記コンタク
トホールに第４導電物質を埋め立てた後第３平坦化工程
により前記ソース領域１１８に接続されるプラギングバ
ー１４０を形成する。この際、前記第５絶縁層１３６と
して前記第４導電物質との選択比に優れた窒化膜を用い
る。さらに、前記プラギングバー１４０を構成する第４
導電物質はＧｂｉｔ−級ＤＲＡＭで発生する諸問題、例
えばコンタクト抵抗及び伝送ゲートの信頼性などを考慮
して伝導性に優れたタングステンよりなる単一層を用い
るか、又は障壁金属とタングステンとが積層された多重
層を用いる。前記障壁金属としてはＴｉ／ＴｉＮが主に
用いられる。
【００２４】さらに、埋め立てられたプラギングバー１
４０を平坦化するための３次平坦化工程は前記第５絶縁
層１３６を研磨中止膜として用いたＣＭＰ工程を用いて
プラギングされた導電バーのみを残して前記第５絶縁層
１３６の上部の第４導電物質を完全に取り除く。場合に
よっては前記ＣＭＰの代わりに前記第５絶縁層１３６で
あるＳｉ3 Ｎ4 を食刻中止膜として用いたエッチバック
も用い得る。
４０を平坦化するための３次平坦化工程は前記第５絶縁
層１３６を研磨中止膜として用いたＣＭＰ工程を用いて
プラギングされた導電バーのみを残して前記第５絶縁層
１３６の上部の第４導電物質を完全に取り除く。場合に
よっては前記ＣＭＰの代わりに前記第５絶縁層１３６で
あるＳｉ3 Ｎ4 を食刻中止膜として用いたエッチバック
も用い得る。
【００２５】図５Ｅは前記パッド１３０に接続されるビ
ットライン１５０を形成する段階を示す。先ず、図５Ｄ
の結果物の全面に約５００〜１０００Åの厚さの第６絶
縁層１４５を蒸着する。この際、前記第６絶縁層１４５
の蒸着方法はその下部に形成された前記プラギングバー
１４０の酸化を最小化するように３００〜４００℃の低
温蒸着可能なＣＶＤ方法を用いる。
ットライン１５０を形成する段階を示す。先ず、図５Ｄ
の結果物の全面に約５００〜１０００Åの厚さの第６絶
縁層１４５を蒸着する。この際、前記第６絶縁層１４５
の蒸着方法はその下部に形成された前記プラギングバー
１４０の酸化を最小化するように３００〜４００℃の低
温蒸着可能なＣＶＤ方法を用いる。
【００２６】次いで、前記パッド１５０の上部の前記第
２層間絶縁膜１３５の一部、第５絶縁層１３６及び第６
絶縁層１４５をパタニングした後、導電物質を蒸着す
る。前記導電物質の全面に再び第７絶縁物質を１０００
〜３０００Å位蒸着した後、写真食刻工程を用いて上部
にキャッピング絶縁膜１５２を具備したビットライン１
５０パターンを形成する。次いで、第８絶縁物質を積層
した後異方性食刻でビットライン１５０の両側壁にスペ
ーサ１５４を形成する。この際、前記スペーサ１５４の
形成のための異方性食刻により下部の前記第６絶縁層１
４５が露出される。
２層間絶縁膜１３５の一部、第５絶縁層１３６及び第６
絶縁層１４５をパタニングした後、導電物質を蒸着す
る。前記導電物質の全面に再び第７絶縁物質を１０００
〜３０００Å位蒸着した後、写真食刻工程を用いて上部
にキャッピング絶縁膜１５２を具備したビットライン１
５０パターンを形成する。次いで、第８絶縁物質を積層
した後異方性食刻でビットライン１５０の両側壁にスペ
ーサ１５４を形成する。この際、前記スペーサ１５４の
形成のための異方性食刻により下部の前記第６絶縁層１
４５が露出される。
【００２７】この際、前記ビットライン１５０の構成物
質として伝導性に優れたタングステン又はシリサイドを
主に使用し、障壁層として数百ÅのＴｉ／ＴｉＮを積層
することもできる。図５Ｆは前記スペーサ１５４をマス
クとして用いて前記露出された第６絶縁層１４５を取り
除いて前記第５絶縁層１３６及び前記プラギングバー１
４０の表面を露出させる段階を示す。前記ビットライン
１５０の上面及び両側面にそれぞれ形成された前記第７
絶縁物質と第８絶縁物質は酸化物との選択比が高いシリ
コン窒化膜より構成される。
質として伝導性に優れたタングステン又はシリサイドを
主に使用し、障壁層として数百ÅのＴｉ／ＴｉＮを積層
することもできる。図５Ｆは前記スペーサ１５４をマス
クとして用いて前記露出された第６絶縁層１４５を取り
除いて前記第５絶縁層１３６及び前記プラギングバー１
４０の表面を露出させる段階を示す。前記ビットライン
１５０の上面及び両側面にそれぞれ形成された前記第７
絶縁物質と第８絶縁物質は酸化物との選択比が高いシリ
コン窒化膜より構成される。
【００２８】図６Ｇは前記ビットライン１５０により自
己整列されて前記露出されたプラギングバー１４０に直
接接続されるストレージ電極１６０を形成する段階を示
す。以後の誘電膜蒸着工程（図示せず）、プレート電極
形成工程（図示せず）及び配線（図示せず）等の工程は
通常の半導体装置の製造方法と同一である。したがっ
て、通常的なスタックキャパシターの形成方法により本
発明のＤＲＡＭセルを制作する。
己整列されて前記露出されたプラギングバー１４０に直
接接続されるストレージ電極１６０を形成する段階を示
す。以後の誘電膜蒸着工程（図示せず）、プレート電極
形成工程（図示せず）及び配線（図示せず）等の工程は
通常の半導体装置の製造方法と同一である。したがっ
て、通常的なスタックキャパシターの形成方法により本
発明のＤＲＡＭセルを制作する。
【００２９】（実施例２）図８は本発明の実施例２によ
るＤＲＡＭセルのワードライン方向（図３のＢ−Ｂ′方
向）の断面図であり、実施例１の図７に対応する。容易
な説明のために、実施例１と同一の部分については同一
参照符号を付け、その説明は省く。実施例１（図７参
照）と実施例２との差異点は、ビットライン２５０を絶
縁するためのキャッピング層２５２とスペーサ２５４の
形成方法である。従って、ビットライン２５０の形成段
階までは実施例１と同一である。
るＤＲＡＭセルのワードライン方向（図３のＢ−Ｂ′方
向）の断面図であり、実施例１の図７に対応する。容易
な説明のために、実施例１と同一の部分については同一
参照符号を付け、その説明は省く。実施例１（図７参
照）と実施例２との差異点は、ビットライン２５０を絶
縁するためのキャッピング層２５２とスペーサ２５４の
形成方法である。従って、ビットライン２５０の形成段
階までは実施例１と同一である。
【００３０】図７の実施例１においては前記ビットライ
ンスペーサ１５４の形成のための乾式食刻時その下部の
前記第６絶縁層１４５を構成する酸化物が通常窒化膜よ
りなされたスペーサ１５４との選択比の差により過食刻
される恐れがある。これにより、後続工程で蒸着される
ストレージ電極１６０物質がビットライン１５０に浸透
して短絡を招く。
ンスペーサ１５４の形成のための乾式食刻時その下部の
前記第６絶縁層１４５を構成する酸化物が通常窒化膜よ
りなされたスペーサ１５４との選択比の差により過食刻
される恐れがある。これにより、後続工程で蒸着される
ストレージ電極１６０物質がビットライン１５０に浸透
して短絡を招く。
【００３１】本実施例において、ビットライン２５０の
短絡を防止するために、前記ビットラインの上面のキャ
ッピング絶縁膜２５２のパタニング時前記第６絶縁層２
４５も一緒にパタニングした後、ビットライン２５０と
前記第６絶縁層２４５の両側面を全て被覆するスペーサ
２５４を形成しストレージ電極１６０を自己整列させ
る。
短絡を防止するために、前記ビットラインの上面のキャ
ッピング絶縁膜２５２のパタニング時前記第６絶縁層２
４５も一緒にパタニングした後、ビットライン２５０と
前記第６絶縁層２４５の両側面を全て被覆するスペーサ
２５４を形成しストレージ電極１６０を自己整列させ
る。
【００３２】（実施例３）実施例３はビットラインとの
接続のためのパッド無しにビットラインのレイアウトを
変更したりアクチブ領域のレイアウトを変更することに
よりＤＲＡＭセルの製造方法を単純化したものである。
図９は本発明の実施例３によるビットライン用パッドを
用いないＤＲＡＭセルのレイアウト、図１０は図９のＣ
−Ｃ′線による断面図をそれぞれ示す。
接続のためのパッド無しにビットラインのレイアウトを
変更したりアクチブ領域のレイアウトを変更することに
よりＤＲＡＭセルの製造方法を単純化したものである。
図９は本発明の実施例３によるビットライン用パッドを
用いないＤＲＡＭセルのレイアウト、図１０は図９のＣ
−Ｃ′線による断面図をそれぞれ示す。
【００３３】図９及び図１０を参照すれば、ビットライ
ン用ＤＣ形成時写真食刻工程におけるマージンを確保す
るために別度のパッド無しに前記ドレイン領域１１９に
直接接続されるようにアクチブ領域５００が“Ｔ”形に
レイアウトされている。即ち、ビットライン２５０との
コンタクト部位が突出されるようにアクチブ領域５００
を配置して工程を単純化させる。
ン用ＤＣ形成時写真食刻工程におけるマージンを確保す
るために別度のパッド無しに前記ドレイン領域１１９に
直接接続されるようにアクチブ領域５００が“Ｔ”形に
レイアウトされている。即ち、ビットライン２５０との
コンタクト部位が突出されるようにアクチブ領域５００
を配置して工程を単純化させる。
【００３４】本発明はこれに限らず、多様に施し得る。
例えば、前記ビットライン２５０が別途のパッド無しに
前記ドレイン領域１１９に直接接続されるように前記ア
クチブ領域５００を“Ｚ”形に変形しても同一な効果が
得られる。反面、前記アクチブ領域の様子は既存の一字
形をそのまま保つ上、その代わり前記ビットラインを
“Ｔ”形に変形してアクチブ領域側に突出させてもパッ
ド形成工程を省く上に同一な効果が得られる。
例えば、前記ビットライン２５０が別途のパッド無しに
前記ドレイン領域１１９に直接接続されるように前記ア
クチブ領域５００を“Ｚ”形に変形しても同一な効果が
得られる。反面、前記アクチブ領域の様子は既存の一字
形をそのまま保つ上、その代わり前記ビットラインを
“Ｔ”形に変形してアクチブ領域側に突出させてもパッ
ド形成工程を省く上に同一な効果が得られる。
【００３５】
【発明の効果】以上説明したように本発明によれば、下
記のような効果が得られる。第一に、通常のＣＯＢ構造
を有するＤＲＡＭセルでビットラインをパタニングする
前にストレージ電極との接続のためのＢＣ工程を先に行
うことにより、ビットライン形成工程のデザインルール
に係わらなくＢＣ工程を施し得る。従って、コンタクト
ホールの直径の減少及び縦横比の増加によるＢＣ工程の
難題、例えば食刻中止問題及び整列マージンと食刻マー
ジンとを含めた工程マージン確保問題などが改善でき
る。
記のような効果が得られる。第一に、通常のＣＯＢ構造
を有するＤＲＡＭセルでビットラインをパタニングする
前にストレージ電極との接続のためのＢＣ工程を先に行
うことにより、ビットライン形成工程のデザインルール
に係わらなくＢＣ工程を施し得る。従って、コンタクト
ホールの直径の減少及び縦横比の増加によるＢＣ工程の
難題、例えば食刻中止問題及び整列マージンと食刻マー
ジンとを含めた工程マージン確保問題などが改善でき
る。
【００３６】第二に、ストレージ電極コンタクト用プラ
ギングバー及びビットラインコンタクト用パッドが異な
った段差で別途の写真食刻工程を通じて形成されること
により、前記プラギングバーとパッド間のストリンガや
ブリッジ現象を防止することができる。第三に、縦横比
を低くして食刻が止まることなく安定的にＢＣが形成で
き、ストレージノードがビットラインにより自己整列方
式によりプラギングバーに接続されるので整列マージン
を改善し得る。
ギングバー及びビットラインコンタクト用パッドが異な
った段差で別途の写真食刻工程を通じて形成されること
により、前記プラギングバーとパッド間のストリンガや
ブリッジ現象を防止することができる。第三に、縦横比
を低くして食刻が止まることなく安定的にＢＣが形成で
き、ストレージノードがビットラインにより自己整列方
式によりプラギングバーに接続されるので整列マージン
を改善し得る。
【００３７】その結果、次世代半導体装置なるＧｂｉｔ
−級ＤＲＡＭにごく有用に適用し得る。
−級ＤＲＡＭにごく有用に適用し得る。
【図面の簡単な説明】
【図１】従来技術によるパッドを用いないＤＲＡＭセル
の概略的な断面図である。
の概略的な断面図である。
【図２】従来の他の技術によるビットライン用パッドを
具備したＤＲＡＭセルの断面図である。
具備したＤＲＡＭセルの断面図である。
【図３】本発明の実施例１によるビットラインビットラ
イン用パッドを具備したＤＲＡＭセルの平面図である。
イン用パッドを具備したＤＲＡＭセルの平面図である。
【図４】（Ａ）乃至（Ｃ）は本発明の実施例１によるＤ
ＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階
別に示した工程断面図である。
ＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階
別に示した工程断面図である。
【図５】（Ｄ）乃至（Ｆ）は本発明の実施例１によるＤ
ＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階
別に示した工程断面図である。
ＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階
別に示した工程断面図である。
【図６】（Ｇ）は本発明の実施例１によるＤＲＡＭセル
の製造方法を図３のＡ−Ａ′に沿って各段階別に示した
工程断面図である。
の製造方法を図３のＡ−Ａ′に沿って各段階別に示した
工程断面図である。
【図７】本発明の実施例１によるＤＲＡＭセルを図３の
Ｂ−Ｂ′に沿って示した断面図である。
Ｂ−Ｂ′に沿って示した断面図である。
【図８】本発明の実施例２によるＤＲＡＭセルのワード
ライン方向の断面図である。
ライン方向の断面図である。
【図９】本発明の実施例３によるビットライン用パッド
を用いないＤＲＡＭセルの平面図である。
を用いないＤＲＡＭセルの平面図である。
【図１０】図９のＣ−Ｃ′による断面図である。
５０ アクチブ領域 ７０ ワードライン １３０ パッド １５０ ビットライン
Claims (21)
- 【請求項１】 フィールド領域により分離された半導体
基板のアクチブ領域上に一つのＭＯＳトランジスタと一
つのスタックキャパシターとより構成されるメモリセル
を複数個具備した高集積ＤＲＡＭ素子において、 前記メモリセルは、前記半導体基板中に形成された一対
のソース及びドレイン領域と前記一対のソース及びドレ
イン領域間の前記半導体基板上に形成され両側壁にゲー
トスペーサを具備したワードラインと、 前記ゲートスペーサにより絶縁されて前記ワードライン
の間の前記ドレイン領域に接続されるビットライン用パ
ッドと、 前記ゲートスペーサと第１及び第２層間絶縁膜及び絶縁
膜により絶縁されて前記絶縁膜、前記第１及び第２層間
絶縁膜を貫通して前記ワードライン間の前記ソース領域
に接続するストレージ電極用プラギングバーと、 前記絶縁膜及び前記第２層間絶縁膜の一部を貫通して前
記パッドに接続するビットラインと、 前記プラギングバーに直接接続されてその下面が前記ビ
ットラインの両側面に位置するストレージ電極を具備す
ることを特徴とするＤＲＡＭ素子。 - 【請求項２】 前記ストレージ電極が前記ビットライン
により自己整列されるように前記ビットラインの両側壁
にスペーサを具備することを特徴とする請求項１に記載
のＤＲＡＭ素子。 - 【請求項３】 フィールド領域により分離された半導体
基板のアクチブ領域上に一つのＭＯＳトランジスタと一
つのスタックキャパシターとより構成されるメモリセル
を複数個具備した高集積ＤＲＡＭ素子において、 前記メモリセルは、前記半導体基板中に形成された一対
のソース及びドレイン領域と前記一対のソース及びドレ
イン領域間の前記半導体基板上に形成され両側壁にゲー
トスペーサを具備したワードラインと、 前記ゲートスペーサと第１及び第２層間絶縁膜及び絶縁
膜により絶縁されて前記絶縁膜、前記第１及び第２層間
絶縁膜を貫通して前記ワードライン間の前記ソース領域
に接続するストレージ電極用プラギングバーと、 前記絶縁膜、前記第１及び第２層間絶縁膜を貫通して前
記プラギングバーの間の前記ワードラインにより自己整
列されて前記ドレイン領域に接続するビットラインと、 前記ビットラインの両側面に位置し、前記プラギングバ
ーに直接接続されるストレージ電極を具備することを特
徴とするＤＲＡＭ素子。 - 【請求項４】 前記ビットラインが別途のパッド無しに
前記ドレイン領域に直接接続されるように“Ｔ”形にレ
イアウトすることを特徴とする請求項３に記載のＤＲＡ
Ｍ素子。 - 【請求項５】 前記ビットラインが別途のパッド無しに
前記ドレイン領域に直接接続されるようにアクチブ領域
を“Ｔ”形にレイアウトすることを特徴とする請求項３
に記載のＤＲＡＭ素子。 - 【請求項６】 前記ビットラインが別途のパッド無しに
前記ドレイン領域に直接接続されるように前記アクチブ
領域を“Ｚ”形にレイアウトすることを特徴とする請求
項３に記載のＤＲＡＭ素子。 - 【請求項７】 前記ストレージ電極が前記ビットライン
により自己整列されるように前記ビットラインの両側壁
にスペーサを具備することを特徴とする請求項３に記載
のＤＲＡＭ素子。 - 【請求項８】 第１導電型の半導体基板上に少なくとも
一つのＭＯＳトランジスタを形成する段階と、 第１絶縁物質を蒸着した後異方性食刻によりゲートスペ
ーサを形成する段階と、 第２絶縁物質を蒸着した後１次平坦化工程により第１層
間絶縁膜を形成する段階と、 第１導電物質を蒸着した後パタニングすることにより前
記ドレイン領域に接続されたビットライン用パッドを形
成する段階と、 前記パッドが充分に被覆されるように第３絶縁物質を蒸
着した後、２次平坦化工程により第２層間絶縁膜を形成
する段階と、 前記第２層間絶縁膜の全面に第４絶縁物質を蒸着した後
前記第４絶縁物質、前記第１及び第２層間絶縁膜を食刻
することにより前記ゲート間のソース領域を露出させる
コンタクトホールを形成する段階と、 前記コンタクトホールに第２導電物質を埋め立てた後、
３次平坦化工程により前記ソース領域に接続されるプラ
ギングバーを形成する段階と、 結果物の全面に第５絶縁物質を蒸着した後前記パッドの
上部の前記第２層間絶縁膜、第４絶縁物質及び第５絶縁
物質をパタニングすることによってビットライン用コン
タクトホールを形成する段階と、 前記結果物の全面に第３導電物質、第６絶縁物質を順に
積層した後パタニングすることによってビットラインを
形成する段階と、 前記ビットラインの側面にはスベーサを形成し、前記ス
ペーサをマスクとして用いて前記露出された第５絶縁物
質を取り除いて前記プラギングバーを露出させる段階
と、 前記ビットラインにより自己整列されて前記露出された
プラギングバーに直接接続されるストレージ電極を形成
する段階とを具備することを特徴とする高集積ＤＲＡＭ
素子の製造方法。 - 【請求項９】 前記ゲートスペーサを構成する第１絶縁
物質はシリコン窒化膜よりなることを特徴とする請求項
８に記載の高集積ＤＲＡＭ素子の製造方法。 - 【請求項１０】 前記第１層間絶縁膜は流動性に優れた
ＢＰＳＧ(Borophosphorus Silica Glass) 及びオゾン
（Ｏ3)−ＴＥＯＳ層のいずれか一つを前記第２絶縁物質
として用いたリフロー工程又はリフローと結合されたエ
ッチバック工程より形成されることを特徴とする請求項
８に記載の高集積ＤＲＡＭ素子の製造方法。 - 【請求項１１】 前記パッドを構成する第１導電物質は
不純物の含まれた多結晶シリコンよりなることを特徴と
する請求項８に記載の高集積ＤＲＡＭ素子の製造方法。 - 【請求項１２】 前記第２層間絶縁膜はＯ3 −ＴＥＯＳ
を前記第３絶縁物質として用いたエッチバック及び機械
化学的研磨中のいずれか一工程より形成されることを特
徴とする請求項８に記載の高集積ＤＲＡＭ素子の製造方
法。 - 【請求項１３】 前記第４絶縁物質は前記第２導電物質
との選択比に優れた窒化膜を用いることを特徴とする請
求項８に記載の高集積ＤＲＡＭ素子の製造方法。 - 【請求項１４】 前記プラギングバーを構成する第２導
電物質は伝導性に優れたタングステン（Ｗ）よりなる単
一層及び障壁金属とタングステンとが積層された多重層
のいずれか一つよりなることを特徴とする請求項８に記
載の高集積ＤＲＡＭ素子の製造方法。 - 【請求項１５】 前記障壁金属はＴｉ／ＴｉＮよりなる
ことを特徴とする請求項１４に記載の高集積ＤＲＡＭ素
子の製造方法。 - 【請求項１６】 前記プラギングバーを形成するための
３次平坦化工程は前記第４絶縁物質を食刻中止膜として
用いたエッチバック及び前記第４絶縁物質を研磨中止膜
として用いた機械化学的研磨中のいずれか一工程を用い
ることを特徴とする請求項８に記載の高集積ＤＲＡＭ素
子の製造方法。 - 【請求項１７】 前記第５絶縁物質はその下部の前記プ
ラギングバーの酸化を最小化するように３００〜４００
℃の低温蒸着可能なＣＶＤ方法で蒸着されることを特徴
とする請求項８に記載の高集積ＤＲＡＭ素子の製造方
法。 - 【請求項１８】 前記ビットラインは伝導性に優れたタ
ングステンよりなる単一層及びＴｉＮの障壁金属とタン
グステンとが積層された二重層のうちいずれか一つより
なることを特徴とする請求項８に記載の高集積ＤＲＡＭ
素子の製造方法。 - 【請求項１９】 前記ビットラインの上面及び両側面に
それぞれ形成された前記第６絶縁層とスペーサは酸化物
との選択比が高いシリコン窒化膜よりなることを特徴と
する請求項８に記載の高集積ＤＲＡＭ素子の製造方法。 - 【請求項２０】 第１導電型の半導体基板上にＭＯＳト
ランジスタを形成する段階と、 第１絶縁物質を蒸着した後１次平坦化工程により単一の
層間絶縁膜を形成する段階と、 前記層間絶縁膜の全面に第２絶縁物質を蒸着した後前記
第２絶縁物質及び前記単一の層間絶縁膜を食刻すること
により前記ゲート間のソース領域を露出させるコンタク
トホールを形成する段階と、 前記コンタクトホールに第１導電物質を埋め立てた後２
次平坦化工程により前記ソース領域に接続されるプラギ
ングバーを形成する段階と、 結果物の全面に第２絶縁物質を蒸着した後前記第３絶縁
物質、第２絶縁物質及び層間絶縁膜をパタンニングする
ことによりビットライン用コンタクトホールを形成する
段階と、 結果物の全面に第２導電物質、第宇絶縁物質を順に積層
した後パタニングすることによってビットラインを形成
する段階と、 前記ビットラインの側面にスペーサを形成し、該スペー
サをマスクとして用いて前記プラギングバーを露出させ
る段階と、 前記ビットラインにより自己整列されて前記露出された
プラギングバーに直接接続されるストレージ電極を形成
する段階を具備する高集積ＤＲＡＭ素子の製造方法。 - 【請求項２１】 前記ビットラインを形成する段階にお
いて前記第４絶縁物質、第２導電物質、第３絶縁物質を
食刻して前記プラギングバー及び第２絶縁物質層の一部
を露出させることを特徴とする請求項２０に記載の高集
積ＤＲＡＭ素子の製造方法。
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