JP4642261B2 - 自己整合コンタクトを有する半導体メモリ素子およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は自己整合コンタクトを有する半導体メモリ素子およびその製造方法に係り、特にビットラインを形成した後にキャパシタを形成するキャパシタオーバービットライン（Capacitor Over Bitline;COB）構造でビットラインとゲート電極に同時に自己整合されるストレージ電極用コンタクトを具備する半導体メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】
最近、半導体素子の高集積化により単位面積当りメモリセルが占めるセルサイズも急激に小型化しており、特に半導体メモリ素子のDRAMの場合、セルサイズが１.５(m2以下に小さくなっている。このような小さなセルサイズはセルを構成する導電層間の間隔を縮めることによって可能になることであって、DRAMでは高い集積度のためにゲート電極間の間隔がデザインルールによる最小フィーチャサイズ（minimum feature size）になっている。
【０００３】
一方、半導体素子が高集積化されるにつれて下部配線層と上部配線層とを連結するコンタクトホールも小さくなり、コンタクトホールのアスペクト比が増加し、コンタクトコール間の間隔も縮まる。したがって、多層配線構造を採用する高集積半導体素子で写真蝕刻工程を用いてコンタクトホールを形成する時に希望の工程を再現性あるように実現することが益々難しくなって、ある程度の限界に至るようになった。
【０００４】
一方、DRAMにおいて集積度向上のためにビットラインを形成した後にキャパシタを形成するキャパシタオーバービットライン（Capacitor Over Bitline;COB）構造が開発され、このようなCOB構造ではビットラインと半導体基板の表面近辺に形成された活性領域のドレーン領域とを電気的に接続するコンタクト（以下、"ビットライン用コンタクト"またはDC（Direct Contact;DC)と称する)と、半導体キャパシタの下部電極のストレージ電極とソース領域とを電気的に接続するコンタクト(以下、"ストレージ電極用コンタクト"または埋込みコンタクト（Buried Contact;BC）と称する）を形成しなければならない。
【０００５】
このようなビットライン用コンタクトとストレージ電極用コンタクトを通常のスモールコンタクトタイプで形成する場合、０.２(m以下のデザインルールではストレージ電極用コンタクトとビットライン用コンタクトとの短絡は避けられなくなる。したがって、前記のようなCOB構造では前記ビットライン用コンタクトとストレージ電極用コンタクトを円滑に形成するために半導体基板のソース領域とドレーン領域と直接接続されたビットライン用パッドおよびストレージ電極用パッドを同時にあらかじめ形成した後、これらパッドとそれぞれ接続されるビットライン用コンタクトとストレージ電極用コンタクトを形成する。
【０００６】
しかし、０.１５(m以下のデザインルールでは、これらビットライン用パッドとストレージ電極用パッドとの間隔が狭くて現在の写真技術としてはビットライン用コンタクトとストレージ電極用コンタクトとの短絡を避けられなくなるという問題点がある。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、ビットライン用コンタクトとストレージ電極用コンタクトとの短絡を防止する自己整合コンタクトを有する半導体メモリ素子を提供するところにある。
【０００８】
本発明の他の目的は、ビットライン用コンタクトとストレージ電極用コンタクトとの間隔を最大化するように配置することによってこれら間の短絡が防止され、工程マージンが増加した自己整合コンタクトを有する半導体メモリ素子を提供することにある。
【０００９】
本発明のさらに他の目的は、ビットライン用コンタクトとストレージ電極用コンタクトとの短絡を防止し、工程が単純化された自己整合コンタクトを有する半導体メモリ素子の製造方法を提供することにある。
【００１０】
前記本発明の目的を達成するための本発明の第１態様に係る自己整合コンタクトを有する半導体メモリ素子は、半導体基板の表面近辺でそれぞれ横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように配置されている複数個の活性領域と、半導体基板上に平行に配置された複数個のゲート電極パターンと、前記ゲート電極パターンの側壁に沿って形成された複数個の第１スぺーサと、前記第１スぺーサが形成された結果物の全面に形成された第１層間絶縁膜と、前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に平行に配置された複数個のビットラインパターンと、前記半導体基板の表面近辺に形成される半導体素子の活性領域と前記ビットラインパターンを電気的に接続させ、前記第１スぺーサに自己整合的に形成された複数個のビットライン用コンタクトと、前記ビットラインの側壁に沿って形成された複数個の第２スぺーサと、前記第２スぺーサが形成された結果物の全面に形成された第２層間絶縁膜と、前記半導体基板の表面近辺に形成される半導体素子の活性領域とキャパシタのストレージ電極を電気的に接続させ、前記第２および第１スぺーサに同時に自己整合的に形成された複数個のストレージ電極用コンタクトとを含み、前記各活性領域に対して、前記ビットライン用コンタクトと一対のストレージ電極用コンタクトとの隔離距離を広げるために、前記ストレージ電極用コンタクトの位置が活性領域の外側に最大限偏向するように配置され、前記複数個のゲート電極パターン中で前記ストレージ電極用コンタクトは同じゲート電極パターン間に位置し、前記同じゲート電極パターン間に位置する前記ストレージ電極用コンタクトの中心が縦方向に沿ってジグザグ状に配置されることを特徴とする。
【００１１】
前記ゲート電極パターンの最上層には絶縁性の第１マスク層がさらに形成され、前記第１マスク層と前記第１スぺーサは前記第１層間絶縁膜に対して蝕刻選択性を有する、望ましくは前記第１マスク層と前記第１スぺーサはシリコン窒化膜で形成され、前記第１層間絶縁膜はシリコン酸化膜で形成される。
【００１２】
また、前記ビットラインパターン上には絶縁性の第２マスク層がさらに形成され、前記第２マスク層と前記第２スぺーサは前記第１層間絶縁膜および第２層間絶縁膜に対して蝕刻選択性を有する、望ましくは前記第２マスク層と前記第２スぺーサはシリコン窒化膜で形成され、前記第１層間絶縁膜および第２層間絶縁膜はシリコン酸化膜で形成される。
【００１３】
一方、前記ビットライン用コンタクトは、前記ゲート電極パターンの表面から上方向に一定高さだけ突出し、前記ビットライン用コンタクトの表面高さは、前記ゲート電極パターンの表面高さ以下になる。
【００１４】
一方、前記ストレージ電極用コンタクトと接続するストレージ電極が前記第２層間絶縁膜上にさらに備わる。
【００１５】
一方、前記本発明の目的を達成するための本発明の第２態様に係る自己整合コンタクトを有する半導体メモリ素子は、半導体基板の表面近辺でそれぞれ横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように配置されている複数個の活性領域と、前記半導体基板上で前記各活性領域に対してその長さ方向と直交する形態で一対ずつ平行に配置されており、その側壁に沿って第１スぺーサが形成されている複数個のゲート電極パターンと、前記第１スぺーサが形成された結果物の全面に形成された第１層間絶縁膜と、前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に平行に配置され、側壁に沿って第２スぺーサが形成された複数個のビットラインパターンと、前記各活性領域に対して前記一対のゲート電極パターン間に位置して前記活性領域と前記ビットラインパターンを電気的に接続させ、前記第１スぺーサに自己整合的に形成された複数個のビットライン用コンタクトと、前記複数個のビットラインパターンが形成された前記第１層間絶縁膜上の全面に形成された第２層間絶縁膜と、前記各活性領域に対して前記一対のゲート電極パターンの各外側の端に位置して前記活性領域とキャパシタのストレージ電極を電気的に接続させ、前記第２および第１スぺーサに同時に自己整合的に形成された複数個のストレージ電極用コンタクトとを含む。
【００１６】
前記ビットライン用コンタクトは、前記ゲート電極パターンの表面から上方向に一定高さだけ突出し、前記ビットライン用コンタクトの表面高さは、前記ゲート電極パターンの表面高さ以下になる。
【００１７】
また、前記各活性領域に対して、前記ビットライン用コンタクトと一対のストレージ電極用コンタクトとの隔離距離を広げるために、前記ストレージ電極用コンタクトの位置を活性領域の外側に最大限偏向するように配置され、前記複数個のゲート電極パターン中で前記ストレージ電極用コンタクトは同じゲート電極パターン間に位置し、前記同じゲート電極パターン間に位置する前記ストレージ電極用コンタクトの中心が縦方向に沿ってジグザグ状に配置される。
【００１８】
一方、前記本発明の他の目的を達成するための本発明に係る自己整合コンタクトを有する半導体メモリ素子の製造方法は、活性領域が形成された半導体基板上にゲート絶縁膜を介在して平行に配置された複数個のゲート電極パターンを形成する段階と、前記各ゲート電極パターンの側壁に第１スぺーサを形成する段階と、前記第１スぺーサが形成された結果物上に第１層間絶縁膜を形成する段階と、前記第１スぺーサに自己整合されるように前記第１層間絶縁膜を蝕刻した後、導電性物質で埋込んで前記半導体基板の活性領域と接続されたビットライン用コンタクトを形成する段階と、前記ビットライン用コンタクトの表面と接続しながら前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に複数個のビットラインパターンを形成する段階と、前記ビットラインパターンの側壁に第２スぺーサを形成する段階と、前記第２スぺーサが形成された結果物上に第２層間絶縁膜を形成する段階と、前記第２スぺーサおよび第１スぺーサに同時に自己整合されるように前記第２層間絶縁膜および第１層間絶縁膜を蝕刻した後、導電性物質で埋込んで前記半導体基板の活性領域と接続されたストレージ電極用コンタクトを形成する段階とを含む。
【００１９】
前記ストレージ電極用コンタクトを形成する段階で、前記第２層間絶縁膜および第１層間絶縁膜は連続して蝕刻される。
【００２０】
一方、前記半導体基板の表面近辺に形成された半導体素子の活性領域は、横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように複数個が配置されており、前記各活性領域に対してその長さ方向と直交する形態で一対ずつ前記ゲート電極パターンを平行に配置されるように形成し、前記ビットライン用コンタクトは前記各活性領域に対して前記一対のゲート電極パターン間に位置するように形成し、前記ストレージ電極用コンタクトは前記各活性領域に対して前記一対のゲート電極パターンの各外側の端に位置するように形成する。
【００２１】
また、前記第１層間絶縁膜内に前記ビットライン用コンタクトを形成する段階で、除去された第１層間絶縁膜を導電性物質で埋込んだ後、前記ビットライン用コンタクトの表面高さは前記ゲート電極パターンの表面高さ以下になるようにエッチバックまたは化学機械的研磨工程をさらに行う。
【００２２】
本発明によれば、ストレージ電極用コンタクトをビットラインパターンとゲート電極パターンに自己整合的に形成するためにビットライン用コンタクトとストレージ電極用コンタクトとの短絡が防止される。また、ビットライン用コンタクトの表面高さをゲート電極パターンの表面高さ以下に形成できるために、ビットライン用コンタクトとストレージ電極用コンタクトとの距離が遠ざかってこれら間の短絡が防止され、さらにビットライン用コンタクトに対するストレージ電極コンタクトの相対的な位置を最大限遠く配置できるために、これら間の短絡を防止できると同時にコンタクトホール位置選定時に充分な工程マージンを確保できる。
【００２３】
また、従来にビットライン用パッドおよびストレージ電極用パッドを予め形成した後にビットライン用コンタクトおよびストレージ電極用コンタクトを形成したことに比べて、これらパッドをあらかじめ形成させないために工程が非常に単純化される。
【００２４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例をより詳細に説明する。
【００２５】
本発明は、以下で開示される実施例に限定されるものではなく相異なる多様な形態で具現でき、単に本実施例は本発明の開示を完全にし、通常の知識を有する者に本発明の範ちゅうを完全に知らせるために提供されるものである。添付した図面でいろいろな膜と領域の厚さは明瞭性のために強調されたものである。
【００２６】
＜第１実施例＞
図１Ａ乃至図６は、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序に従って示す図面であり、図７は前記本発明の第１実施例に係る半導体メモリ素子の水平領域を拡張して示すレイアウト図である。
【００２７】
図１Ａはゲート電極パターンを形成する段階を示す平面図であり、図１Ｂは図１Ａの１Ｂ−１Ｂ’線を切った断面図である。
【００２８】
図１Ａおよび図１Ｂを参照すれば、第１導電型、例えばP型の半導体基板１の表面近辺に第２導電型、例えばN型の埋込み不純物層３とNMOSトランジスタを形成するためのP型ウェル５を通常の方法、例えばイオン注入方法で不純物イオンを注入して順に形成する。次に、前記P型ウェル５の表面領域に通常の素子分離工程、例えばLOCOS法またはトレンチ法を用いて素子分離領域７を形成して半導体基板１を活性領域１０と非活性領域の素子分離領域７とに分離する。図１Ｂで、半導体基板を示す参照番号"１"は最下層にだけ表示されたが、通常の半導体基板は前記活性領域１０が形成されたウェル５および埋込み不純物層３を含むことはもちろんである。
【００２９】
本実施例で、前記素子分離領域７は、通常の浅いトレンチ素子分離（Shallow Trench Isolation;STI）工程を用いて次のように形成できる。まず、埋込み不純物層３およびウェル５が形成された半導体基板１上にバッファ用酸化膜（図示せず）、マスク用窒化膜（図示せず）およびフォトレジスト層（図示せず）を順に形成し、写真工程を用いて非活性領域を限定するフォトレジストパターンを形成する。次に前記フォトレジストパターンを用いて前記マスク用窒化膜とバッファ用酸化膜を異方性蝕刻して非活性領域の半導体基板を露出させる。次いで、前記マスク用窒化膜およびバッファ用酸化膜を蝕刻マスクとして露出された半導体基板を約３,０００〜５,０００Å程度の深度で異方性蝕刻してトレンチを形成し、このトレンチに、例えば化学気相蒸着（Chemical Vapor Deposition;CVD）方法を用いて酸化膜を蒸着した後、エッチバックまたは化学機械的研磨（Chemical Mechanical Polishing;CMP）工程を進行して表面を平坦化させ、半導体基板１上に残留する前記窒化膜およびバッファ用酸化膜を除去することによって半導体基板１の表面に平坦化された素子分離領域７を形成できる。
【００３０】
次いで、素子分離領域７が形成された前記半導体基板１上に酸化膜または窒化膜のような所定の絶縁膜を蒸着してゲート絶縁膜９を形成する。このゲート絶縁膜９上に不純物がドープされたポリシリコン膜１１とシリサイド膜１３を通常の方法で順に形成した後、その上に例えば低圧化学気相蒸着法（Low Pressure CVD;LPCVD）またはプラズマ化学気相蒸着法（Plasma Enhanced CVD;PECVD）を用いて窒化膜よりなった第１マスク層１５を蒸着する。次いで、所定の写真蝕刻工程を実施してゲート電極パターン１７を形成する。次いで、前記ゲート電極パターン１７をイオン注入マスクとして前記半導体基板１の全面に不純物をイオン注入して、前記活性領域１０が形成されたウェル５の表面近辺に前記ゲート電極パターン１７に自己整合された不純物領域（図示せず）を形成する。前記不純物領域は後続工程によりトランジスタのソース領域またはドレーン領域になる所である。
【００３１】
図１Ａに示したように、半導体基板１の表面は活性領域１０とこれらを限定する素子分離領域７とに区分され、各活性領域１０は横方向に一定の長さだけ延びた同じ形状をし、隣接した活性領域１０の列とは半周期だけシフトされるように形成される。また各活性領域１０に対しては一対のゲート電極パターン１７が平行に配置される。
【００３２】
図２Ａは、ビットライン用コンタクトを形成する段階の平面図であり、図２Ｂは図２Ａの２Ｂ−２Ｂ’方向の断面図である。
【００３３】
図２Ａおよび図２Ｂを参照すれば、ゲート電極パターン１７が形成された結果物上に、例えばプラズマ化学気相蒸着方法または低圧化学気相蒸着方法を使用して窒化膜を所定厚さに蒸着した後、全面エッチバックしてゲート電極パターン１７の側壁に第１スぺーサ１９を形成する。前記第１スぺーサ１９は、後続するビットライン用コンタクト形成のための蝕刻工程でゲート電極パターンの蝕刻を防止してビットライン用コンタクトを自己整合的に形成させる蝕刻障壁層の役割をする。
【００３４】
次に、通常の化学気相蒸着方法を使用して５,０００〜８,０００Å程度の厚い絶縁膜、例えば前記第１マスク層１５および第１スぺーサ１９に対して蝕刻選択性を有するボロン-燐を含むシリコン酸化膜のBPSG（Boro-Phosphosilicate Glass）膜を蒸着して第１スぺーサ１９間を埋込む第１層間絶縁膜２３を形成する。次に、CMPのような通常の平坦化工程を実施して前記第１層間絶縁膜２３の表面を平坦化する。
【００３５】
次に、所定の写真蝕刻工程を実施して第１層間絶縁膜２３を蝕刻することによって、半導体基板の活性領域１０を露出させるコンタクトホールを形成する。このコンタクトホールは図２Ａに示したように、各活性領域１０に対してその中心部の一対のゲート電極パターン１７の側壁に形成された第１スぺーサ１９間で前記第１スぺーサ１９に自己整合的に形成される。
【００３６】
次いで、半導体基板の活性領域１０を露出させるコンタクトホールが形成された前記の結果物上に導電物質、例えば不純物がドープされたポリシリコン膜を所定厚さで蒸着した後、エッチバックまたはCMP工程を実施して前記コンタクトホール内部を埋込んでビットライン用コンタクト２５を形成する。前記ビットラインコンタクト２５は後続工程で形成されるビットラインと半導体基板の活性領域１０を電気的に接続するためのものである。
【００３７】
図３Ａはビットラインパターンを形成する段階の平面図であり、図３Ｂは前記平面図の３Ｂ−３Ｂ’方向の断面図であり、図４は３Ｃ−３Ｃ’方向の断面図である。
【００３８】
詳細には、ビットライン用コンタクト２５が形成された結果物の全面に導電物質、例えばタングステン膜、チタン膜、タングステン膜またはチタン窒化膜を順に所定厚さに蒸着してビットライン用導電層を形成した後、引続き前記ビットライン用導電層上にプラズマ化学気相蒸着（PECVD）方法または低圧化学気相蒸着方法で所定厚さの窒化膜を蒸着して第２マスク層２９を形成する。
【００３９】
次に、所定の写真蝕刻工程を実施してビットラインが形成される領域を限定した後、前記第２マスク層２９とビットライン用導電層２７を順に蝕刻することによって、第２マスク層２９とビットライン導電層２７とよりなされたビットラインパターンを形成する。前記ビットラインパターンは図３Ａに示したように、各活性領域１０が形成された間に前記ゲート電極パターン１７と直交する方向に形成され、前記ビットライン用コンタクト２５が前記ビットラインパターンの下部とオーバーラップされるように形成されるために、前記ビットライン２７はゲート電極パターン１７の側壁に形成された第１スぺーサ１９に自己整合的に形成されたビットライン用コンタクト２５により半導体基板の活性領域１０と接続される。
【００４０】
一方、前記ビットライン用導電層を第１層間絶縁膜２３上に形成する前に前記第１層間絶縁膜２３上に他の層間絶縁膜（図示せず）をさらに形成した後、前記ビットライン用コンタクト２５を露出させるコンタクトホールを形成し、さらにその後、前記コンタクトホールを埋込みながら前記他の層間絶縁膜上の全面にビットライン用導電層を形成する場合もある。
【００４１】
一方、前記ビットラインパターンが形成された後、第１層間絶縁膜２３上の全面に、例えば低圧化学気相蒸着（LPCVD）方法またはプラズマ化学気相蒸着方法で窒化膜を蒸着した後、エッチバックして前記ビットライン２７パターンの側壁に第２スぺーサ３１を形成する。
【００４２】
図５Ａはストレージ電極用コンタクトを形成する段階の平面図であり、図５Ｂ及び図６は各々４Ｂ−４Ｂ’方向および４Ｃ−４Ｃ’方向の断面図である。
【００４３】
詳細には、前記ビットラインパターンの側壁に第２スぺーサ３１を形成した後、結果物上に第２マスク層２９および第２スぺーサ３１に蝕刻選択性を有するシリコン酸化膜、例えばボロン-燐を含むシリコン膜（Boro-Phosphosilicate Glass;BPSG）を蒸着して第２スぺーサ３１間を埋込む第２層間絶縁膜３３を形成する。前記第２層間絶縁膜３３および第１層間絶縁膜２３としては、後続するストレージ電極用コンタクト形成のための蝕刻工程時に前記第２マスク層２９、第２スぺーサ３１、第１マスク層１５及び第１スぺーサ１９に対して蝕刻選択性を有する物質を選択して使用できる。
【００４４】
次に、写真蝕刻工程を実施して前記第２層間絶縁膜３３上に、半導体基板の活性領域１０、特にトランジスタのソース領域上部の第２層間絶縁膜３３を露出させる形態のフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンを蝕刻マスクとして使用して第２層間絶縁膜３３および第１層間絶縁膜２３を順に蝕刻することによって、半導体基板のソース領域を露出させるコンタクトホールを形成する。この時、前記コンタクトホールは、ビットラインパターンの側壁に沿って形成された第２スぺーサ３１と同時に前記ゲート電極パターン１７の側壁に沿って形成された第１スぺーサ１９に自己整合されるように形成される。
【００４５】
次いで、コンタクトホールが形成された結果物上に導電物質、例えば不純物がドープされたポリシリコン膜を蒸着した後、エッチバックまたは化学機械的研磨工程を行うことによって前記コンタクトホールを埋込みながら半導体基板の活性領域１０と接続されたストレージ電極用コンタクト３５を形成する。この時、前記エッチバック工程は被蝕刻物質が上側から均一な速度で蝕刻されることをいい、化学機械的研磨工程は被蝕刻物質が形成された基板の上側から同じ高さで蝕刻されることを意味する。
【００４６】
引き続き、通常の方法でストレージ電極用コンタクトが形成された結果物上にストレージ電極、誘電体膜およびプレート電極を形成して半導体メモリ素子のキャパシタを製造する。前記ストレージ電極はスタック型またはセルキャパシタンスを増加させるためのシリンダー型およびその他の色々な形態で形成できることはもちろんである。
【００４７】
図７は、図５Ａに示した平面図を拡張した図面であり、図７を参照すれば、横方向に一定の長さを有する活性領域１０が一定の間隔をおいて相互分離され複数個形成されており、縦方向には前記活性領域１０が隣接した列とはおのおの半周期だけシフトされるように配置される。各活性領域１０に対しては縦方向に一対のゲート電極パターン１７が一定の間隔をおいて平行に複数個が形成される。
【００４８】
一方、前記ゲート電極パターン１７上には第１層間絶縁膜により絶縁されながら、前記ゲート電極パターン１７と直交する方向に複数個のビットラインパターンが形成され、前記ビットラインパターンは前記活性領域１０間に形成される。前記ビットライン用コンタクト２５とストレージ電極用コンタクト３５は前記ゲート電極パターン１７間に相互区別される位置に形成される。すなわち、前記ビットライン用コンタクト２５とストレージ電極用コンタクト３５は一個おきに前記ゲート電極パターン１７間に形成され、前記ストレージ電極用コンタクト３５はゲート電極パターン１７とビットラインパターンで取り囲まれた領域ごとに一個ずつ形成されるが、前記ビットライン用コンタクト２５はゲート電極パターン１７とビットラインパターンで取り囲まれた領域ごとに一個置きに形成されることが分かる。第１実施例では前記ストレージ電極用コンタクト３５の中心位置が縦方向に沿って一列に配列されていることが分かる。
【００４９】
以上の前記本発明の第１実施例に係る半導体メモリ素子の製造方法によれば、ストレージ電極用コンタクトをビットライン側壁に形成された第２スぺーサとゲート電極パターンの側壁に形成された第１スぺーサに同時に自己整合されるように形成することによって単純な工程でビットライン用コンタクトとストレージ電極用コンタクトとの短絡が防止され、工程マージンが向上した半導体メモリ素子を製造できる。
【００５０】
＜第２実施例＞
第２実施例は、第１実施例の図５Ｂに示したように、ビットライン用コンタクト２５とストレージ電極用コンタクト３５は第１層間絶縁膜２３に分離されているが、その距離Ｌ０が非常に近いためにミスアラインに対する工程マージンが非常に小さい。したがって、ビットライン用コンタクト２５が形成された状態でストレージ電極用コンタクト３５を形成するための写真工程でミスアラインが発生する場合にも二つのコンタクト間に短絡を防止できる方法を提示する。
【００５１】
図８は本発明の第２実施例に係る半導体メモリ素子のレイアウト図であり、図９は図８の６Ｂ−６Ｂ’方向の断面図であり、第１実施例と同じ参照番号は同一部材を示す。
【００５２】
図８を参照すれば、第１実施例のレイアウト図を示す図７と比較して、各活性領域１０に対して一対のゲート電極パターン１７間の中央に配置されたビットライン用コンタクト２５を中心として各ゲート電極パターン１７の外側端に形成されるストレージ電極用コンタクト３５の中心が最大限外側に偏向されるように配置されていて、ストレージ電極用コンタクト３５が縦方向に沿って全体的にジグザグ形態をなすように配置されていることが分かる。これはビットライン用コンタクト２５の中心は変わらないが、各活性領域１０において各ゲート電極パターン１７の両外側端に位置するストレージ電極用コンタクト３５の位置が許容する範囲でできるだけ外側に偏向されるために、縦方向に隣接する活性領域１０間におのおの半周期だけシフトされることとあいまって全体的にジグザグ形態になることである。
【００５３】
一方、前記ストレージ電極用コンタクト３５の中心位置が外側に偏向されうる範囲は、前記ストレージ電極用コンタクト３５の中心位置が少なくとも前記ゲート電極パターン１７間に位置し、ゲート電極パターン１７の側壁に沿って形成された第１スぺーサ１９に自己整合されるようにし、さらに少なくとも前記ストレージ電極用コンタクト３５の底面が前記隣る第１スぺーサ１９により露出される半導体基板の活性領域１０の表面の全体と接触するようにして接触面積の減少を防止しなければならない。
【００５４】
図９を参照すれば、ビットライン用コンタクト２５の側壁とゲート電極パターン１７の側壁が一直線になるように示したが、本実施例はこれに限定されるものではない。一方、図９に示したようにビットライン用コンタクト２５とストレージ電極用コンタクト３５との距離Ｌ１が図５Ｂに示した距離Ｌ０に比べて延びたことが分かり、したがって、ストレージ電極用コンタクト３５の形成のための写真工程時にミスアラインに対する工程マージンをふやせる。
【００５５】
＜第３実施例＞
本発明の第３実施例は、ビットライン用コンタクト２５とストレージ電極用コンタクト３５との短絡を防止するための他の方法を示すことであって、図１０Ａ及び図１０Ｂは第３実施例に係る半導体メモリ素子の製造方法を説明するための断面図であって、図８Ａの６Ｂ−６Ｂ’を切ったものに対応する断面図である。
【００５６】
詳細には、本発明の第１実施例の図２Ｂに示したように、ビットライン用コンタクトホールを形成し、基板の全面に導電膜、例えばドープされたポリシリコン膜を蒸着した状態で化学機械的研磨工程またはエッチバック工程を進行し、この時にゲート電極パターン１７の最上層に位置した第１マスク層１５が露出される時まで行う。この時、前記第１マスク層１５の一部が過蝕刻される場合もあるが、ゲート電極（１１＋１３）と後続するストレージ電極用コンタクト３５との絶縁特性を確保するためには、図１０Ａに示したように前記第１マスク層１５は少なくともその高さの中間程度までは残留させることが望ましい。前記第１マスク層１５とビットライン用コンタクト２５の形成物質間の蝕刻選択性によって残留する前記ビットライン用コンタクト２５の表面高さは、前記残留する第１マスク層１５の表面高さより大きいか、または同一かそれ以下である場合もある。
【００５７】
次いで、第２層間絶縁膜３３とストレージ電極用コンタクト３５を形成する後続工程は第１実施例と同じ方法で行う。図１０Ｂに示したように、図５Ｂと比較してビットライン用コンタクト２５とストレージ電極用コンタクト３５との距離Ｌ２は第１実施例のようにビットライン用コンタクト２５の突出部分（すなわち、第１マスク層１５から上方に突出すると同時に側面に一定長さだけ延設された部分）が除去されるために非常に広がる。したがって、ビットライン用コンタクト２５とストレージ電極用コンタクト３５との短絡を容易に防止でき、ストレージ電極用コンタクト３５の形成のための写真蝕刻工程時にミスアラインに対する工程マージンも非常に向上することが分かる。
【００５８】
＜第４実施例＞
第４実施例は本発明の第２実施例と第３実施例を結合したものであって、図１１は第４実施例の方法を示す断面図である。図１１は図８のレイアウト図で６Ｂ−６Ｂ’線に対応した断面図である。
【００５９】
図１１を参照すれば、ストレージ電極用コンタクト３５の中心位置を活性領域１０の量外側端に最大限移すと同時にビットライン用コンタクト２５の表面高さをゲート電極パターン１７の高さ水準に低められ、ビットライン用コンタクト２５とストレージ電極用コンタクト３５との距離Ｌ３がさらに広がってこれらの間の短絡をさらに効果的に防止できる。
【００６０】
【発明の効果】
以上、本発明の実施例について詳細に説明したが、本発明は前記の実施例に限定されず、本発明が属する技術的思想内で当業者により多くの変形および改良が可能である。
【００６１】
本発明によれば、ストレージ電極用コンタクトをビットラインとゲート電極パターンの側壁に形成されたスぺーサに同時に自己整合されるように形成することによって、単純な工程でビットライン用コンタクトとストレージ電極用コンタクトとの短絡がなくて工程マージンが向上した半導体メモリ素子を製造できる。
【００６２】
また、ストレージ電極用コンタクトを形成する時、各活性領域の外側にできるだけ最大限偏向するようにジグザグに配置することによって、ビットライン用コンタクトとストレージ電極用コンタクトとの間隔を広げてストレージ電極用コンタクト形成のための写真工程時にミスアラインマージンをふやせる。
【００６３】
また、ビットライン用コンタクトを形成し、全面に導電膜を蒸着した状態でCMPまたはエッチバックを進行する時にマスク層の高さまでビットライン用コンタクトを蝕刻することによって、ビットライン用コンタクトとストレージ電極用コンタクトとの距離を広げられてこれら間の短絡をさらに効果的に防止できる。
【図面の簡単な説明】
【図１】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図２】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図３】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図４】本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図５】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図６】本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図７】本発明の第１実施例に係る半導体メモリ素子の水平領域を拡張して示すレイアウト図である。
【図８】本発明の第２実施例に係る半導体メモリ素子のレイアウト図である。
【図９】図８の６ｂ−６ｂ’方向の断面図である。
【図１０】Ａ、Ｂは、本発明の第３実施例に係る半導体メモリ素子の製造方法を説明するための図８の６Ｂ−６Ｂ’方向に対応する断面図である。
【図１１】本発明の第４実施例に係る半導体メモリ素子の製造方法を説明するための図８の６Ｂ−６Ｂ’方向に対応する断面図である。
【符号の説明】
１…半導体基板
３…埋込み不純物層
５…ウェル
７…素子分離領域
９…ゲート絶縁膜
１０…活性領域
１１、１３…ゲート電極
１５…第１マスク層
１７…ゲート電極パターン
１９…第１スぺーサ
２３…第１層間絶縁膜
２５…ビットライン用コンタクト
２７…ビットライン
２９…第２マスク層
３１…第２スぺーサ
３３…第２層間絶縁膜
３５…ストレージ電極用コンタクト
【発明の属する技術分野】
本発明は自己整合コンタクトを有する半導体メモリ素子およびその製造方法に係り、特にビットラインを形成した後にキャパシタを形成するキャパシタオーバービットライン（Capacitor Over Bitline;COB）構造でビットラインとゲート電極に同時に自己整合されるストレージ電極用コンタクトを具備する半導体メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】
最近、半導体素子の高集積化により単位面積当りメモリセルが占めるセルサイズも急激に小型化しており、特に半導体メモリ素子のDRAMの場合、セルサイズが１.５(m2以下に小さくなっている。このような小さなセルサイズはセルを構成する導電層間の間隔を縮めることによって可能になることであって、DRAMでは高い集積度のためにゲート電極間の間隔がデザインルールによる最小フィーチャサイズ（minimum feature size）になっている。
【０００３】
一方、半導体素子が高集積化されるにつれて下部配線層と上部配線層とを連結するコンタクトホールも小さくなり、コンタクトホールのアスペクト比が増加し、コンタクトコール間の間隔も縮まる。したがって、多層配線構造を採用する高集積半導体素子で写真蝕刻工程を用いてコンタクトホールを形成する時に希望の工程を再現性あるように実現することが益々難しくなって、ある程度の限界に至るようになった。
【０００４】
一方、DRAMにおいて集積度向上のためにビットラインを形成した後にキャパシタを形成するキャパシタオーバービットライン（Capacitor Over Bitline;COB）構造が開発され、このようなCOB構造ではビットラインと半導体基板の表面近辺に形成された活性領域のドレーン領域とを電気的に接続するコンタクト（以下、"ビットライン用コンタクト"またはDC（Direct Contact;DC)と称する)と、半導体キャパシタの下部電極のストレージ電極とソース領域とを電気的に接続するコンタクト(以下、"ストレージ電極用コンタクト"または埋込みコンタクト（Buried Contact;BC）と称する）を形成しなければならない。
【０００５】
このようなビットライン用コンタクトとストレージ電極用コンタクトを通常のスモールコンタクトタイプで形成する場合、０.２(m以下のデザインルールではストレージ電極用コンタクトとビットライン用コンタクトとの短絡は避けられなくなる。したがって、前記のようなCOB構造では前記ビットライン用コンタクトとストレージ電極用コンタクトを円滑に形成するために半導体基板のソース領域とドレーン領域と直接接続されたビットライン用パッドおよびストレージ電極用パッドを同時にあらかじめ形成した後、これらパッドとそれぞれ接続されるビットライン用コンタクトとストレージ電極用コンタクトを形成する。
【０００６】
しかし、０.１５(m以下のデザインルールでは、これらビットライン用パッドとストレージ電極用パッドとの間隔が狭くて現在の写真技術としてはビットライン用コンタクトとストレージ電極用コンタクトとの短絡を避けられなくなるという問題点がある。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、ビットライン用コンタクトとストレージ電極用コンタクトとの短絡を防止する自己整合コンタクトを有する半導体メモリ素子を提供するところにある。
【０００８】
本発明の他の目的は、ビットライン用コンタクトとストレージ電極用コンタクトとの間隔を最大化するように配置することによってこれら間の短絡が防止され、工程マージンが増加した自己整合コンタクトを有する半導体メモリ素子を提供することにある。
【０００９】
本発明のさらに他の目的は、ビットライン用コンタクトとストレージ電極用コンタクトとの短絡を防止し、工程が単純化された自己整合コンタクトを有する半導体メモリ素子の製造方法を提供することにある。
【００１０】
前記本発明の目的を達成するための本発明の第１態様に係る自己整合コンタクトを有する半導体メモリ素子は、半導体基板の表面近辺でそれぞれ横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように配置されている複数個の活性領域と、半導体基板上に平行に配置された複数個のゲート電極パターンと、前記ゲート電極パターンの側壁に沿って形成された複数個の第１スぺーサと、前記第１スぺーサが形成された結果物の全面に形成された第１層間絶縁膜と、前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に平行に配置された複数個のビットラインパターンと、前記半導体基板の表面近辺に形成される半導体素子の活性領域と前記ビットラインパターンを電気的に接続させ、前記第１スぺーサに自己整合的に形成された複数個のビットライン用コンタクトと、前記ビットラインの側壁に沿って形成された複数個の第２スぺーサと、前記第２スぺーサが形成された結果物の全面に形成された第２層間絶縁膜と、前記半導体基板の表面近辺に形成される半導体素子の活性領域とキャパシタのストレージ電極を電気的に接続させ、前記第２および第１スぺーサに同時に自己整合的に形成された複数個のストレージ電極用コンタクトとを含み、前記各活性領域に対して、前記ビットライン用コンタクトと一対のストレージ電極用コンタクトとの隔離距離を広げるために、前記ストレージ電極用コンタクトの位置が活性領域の外側に最大限偏向するように配置され、前記複数個のゲート電極パターン中で前記ストレージ電極用コンタクトは同じゲート電極パターン間に位置し、前記同じゲート電極パターン間に位置する前記ストレージ電極用コンタクトの中心が縦方向に沿ってジグザグ状に配置されることを特徴とする。
【００１１】
前記ゲート電極パターンの最上層には絶縁性の第１マスク層がさらに形成され、前記第１マスク層と前記第１スぺーサは前記第１層間絶縁膜に対して蝕刻選択性を有する、望ましくは前記第１マスク層と前記第１スぺーサはシリコン窒化膜で形成され、前記第１層間絶縁膜はシリコン酸化膜で形成される。
【００１２】
また、前記ビットラインパターン上には絶縁性の第２マスク層がさらに形成され、前記第２マスク層と前記第２スぺーサは前記第１層間絶縁膜および第２層間絶縁膜に対して蝕刻選択性を有する、望ましくは前記第２マスク層と前記第２スぺーサはシリコン窒化膜で形成され、前記第１層間絶縁膜および第２層間絶縁膜はシリコン酸化膜で形成される。
【００１３】
一方、前記ビットライン用コンタクトは、前記ゲート電極パターンの表面から上方向に一定高さだけ突出し、前記ビットライン用コンタクトの表面高さは、前記ゲート電極パターンの表面高さ以下になる。
【００１４】
一方、前記ストレージ電極用コンタクトと接続するストレージ電極が前記第２層間絶縁膜上にさらに備わる。
【００１５】
一方、前記本発明の目的を達成するための本発明の第２態様に係る自己整合コンタクトを有する半導体メモリ素子は、半導体基板の表面近辺でそれぞれ横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように配置されている複数個の活性領域と、前記半導体基板上で前記各活性領域に対してその長さ方向と直交する形態で一対ずつ平行に配置されており、その側壁に沿って第１スぺーサが形成されている複数個のゲート電極パターンと、前記第１スぺーサが形成された結果物の全面に形成された第１層間絶縁膜と、前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に平行に配置され、側壁に沿って第２スぺーサが形成された複数個のビットラインパターンと、前記各活性領域に対して前記一対のゲート電極パターン間に位置して前記活性領域と前記ビットラインパターンを電気的に接続させ、前記第１スぺーサに自己整合的に形成された複数個のビットライン用コンタクトと、前記複数個のビットラインパターンが形成された前記第１層間絶縁膜上の全面に形成された第２層間絶縁膜と、前記各活性領域に対して前記一対のゲート電極パターンの各外側の端に位置して前記活性領域とキャパシタのストレージ電極を電気的に接続させ、前記第２および第１スぺーサに同時に自己整合的に形成された複数個のストレージ電極用コンタクトとを含む。
【００１６】
前記ビットライン用コンタクトは、前記ゲート電極パターンの表面から上方向に一定高さだけ突出し、前記ビットライン用コンタクトの表面高さは、前記ゲート電極パターンの表面高さ以下になる。
【００１７】
また、前記各活性領域に対して、前記ビットライン用コンタクトと一対のストレージ電極用コンタクトとの隔離距離を広げるために、前記ストレージ電極用コンタクトの位置を活性領域の外側に最大限偏向するように配置され、前記複数個のゲート電極パターン中で前記ストレージ電極用コンタクトは同じゲート電極パターン間に位置し、前記同じゲート電極パターン間に位置する前記ストレージ電極用コンタクトの中心が縦方向に沿ってジグザグ状に配置される。
【００１８】
一方、前記本発明の他の目的を達成するための本発明に係る自己整合コンタクトを有する半導体メモリ素子の製造方法は、活性領域が形成された半導体基板上にゲート絶縁膜を介在して平行に配置された複数個のゲート電極パターンを形成する段階と、前記各ゲート電極パターンの側壁に第１スぺーサを形成する段階と、前記第１スぺーサが形成された結果物上に第１層間絶縁膜を形成する段階と、前記第１スぺーサに自己整合されるように前記第１層間絶縁膜を蝕刻した後、導電性物質で埋込んで前記半導体基板の活性領域と接続されたビットライン用コンタクトを形成する段階と、前記ビットライン用コンタクトの表面と接続しながら前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に複数個のビットラインパターンを形成する段階と、前記ビットラインパターンの側壁に第２スぺーサを形成する段階と、前記第２スぺーサが形成された結果物上に第２層間絶縁膜を形成する段階と、前記第２スぺーサおよび第１スぺーサに同時に自己整合されるように前記第２層間絶縁膜および第１層間絶縁膜を蝕刻した後、導電性物質で埋込んで前記半導体基板の活性領域と接続されたストレージ電極用コンタクトを形成する段階とを含む。
【００１９】
前記ストレージ電極用コンタクトを形成する段階で、前記第２層間絶縁膜および第１層間絶縁膜は連続して蝕刻される。
【００２０】
一方、前記半導体基板の表面近辺に形成された半導体素子の活性領域は、横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように複数個が配置されており、前記各活性領域に対してその長さ方向と直交する形態で一対ずつ前記ゲート電極パターンを平行に配置されるように形成し、前記ビットライン用コンタクトは前記各活性領域に対して前記一対のゲート電極パターン間に位置するように形成し、前記ストレージ電極用コンタクトは前記各活性領域に対して前記一対のゲート電極パターンの各外側の端に位置するように形成する。
【００２１】
また、前記第１層間絶縁膜内に前記ビットライン用コンタクトを形成する段階で、除去された第１層間絶縁膜を導電性物質で埋込んだ後、前記ビットライン用コンタクトの表面高さは前記ゲート電極パターンの表面高さ以下になるようにエッチバックまたは化学機械的研磨工程をさらに行う。
【００２２】
本発明によれば、ストレージ電極用コンタクトをビットラインパターンとゲート電極パターンに自己整合的に形成するためにビットライン用コンタクトとストレージ電極用コンタクトとの短絡が防止される。また、ビットライン用コンタクトの表面高さをゲート電極パターンの表面高さ以下に形成できるために、ビットライン用コンタクトとストレージ電極用コンタクトとの距離が遠ざかってこれら間の短絡が防止され、さらにビットライン用コンタクトに対するストレージ電極コンタクトの相対的な位置を最大限遠く配置できるために、これら間の短絡を防止できると同時にコンタクトホール位置選定時に充分な工程マージンを確保できる。
【００２３】
また、従来にビットライン用パッドおよびストレージ電極用パッドを予め形成した後にビットライン用コンタクトおよびストレージ電極用コンタクトを形成したことに比べて、これらパッドをあらかじめ形成させないために工程が非常に単純化される。
【００２４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例をより詳細に説明する。
【００２５】
本発明は、以下で開示される実施例に限定されるものではなく相異なる多様な形態で具現でき、単に本実施例は本発明の開示を完全にし、通常の知識を有する者に本発明の範ちゅうを完全に知らせるために提供されるものである。添付した図面でいろいろな膜と領域の厚さは明瞭性のために強調されたものである。
【００２６】
＜第１実施例＞
図１Ａ乃至図６は、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序に従って示す図面であり、図７は前記本発明の第１実施例に係る半導体メモリ素子の水平領域を拡張して示すレイアウト図である。
【００２７】
図１Ａはゲート電極パターンを形成する段階を示す平面図であり、図１Ｂは図１Ａの１Ｂ−１Ｂ’線を切った断面図である。
【００２８】
図１Ａおよび図１Ｂを参照すれば、第１導電型、例えばP型の半導体基板１の表面近辺に第２導電型、例えばN型の埋込み不純物層３とNMOSトランジスタを形成するためのP型ウェル５を通常の方法、例えばイオン注入方法で不純物イオンを注入して順に形成する。次に、前記P型ウェル５の表面領域に通常の素子分離工程、例えばLOCOS法またはトレンチ法を用いて素子分離領域７を形成して半導体基板１を活性領域１０と非活性領域の素子分離領域７とに分離する。図１Ｂで、半導体基板を示す参照番号"１"は最下層にだけ表示されたが、通常の半導体基板は前記活性領域１０が形成されたウェル５および埋込み不純物層３を含むことはもちろんである。
【００２９】
本実施例で、前記素子分離領域７は、通常の浅いトレンチ素子分離（Shallow Trench Isolation;STI）工程を用いて次のように形成できる。まず、埋込み不純物層３およびウェル５が形成された半導体基板１上にバッファ用酸化膜（図示せず）、マスク用窒化膜（図示せず）およびフォトレジスト層（図示せず）を順に形成し、写真工程を用いて非活性領域を限定するフォトレジストパターンを形成する。次に前記フォトレジストパターンを用いて前記マスク用窒化膜とバッファ用酸化膜を異方性蝕刻して非活性領域の半導体基板を露出させる。次いで、前記マスク用窒化膜およびバッファ用酸化膜を蝕刻マスクとして露出された半導体基板を約３,０００〜５,０００Å程度の深度で異方性蝕刻してトレンチを形成し、このトレンチに、例えば化学気相蒸着（Chemical Vapor Deposition;CVD）方法を用いて酸化膜を蒸着した後、エッチバックまたは化学機械的研磨（Chemical Mechanical Polishing;CMP）工程を進行して表面を平坦化させ、半導体基板１上に残留する前記窒化膜およびバッファ用酸化膜を除去することによって半導体基板１の表面に平坦化された素子分離領域７を形成できる。
【００３０】
次いで、素子分離領域７が形成された前記半導体基板１上に酸化膜または窒化膜のような所定の絶縁膜を蒸着してゲート絶縁膜９を形成する。このゲート絶縁膜９上に不純物がドープされたポリシリコン膜１１とシリサイド膜１３を通常の方法で順に形成した後、その上に例えば低圧化学気相蒸着法（Low Pressure CVD;LPCVD）またはプラズマ化学気相蒸着法（Plasma Enhanced CVD;PECVD）を用いて窒化膜よりなった第１マスク層１５を蒸着する。次いで、所定の写真蝕刻工程を実施してゲート電極パターン１７を形成する。次いで、前記ゲート電極パターン１７をイオン注入マスクとして前記半導体基板１の全面に不純物をイオン注入して、前記活性領域１０が形成されたウェル５の表面近辺に前記ゲート電極パターン１７に自己整合された不純物領域（図示せず）を形成する。前記不純物領域は後続工程によりトランジスタのソース領域またはドレーン領域になる所である。
【００３１】
図１Ａに示したように、半導体基板１の表面は活性領域１０とこれらを限定する素子分離領域７とに区分され、各活性領域１０は横方向に一定の長さだけ延びた同じ形状をし、隣接した活性領域１０の列とは半周期だけシフトされるように形成される。また各活性領域１０に対しては一対のゲート電極パターン１７が平行に配置される。
【００３２】
図２Ａは、ビットライン用コンタクトを形成する段階の平面図であり、図２Ｂは図２Ａの２Ｂ−２Ｂ’方向の断面図である。
【００３３】
図２Ａおよび図２Ｂを参照すれば、ゲート電極パターン１７が形成された結果物上に、例えばプラズマ化学気相蒸着方法または低圧化学気相蒸着方法を使用して窒化膜を所定厚さに蒸着した後、全面エッチバックしてゲート電極パターン１７の側壁に第１スぺーサ１９を形成する。前記第１スぺーサ１９は、後続するビットライン用コンタクト形成のための蝕刻工程でゲート電極パターンの蝕刻を防止してビットライン用コンタクトを自己整合的に形成させる蝕刻障壁層の役割をする。
【００３４】
次に、通常の化学気相蒸着方法を使用して５,０００〜８,０００Å程度の厚い絶縁膜、例えば前記第１マスク層１５および第１スぺーサ１９に対して蝕刻選択性を有するボロン-燐を含むシリコン酸化膜のBPSG（Boro-Phosphosilicate Glass）膜を蒸着して第１スぺーサ１９間を埋込む第１層間絶縁膜２３を形成する。次に、CMPのような通常の平坦化工程を実施して前記第１層間絶縁膜２３の表面を平坦化する。
【００３５】
次に、所定の写真蝕刻工程を実施して第１層間絶縁膜２３を蝕刻することによって、半導体基板の活性領域１０を露出させるコンタクトホールを形成する。このコンタクトホールは図２Ａに示したように、各活性領域１０に対してその中心部の一対のゲート電極パターン１７の側壁に形成された第１スぺーサ１９間で前記第１スぺーサ１９に自己整合的に形成される。
【００３６】
次いで、半導体基板の活性領域１０を露出させるコンタクトホールが形成された前記の結果物上に導電物質、例えば不純物がドープされたポリシリコン膜を所定厚さで蒸着した後、エッチバックまたはCMP工程を実施して前記コンタクトホール内部を埋込んでビットライン用コンタクト２５を形成する。前記ビットラインコンタクト２５は後続工程で形成されるビットラインと半導体基板の活性領域１０を電気的に接続するためのものである。
【００３７】
図３Ａはビットラインパターンを形成する段階の平面図であり、図３Ｂは前記平面図の３Ｂ−３Ｂ’方向の断面図であり、図４は３Ｃ−３Ｃ’方向の断面図である。
【００３８】
詳細には、ビットライン用コンタクト２５が形成された結果物の全面に導電物質、例えばタングステン膜、チタン膜、タングステン膜またはチタン窒化膜を順に所定厚さに蒸着してビットライン用導電層を形成した後、引続き前記ビットライン用導電層上にプラズマ化学気相蒸着（PECVD）方法または低圧化学気相蒸着方法で所定厚さの窒化膜を蒸着して第２マスク層２９を形成する。
【００３９】
次に、所定の写真蝕刻工程を実施してビットラインが形成される領域を限定した後、前記第２マスク層２９とビットライン用導電層２７を順に蝕刻することによって、第２マスク層２９とビットライン導電層２７とよりなされたビットラインパターンを形成する。前記ビットラインパターンは図３Ａに示したように、各活性領域１０が形成された間に前記ゲート電極パターン１７と直交する方向に形成され、前記ビットライン用コンタクト２５が前記ビットラインパターンの下部とオーバーラップされるように形成されるために、前記ビットライン２７はゲート電極パターン１７の側壁に形成された第１スぺーサ１９に自己整合的に形成されたビットライン用コンタクト２５により半導体基板の活性領域１０と接続される。
【００４０】
一方、前記ビットライン用導電層を第１層間絶縁膜２３上に形成する前に前記第１層間絶縁膜２３上に他の層間絶縁膜（図示せず）をさらに形成した後、前記ビットライン用コンタクト２５を露出させるコンタクトホールを形成し、さらにその後、前記コンタクトホールを埋込みながら前記他の層間絶縁膜上の全面にビットライン用導電層を形成する場合もある。
【００４１】
一方、前記ビットラインパターンが形成された後、第１層間絶縁膜２３上の全面に、例えば低圧化学気相蒸着（LPCVD）方法またはプラズマ化学気相蒸着方法で窒化膜を蒸着した後、エッチバックして前記ビットライン２７パターンの側壁に第２スぺーサ３１を形成する。
【００４２】
図５Ａはストレージ電極用コンタクトを形成する段階の平面図であり、図５Ｂ及び図６は各々４Ｂ−４Ｂ’方向および４Ｃ−４Ｃ’方向の断面図である。
【００４３】
詳細には、前記ビットラインパターンの側壁に第２スぺーサ３１を形成した後、結果物上に第２マスク層２９および第２スぺーサ３１に蝕刻選択性を有するシリコン酸化膜、例えばボロン-燐を含むシリコン膜（Boro-Phosphosilicate Glass;BPSG）を蒸着して第２スぺーサ３１間を埋込む第２層間絶縁膜３３を形成する。前記第２層間絶縁膜３３および第１層間絶縁膜２３としては、後続するストレージ電極用コンタクト形成のための蝕刻工程時に前記第２マスク層２９、第２スぺーサ３１、第１マスク層１５及び第１スぺーサ１９に対して蝕刻選択性を有する物質を選択して使用できる。
【００４４】
次に、写真蝕刻工程を実施して前記第２層間絶縁膜３３上に、半導体基板の活性領域１０、特にトランジスタのソース領域上部の第２層間絶縁膜３３を露出させる形態のフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンを蝕刻マスクとして使用して第２層間絶縁膜３３および第１層間絶縁膜２３を順に蝕刻することによって、半導体基板のソース領域を露出させるコンタクトホールを形成する。この時、前記コンタクトホールは、ビットラインパターンの側壁に沿って形成された第２スぺーサ３１と同時に前記ゲート電極パターン１７の側壁に沿って形成された第１スぺーサ１９に自己整合されるように形成される。
【００４５】
次いで、コンタクトホールが形成された結果物上に導電物質、例えば不純物がドープされたポリシリコン膜を蒸着した後、エッチバックまたは化学機械的研磨工程を行うことによって前記コンタクトホールを埋込みながら半導体基板の活性領域１０と接続されたストレージ電極用コンタクト３５を形成する。この時、前記エッチバック工程は被蝕刻物質が上側から均一な速度で蝕刻されることをいい、化学機械的研磨工程は被蝕刻物質が形成された基板の上側から同じ高さで蝕刻されることを意味する。
【００４６】
引き続き、通常の方法でストレージ電極用コンタクトが形成された結果物上にストレージ電極、誘電体膜およびプレート電極を形成して半導体メモリ素子のキャパシタを製造する。前記ストレージ電極はスタック型またはセルキャパシタンスを増加させるためのシリンダー型およびその他の色々な形態で形成できることはもちろんである。
【００４７】
図７は、図５Ａに示した平面図を拡張した図面であり、図７を参照すれば、横方向に一定の長さを有する活性領域１０が一定の間隔をおいて相互分離され複数個形成されており、縦方向には前記活性領域１０が隣接した列とはおのおの半周期だけシフトされるように配置される。各活性領域１０に対しては縦方向に一対のゲート電極パターン１７が一定の間隔をおいて平行に複数個が形成される。
【００４８】
一方、前記ゲート電極パターン１７上には第１層間絶縁膜により絶縁されながら、前記ゲート電極パターン１７と直交する方向に複数個のビットラインパターンが形成され、前記ビットラインパターンは前記活性領域１０間に形成される。前記ビットライン用コンタクト２５とストレージ電極用コンタクト３５は前記ゲート電極パターン１７間に相互区別される位置に形成される。すなわち、前記ビットライン用コンタクト２５とストレージ電極用コンタクト３５は一個おきに前記ゲート電極パターン１７間に形成され、前記ストレージ電極用コンタクト３５はゲート電極パターン１７とビットラインパターンで取り囲まれた領域ごとに一個ずつ形成されるが、前記ビットライン用コンタクト２５はゲート電極パターン１７とビットラインパターンで取り囲まれた領域ごとに一個置きに形成されることが分かる。第１実施例では前記ストレージ電極用コンタクト３５の中心位置が縦方向に沿って一列に配列されていることが分かる。
【００４９】
以上の前記本発明の第１実施例に係る半導体メモリ素子の製造方法によれば、ストレージ電極用コンタクトをビットライン側壁に形成された第２スぺーサとゲート電極パターンの側壁に形成された第１スぺーサに同時に自己整合されるように形成することによって単純な工程でビットライン用コンタクトとストレージ電極用コンタクトとの短絡が防止され、工程マージンが向上した半導体メモリ素子を製造できる。
【００５０】
＜第２実施例＞
第２実施例は、第１実施例の図５Ｂに示したように、ビットライン用コンタクト２５とストレージ電極用コンタクト３５は第１層間絶縁膜２３に分離されているが、その距離Ｌ０が非常に近いためにミスアラインに対する工程マージンが非常に小さい。したがって、ビットライン用コンタクト２５が形成された状態でストレージ電極用コンタクト３５を形成するための写真工程でミスアラインが発生する場合にも二つのコンタクト間に短絡を防止できる方法を提示する。
【００５１】
図８は本発明の第２実施例に係る半導体メモリ素子のレイアウト図であり、図９は図８の６Ｂ−６Ｂ’方向の断面図であり、第１実施例と同じ参照番号は同一部材を示す。
【００５２】
図８を参照すれば、第１実施例のレイアウト図を示す図７と比較して、各活性領域１０に対して一対のゲート電極パターン１７間の中央に配置されたビットライン用コンタクト２５を中心として各ゲート電極パターン１７の外側端に形成されるストレージ電極用コンタクト３５の中心が最大限外側に偏向されるように配置されていて、ストレージ電極用コンタクト３５が縦方向に沿って全体的にジグザグ形態をなすように配置されていることが分かる。これはビットライン用コンタクト２５の中心は変わらないが、各活性領域１０において各ゲート電極パターン１７の両外側端に位置するストレージ電極用コンタクト３５の位置が許容する範囲でできるだけ外側に偏向されるために、縦方向に隣接する活性領域１０間におのおの半周期だけシフトされることとあいまって全体的にジグザグ形態になることである。
【００５３】
一方、前記ストレージ電極用コンタクト３５の中心位置が外側に偏向されうる範囲は、前記ストレージ電極用コンタクト３５の中心位置が少なくとも前記ゲート電極パターン１７間に位置し、ゲート電極パターン１７の側壁に沿って形成された第１スぺーサ１９に自己整合されるようにし、さらに少なくとも前記ストレージ電極用コンタクト３５の底面が前記隣る第１スぺーサ１９により露出される半導体基板の活性領域１０の表面の全体と接触するようにして接触面積の減少を防止しなければならない。
【００５４】
図９を参照すれば、ビットライン用コンタクト２５の側壁とゲート電極パターン１７の側壁が一直線になるように示したが、本実施例はこれに限定されるものではない。一方、図９に示したようにビットライン用コンタクト２５とストレージ電極用コンタクト３５との距離Ｌ１が図５Ｂに示した距離Ｌ０に比べて延びたことが分かり、したがって、ストレージ電極用コンタクト３５の形成のための写真工程時にミスアラインに対する工程マージンをふやせる。
【００５５】
＜第３実施例＞
本発明の第３実施例は、ビットライン用コンタクト２５とストレージ電極用コンタクト３５との短絡を防止するための他の方法を示すことであって、図１０Ａ及び図１０Ｂは第３実施例に係る半導体メモリ素子の製造方法を説明するための断面図であって、図８Ａの６Ｂ−６Ｂ’を切ったものに対応する断面図である。
【００５６】
詳細には、本発明の第１実施例の図２Ｂに示したように、ビットライン用コンタクトホールを形成し、基板の全面に導電膜、例えばドープされたポリシリコン膜を蒸着した状態で化学機械的研磨工程またはエッチバック工程を進行し、この時にゲート電極パターン１７の最上層に位置した第１マスク層１５が露出される時まで行う。この時、前記第１マスク層１５の一部が過蝕刻される場合もあるが、ゲート電極（１１＋１３）と後続するストレージ電極用コンタクト３５との絶縁特性を確保するためには、図１０Ａに示したように前記第１マスク層１５は少なくともその高さの中間程度までは残留させることが望ましい。前記第１マスク層１５とビットライン用コンタクト２５の形成物質間の蝕刻選択性によって残留する前記ビットライン用コンタクト２５の表面高さは、前記残留する第１マスク層１５の表面高さより大きいか、または同一かそれ以下である場合もある。
【００５７】
次いで、第２層間絶縁膜３３とストレージ電極用コンタクト３５を形成する後続工程は第１実施例と同じ方法で行う。図１０Ｂに示したように、図５Ｂと比較してビットライン用コンタクト２５とストレージ電極用コンタクト３５との距離Ｌ２は第１実施例のようにビットライン用コンタクト２５の突出部分（すなわち、第１マスク層１５から上方に突出すると同時に側面に一定長さだけ延設された部分）が除去されるために非常に広がる。したがって、ビットライン用コンタクト２５とストレージ電極用コンタクト３５との短絡を容易に防止でき、ストレージ電極用コンタクト３５の形成のための写真蝕刻工程時にミスアラインに対する工程マージンも非常に向上することが分かる。
【００５８】
＜第４実施例＞
第４実施例は本発明の第２実施例と第３実施例を結合したものであって、図１１は第４実施例の方法を示す断面図である。図１１は図８のレイアウト図で６Ｂ−６Ｂ’線に対応した断面図である。
【００５９】
図１１を参照すれば、ストレージ電極用コンタクト３５の中心位置を活性領域１０の量外側端に最大限移すと同時にビットライン用コンタクト２５の表面高さをゲート電極パターン１７の高さ水準に低められ、ビットライン用コンタクト２５とストレージ電極用コンタクト３５との距離Ｌ３がさらに広がってこれらの間の短絡をさらに効果的に防止できる。
【００６０】
【発明の効果】
以上、本発明の実施例について詳細に説明したが、本発明は前記の実施例に限定されず、本発明が属する技術的思想内で当業者により多くの変形および改良が可能である。
【００６１】
本発明によれば、ストレージ電極用コンタクトをビットラインとゲート電極パターンの側壁に形成されたスぺーサに同時に自己整合されるように形成することによって、単純な工程でビットライン用コンタクトとストレージ電極用コンタクトとの短絡がなくて工程マージンが向上した半導体メモリ素子を製造できる。
【００６２】
また、ストレージ電極用コンタクトを形成する時、各活性領域の外側にできるだけ最大限偏向するようにジグザグに配置することによって、ビットライン用コンタクトとストレージ電極用コンタクトとの間隔を広げてストレージ電極用コンタクト形成のための写真工程時にミスアラインマージンをふやせる。
【００６３】
また、ビットライン用コンタクトを形成し、全面に導電膜を蒸着した状態でCMPまたはエッチバックを進行する時にマスク層の高さまでビットライン用コンタクトを蝕刻することによって、ビットライン用コンタクトとストレージ電極用コンタクトとの距離を広げられてこれら間の短絡をさらに効果的に防止できる。
【図面の簡単な説明】
【図１】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図２】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図３】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図４】本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図５】Ａ、Ｂは、本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図６】本発明の第１実施例に係る半導体メモリ素子の製造方法を説明するために工程順序によって示す図面である。
【図７】本発明の第１実施例に係る半導体メモリ素子の水平領域を拡張して示すレイアウト図である。
【図８】本発明の第２実施例に係る半導体メモリ素子のレイアウト図である。
【図９】図８の６ｂ−６ｂ’方向の断面図である。
【図１０】Ａ、Ｂは、本発明の第３実施例に係る半導体メモリ素子の製造方法を説明するための図８の６Ｂ−６Ｂ’方向に対応する断面図である。
【図１１】本発明の第４実施例に係る半導体メモリ素子の製造方法を説明するための図８の６Ｂ−６Ｂ’方向に対応する断面図である。
【符号の説明】
１…半導体基板
３…埋込み不純物層
５…ウェル
７…素子分離領域
９…ゲート絶縁膜
１０…活性領域
１１、１３…ゲート電極
１５…第１マスク層
１７…ゲート電極パターン
１９…第１スぺーサ
２３…第１層間絶縁膜
２５…ビットライン用コンタクト
２７…ビットライン
２９…第２マスク層
３１…第２スぺーサ
３３…第２層間絶縁膜
３５…ストレージ電極用コンタクト
Claims (14)
- 半導体基板の表面近辺でそれぞれ横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように配置されている複数個の活性領域と、
半導体基板上に平行に配置された複数個のゲート電極パターンと、
前記ゲート電極パターンの側壁に沿って形成された複数個の第１スぺーサと、
前記第１スぺーサが形成された結果物の全面に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に平行に配置された複数個のビットラインパターンと、
前記半導体基板の表面近辺に形成される半導体素子の活性領域と前記ビットラインパターンを電気的に接続させ、前記第１スぺーサに自己整合的に形成された複数個のビットライン用コンタクトと、
前記ビットラインの側壁に沿って形成された複数個の第２スぺーサと、
前記第２スぺーサが形成された結果物の全面に形成された第２層間絶縁膜と、
前記半導体基板の表面近辺に形成される半導体素子の活性領域とキャパシタのストレージ電極を電気的に接続させ、前記第２および第１スぺーサに同時に自己整合的に形成された複数個のストレージ電極用コンタクトとを含み、
前記各活性領域に対して、前記ビットライン用コンタクトと一対のストレージ電極用コンタクトとの隔離距離を広げるために、前記ストレージ電極用コンタクトの位置が活性領域の外側に最大限偏向するように配置され、
前記複数個のゲート電極パターン中で前記ストレージ電極用コンタクトは同じゲート電極パターン間に位置し、前記同じゲート電極パターン間に位置する前記ストレージ電極用コンタクトの中心が縦方向に沿ってジグザグ状に配置されることを特徴とする、自己整合コンタクトを有する半導体メモリ素子。 - 前記ゲート電極パターンの最上層には絶縁性の第１マスク層がさらに形成され、前記第１マスク層と前記第１スぺーサは前記第１層間絶縁膜に対して蝕刻選択性を有することを特徴とする請求項１に記載の自己整合コンタクトを有する半導体メモリ素子。
- 前記第１マスク層と前記第１スぺーサはシリコン窒化膜で形成され、前記第１層間絶縁膜はシリコン酸化膜で形成されたことを特徴とする請求項１または２に記載の自己整合コンタクトを有する半導体メモリ素子。
- 前記ビットラインパターン上には絶縁性の第２マスク層がさらに形成され、前記第２マスク層と前記第２スぺーサは前記第１層間絶縁膜および第２層間絶縁膜に対して蝕刻選択性を有することを特徴とする請求項１〜３のいずれか一項に記載の自己整合コンタクトを有する半導体メモリ素子。
- 前記第２マスク層と前記第２スぺーサはシリコン窒化膜で形成され、前記第１層間絶縁膜および第２層間絶縁膜はシリコン酸化膜で形成されたことを特徴とする請求項４に記載の自己整合コンタクトを有する半導体メモリ素子。
- 前記ビットラインパターンは、タングステン膜、チタン膜またはタングステン膜／チタン窒化膜の二重膜で形成されたことを特徴とする請求項１〜５のいずれか一項に記載の自己整合コンタクトを有する半導体メモリ素子。
- 前記ビットライン用コンタクトは、前記ゲート電極パターンの表面から上方向に一定高さだけ突出したことを特徴とする請求項１〜６のいずれか一項に記載の自己整合コンタクトを有する半導体メモリ素子。
- 前記ビットライン用コンタクトの表面高さは、前記ゲート電極パターンの表面高さ以下になることを特徴とする請求項１〜６のいずれか一項に記載の自己整合コンタクトを有する半導体メモリ素子。
- 活性領域が形成された半導体基板上にゲート絶縁膜を介在して平行に配置された複数個のゲート電極パターンを形成する段階と、
前記各ゲート電極パターンの側壁に第１スぺーサを形成する段階と、
前記第１スぺーサが形成された結果物上に第１層間絶縁膜を形成する段階と、
前記第１スぺーサに自己整合されるように前記第１層間絶縁膜を蝕刻した後、導電性物質で埋込んで前記半導体基板の活性領域と接続されたビットライン用コンタクトを形成する段階と、
前記ビットライン用コンタクトの表面と接続しながら前記第１層間絶縁膜上で前記ゲート電極パターンと直交する方向に複数個のビットラインパターンを形成する段階と、
前記ビットラインパターンの側壁に第２スぺーサを形成する段階と、
前記第２スぺーサが形成された結果物上に第２層間絶縁膜を形成する段階と、
前記第２スぺーサおよび第１スぺーサに同時に自己整合されるように前記第２層間絶縁膜および第１層間絶縁膜を蝕刻した後、その蝕刻した部分を導電性物質で埋込んで前記半導体基板の活性領域と接続されたストレージ電極用コンタクトを形成し、前記各活性領域に対して、前記ビットライン用コンタクトと一対のストレージ電極用コンタクトとの隔離距離を広げるために、前記ストレージ電極用コンタクトの位置が活性領域の外側に最大限偏向するように配置すると同時に、同じゲート電極パターン間に位置させ、前記同じゲート電極パターン間に位置する前記ストレージ電極用コンタクトの中心が縦方向に沿ってジグザグ状に配置する段階と、
を含む自己整合コンタクトを有する半導体メモリ素子の製造方法。 - 前記ゲート電極パターンおよびビットラインパターンの最上層には絶縁性の第１マスク層および第２マスク層がそれぞれ形成され、前記第１マスク層、第２マスク層、第１スぺーサおよび第２スぺーサは前記第１層間絶縁膜および第２層間絶縁膜に対して蝕刻選択性を有することを特徴とする請求項９に記載の自己整合コンタクトを有する半導体メモリ素子の製造方法。
- 前記第１マスク層、第２マスク層、第１スぺーサおよび第２スぺーサはシリコン窒化膜で形成し、前記第１層間絶縁膜および第２層間絶縁膜はシリコン酸化膜で形成することを特徴とする請求項１０に記載の自己整合コンタクトを有する半導体メモリ素子の製造方法。
- 前記ストレージ電極用コンタクトを形成する段階で、前記第２層間絶縁膜および第１層間絶縁膜は連続して蝕刻されることを特徴とする請求項９〜１１のいずれか一項に記載の自己整合コンタクトを有する半導体メモリ素子の製造方法。
- 前記半導体基板の表面近辺に形成された半導体素子の活性領域は、横方向に一定の長さだけ延びた形状をし、横列に一定の間隔をおいて相互分離されており、隣接した列とは半周期だけシフトされるように複数個が配置されており、前記各活性領域に対してその長さ方向と直交する形態で一対ずつ前記ゲート電極パターンを平行に配置されるように形成し、前記ビットライン用コンタクトは前記各活性領域に対して前記一対のゲート電極パターン間に位置するように形成し、前記ストレージ電極用コンタクトは前記各活性領域に対して前記一対のゲート電極パターンの各外側の端に位置するように形成することを特徴とする請求項９〜１２のいずれか一項に記載の自己整合コンタクトを有する半導体メモリ素子の製造方法。
- 前記第１層間絶縁膜内に前記ビットライン用コンタクトを形成する段階で、除去された第１層間絶縁膜を導電性物質で埋込んだ後、前記ビットライン用コンタクトの表面高さは前記ゲート電極パターンの表面高さ以下になるようにエッチバックまたは化学機械的研磨工程をさらに行うことを特徴とする請求項９〜１３のいずれか一項に記載の自己整合コンタクトを有する半導体メモリ素子の製造方法。
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