JP2006261708A - 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ゲート電極(図に平行、図示なし)が形成された半導体基板1上に第1絶縁膜23を形成した後、半導体基板1の活性領域21を露出させる第1開口部(図に平行、図示なし)及び第2開口部25b’をそれぞれ少なくとも一つ以上形成し、各開口部を導電性物質で埋立てて第1パッド層図なし及び第2パッド層25b’を形成する。第1絶縁膜23上に第1層間絶縁膜27を形成した後、第1パッド層の表面を露出させる第3開口部(図示なし)を形成し、これを埋立てながら、ゲート電極と直交する方向に複数本のビットライン29を形成してその両側壁のみに絶縁性スペーサ33を形成する。第2層間絶縁膜35を形成した後、ビットライン29と絶縁性スペーサ33に自己整合させて、第2パッド層25b’の表面を露出させるまでの第4開口部37を形成して、これを導電性物質で埋立て、その上にストレージ電極39を形成する。
【選択図】図1
Description
図10は、パッド層及び層間絶縁膜を形成する段階を示す平面図であり、図11及び図12は、各々6B−6B’線及び6C−6C’線に沿う断面図である。一方、図13は本発明の他の実施例であって、図10の6B−6B’線に沿う断面図である。
5 P型ウェル、
7 素子分離領域、
21 N型不純物層、
23 第1絶縁膜、
25a’ 第1パッド層、
25b’ 第2パッド層、
27 第1層間絶縁膜、
29 ビットライン、
31 マスク層、
33 スペーサ、
35 第2層間絶縁膜、
37 ストレージノードコンタクト、
39 ストレージ電極。
Claims (22)
- 半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極と、
前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第1開口部と第2開口部とがそれぞれ少なくとも一つ以上形成された第1絶縁膜と、
前記第1開口部及び第2開口部を各々埋め立てる導電性の第1パッド層及び第2パッド層と、
前記第1パッド層及び第2パッド層が形成された第1絶縁膜上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第1層間絶縁膜を貫通して前記第1パッド層と電気的に接続する部分を有する複数のビットラインと、
前記ビットラインの両側壁に形成された絶縁性スペーサと、
前記ビットラインと絶縁性スペーサとが形成された前記第1層間絶縁膜上に形成される第2層間絶縁膜と、
前記ビットラインと前記絶縁性スペーサに自己整合され、前記第2層間絶縁膜及び第1層間絶縁膜を貫通して前記第2パッド層と電気的に接続するストレージ電極を含むことを特徴とする自己整合コンタクトを有する半導体メモリ装置。 - 前記ビットラインは、
タングステン層とTiN層との積層物より形成されていることを特徴とする請求項1に記載の自己整合コンタクトを有する半導体メモリ装置。 - さらに、前記ゲート電極の上面にマスク層が形成されるとともに、前記ゲート電極の側壁に絶縁性スペーサが形成され、前記第1パッド層及び第2パッド層は前記絶縁性スペーサに自己整合されるように形成されたことを特徴とする請求項1に記載の自己整合コンタクトを有する半導体メモリ装置。
- 前記第1絶縁膜の上部表面の高さは、前記ゲート電極上に形成された前記マスク層の上部表面の高さ以下であることを特徴とする請求項3に記載の自己整合コンタクトを有する半導体メモリ装置。
- 前記ビットラインの上部にマスク層をさらに具備することを特徴とする請求項1に記載の自己整合コンタクトを有する半導体メモリ装置。
- 前記マスク層は、プラズマを用いた化学気相蒸着法によって形成されたシリコン窒化膜、または加熱によって形成された熱シリコン窒化膜よりなることを特徴とする請求項5に記載の自己整合コンタクトを有する半導体メモリ装置。
- 前記ビットラインの側壁に形成された前記絶縁性スペーサは、低圧化学気相蒸着法で形成されたシリコン窒化膜よりなることを特徴とする請求項6に記載の自己整合コンタクトを有する半導体メモリ装置。
- 前記第1層間絶縁膜及び第2層間絶縁膜はシリコン酸化膜よりなり、前記ビットラインの側壁に形成された前記絶縁性スペーサはシリコン窒化膜よりなることを特徴とする請求項1に記載の自己整合コンタクトを有する半導体メモリ装置。
- 前記ビットラインは、
タングステン、チタン、またはタングステンとチタン窒化物との積層物より形成されていることを特徴とする請求項1に記載の自己整合コンタクトを有する半導体メモリ装置。 - ゲート絶縁膜を介して半導体基板の活性領域上に一定間隔及び一定方向に複数のゲート電極を形成する段階と、
前記ゲート電極が形成された半導体基板上に第1絶縁膜を形成した後、前記半導体基板の活性領域を露出させる第1開口部及び第2開口部をそれぞれ少なくとも一つ以上形成する段階と、
前記第1開口部及び第2開口部を導電性物質で埋め立てて第1パッド層及び第2パッド層を形成する段階と、
前記第1パッド層及び第2パッド層が形成された前記第1絶縁膜上に第1層間絶縁膜を形成した後、前記第1パッド層の表面を露出させる第3開口部を形成する段階と、
前記第3開口部を埋立てながら、前記第1層間絶縁膜上に前記ゲート電極と直交する方向に複数本のビットラインを形成する段階と、
前記ビットライン上及び第1層間絶縁膜上に絶縁膜を蒸着した後、ビットラインの上部及び前記第1層間絶縁膜上の前記絶縁膜を除去して前記ビットラインの両側壁のみに絶縁性スペーサを形成する段階と、
前記絶縁性スペーサが形成されたビットライン上及び第1層間絶縁膜上に第2層間絶縁膜を形成した後、前記絶縁性スペーサに自己整合させて前記第2パッド層の表面を露出させる第4開口部を形成する段階と、
前記第4開口部を導電性物質で埋め立てる段階を含むことを特徴とする自己整合コンタクトを有する半導体メモリ装置の製造方法。 - 前記ビットラインは、タングステン層とTiN層との積層物で形成することを特徴とする請求項10に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
- 前記ゲート電極を形成する段階は、
前記ゲート絶縁膜上にポリシリコン膜、シリサイド膜、及びマスク層を順次に積層する段階と、
積層されたマスク層、シリサイド膜、及びポリシリコン膜をパターニングする段階とよりなることを特徴とする請求項10に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。 - 前記マスク層は、
プラズマを用いた化学気相蒸着法を使用することによって形成されたシリコン窒化膜、または加熱することによって形成された熱シリコン窒化膜であることを特徴とする請求項12に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。 - 前記ビットラインを形成する段階は、
前記第3開口部を埋め立てながら前記第1層間絶縁膜上に導電性物質よりなる導電層を形成する段階と、
前記導電層上にマスク層を形成する段階と、
前記マスク層及び導電層を順次にパターニングする段階とよりなされることを特徴とする請求項10に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。 - 前記ビットラインは、タングステン、チタン、またはタングステンとチタン窒化物との積層物で形成することを特徴とする請求項10に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
- 前記マスク層は、
プラズマを用いた化学気相蒸着方法を使用することによって形成されたシリコン窒化膜、または加熱することによって形成された熱シリコン窒化膜であることを特徴とする請求項14に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。 - 前記積層されたマスク層、シリサイド膜、及びポリシリコン膜をパターニングする段階後に、前記マスク層、シリサイド膜、及びポリシリコン膜の側壁に絶縁性スペーサを形成する段階をさらに含むことを特徴とする請求項12に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
- 前記ビットラインの側壁のスペーサは、低圧化学気相蒸着法を使用してシリコン窒化膜によって形成することを特徴とする請求項10に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
- 前記第1層間絶縁膜及び第2層間絶縁膜はシリコン酸化膜で形成し、前記ビットライン側壁の絶縁性スペーサはシリコン窒化膜で形成することを特徴とする請求項10に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
- 前記第4開口部は、C4F8/O2/Ar混合ガスをエッチングガスとして使用してエッチングすることを特徴とする請求項19に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
- 半導体基板上に一定間隔及び一定方向に対をなしながら配列する複数のゲート電極と、
前記対をなす前記ゲート電極間の活性領域を独立して露出させる第1開口部と、
前記ゲート電極対と対との間の活性領域を独立して露出させる第2開口部と、
前記第1開口部及び第2開口部にそれぞれ埋め立てられた導電性第1パッド層及び第2パッド層と、
前記第1パッド層及び第2パッド層が形成された前記第1絶縁膜上に形成され、前記第1パッド層の表面を露出させる第3開口部を含む第1層間絶縁膜と、
前記第1層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第3開口部に埋め立てられる部分と一体化して前記第1パッド層と電気的に接続する部分を有する複数個のビットラインと、
前記ビットラインの側壁に形成された絶縁性スペーサと、
前記ビットラインと絶縁性スペーサが形成された前記第1層間絶縁膜上に形成された第2層間絶縁膜と、
前記ビットラインと前記絶縁性スペーサに自己整合され、前記第2層間絶縁膜及び第1層間絶縁膜を貫通して前記第2パッド層を電気的に接続するストレージ電極を含むことを特徴とする自己整合コンタクトを有する半導体メモリ装置。 - 前記第2開口部は前記活性領域に隣接する素子分離領域をさらに露出させることを特徴とする請求項21に記載の半導体メモリ装置。
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Related Parent Applications (1)
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---|---|---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008047568A1 (fr) | 2006-09-27 | 2008-04-24 | Nec Corporation | Procédé d'affichage, système d'affichage, terminal de communication mobile et contrôleur d'affichage |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100425457B1 (ko) * | 2001-08-13 | 2004-03-30 | 삼성전자주식회사 | 자기 정렬 콘택 패드를 구비하는 반도체 소자 및 그 제조방법 |
US6593192B2 (en) * | 2001-04-27 | 2003-07-15 | Micron Technology, Inc. | Method of forming a dual-gated semiconductor-on-insulator device |
JP4639524B2 (ja) * | 2001-05-24 | 2011-02-23 | ソニー株式会社 | 半導体装置の製造方法 |
JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
US6828219B2 (en) * | 2002-03-22 | 2004-12-07 | Winbond Electronics Corporation | Stacked spacer structure and process |
KR100454849B1 (ko) * | 2002-12-20 | 2004-11-03 | 아남반도체 주식회사 | 반도체 소자의 제조방법 |
KR100526059B1 (ko) * | 2004-02-19 | 2005-11-08 | 삼성전자주식회사 | 반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법 |
US20060160317A1 (en) * | 2005-01-18 | 2006-07-20 | International Business Machines Corporation | Structure and method to enhance stress in a channel of cmos devices using a thin gate |
KR100667653B1 (ko) * | 2005-07-11 | 2007-01-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR100799119B1 (ko) * | 2005-08-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체메모리소자 제조 방법 |
JP4543392B2 (ja) * | 2005-11-01 | 2010-09-15 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
JP4221429B2 (ja) | 2005-11-04 | 2009-02-12 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
US7709367B2 (en) * | 2006-06-30 | 2010-05-04 | Hynix Semiconductor Inc. | Method for fabricating storage node contact in semiconductor device |
JP4437301B2 (ja) | 2007-02-28 | 2010-03-24 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
KR101037476B1 (ko) * | 2008-12-11 | 2011-05-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
KR20230057484A (ko) * | 2011-12-22 | 2023-04-28 | 인텔 코포레이션 | 반도체 구조 |
US9461143B2 (en) * | 2012-09-19 | 2016-10-04 | Intel Corporation | Gate contact structure over active gate and method to fabricate same |
JP6040035B2 (ja) * | 2013-01-18 | 2016-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US9379057B2 (en) | 2014-09-02 | 2016-06-28 | International Business Machines Corporation | Method and structure to reduce the electric field in semiconductor wiring interconnects |
US11088030B2 (en) * | 2015-12-30 | 2021-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
DE102016118207A1 (de) * | 2015-12-30 | 2017-07-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | Halbleitervorrichtung und verfahren zu ihrer herstellung |
CN107180832B (zh) * | 2016-03-09 | 2020-04-03 | 中芯国际集成电路制造(上海)有限公司 | 闪存结构及其形成方法 |
CN108987362B (zh) * | 2017-05-31 | 2020-10-16 | 华邦电子股份有限公司 | 内连线结构、其制造方法与半导体结构 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0982920A (ja) * | 1995-09-19 | 1997-03-28 | Samsung Electron Co Ltd | 高集積dramセルの製造方法 |
JPH0997882A (ja) * | 1995-07-21 | 1997-04-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JPH09252098A (ja) * | 1996-01-12 | 1997-09-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
JPH1098162A (ja) * | 1996-09-20 | 1998-04-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH10135333A (ja) * | 1996-10-30 | 1998-05-22 | Samsung Electron Co Ltd | 半導体装置のコンタクト製造方法 |
JPH10144878A (ja) * | 1996-11-06 | 1998-05-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH11121707A (ja) * | 1997-10-17 | 1999-04-30 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970008253B1 (ko) | 1993-12-09 | 1997-05-22 | 주식회사 에스.케이.씨 | 열가소성 수지 용융압출 쉬트의 제조방법 |
US6278152B1 (en) * | 1997-06-27 | 2001-08-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP3914618B2 (ja) * | 1997-09-24 | 2007-05-16 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
US5879986A (en) | 1998-02-27 | 1999-03-09 | Vangaurd International Semiconductor Corporation | Method for fabrication of a one gigabit capacitor over bit line DRAM cell with an area equal to eight times the used minimum feature |
JP2000058783A (ja) * | 1998-08-06 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6303430B1 (en) * | 1998-11-04 | 2001-10-16 | United Microelectronics Corp. | Method of manufacturing DRAM capacitor |
-
2000
- 2000-09-01 JP JP2000265869A patent/JP2001102550A/ja active Pending
- 2000-09-05 US US09/654,664 patent/US6573551B1/en not_active Expired - Lifetime
-
2001
- 2001-11-13 US US10/001,535 patent/US6682975B2/en not_active Expired - Lifetime
-
2006
- 2006-07-05 JP JP2006185917A patent/JP2006261708A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0997882A (ja) * | 1995-07-21 | 1997-04-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JPH0982920A (ja) * | 1995-09-19 | 1997-03-28 | Samsung Electron Co Ltd | 高集積dramセルの製造方法 |
JPH09252098A (ja) * | 1996-01-12 | 1997-09-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
JPH1098162A (ja) * | 1996-09-20 | 1998-04-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH10135333A (ja) * | 1996-10-30 | 1998-05-22 | Samsung Electron Co Ltd | 半導体装置のコンタクト製造方法 |
JPH10144878A (ja) * | 1996-11-06 | 1998-05-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH11121707A (ja) * | 1997-10-17 | 1999-04-30 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008047568A1 (fr) | 2006-09-27 | 2008-04-24 | Nec Corporation | Procédé d'affichage, système d'affichage, terminal de communication mobile et contrôleur d'affichage |
Also Published As
Publication number | Publication date |
---|---|
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