JPH1098162A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH1098162A
JPH1098162A JP8250749A JP25074996A JPH1098162A JP H1098162 A JPH1098162 A JP H1098162A JP 8250749 A JP8250749 A JP 8250749A JP 25074996 A JP25074996 A JP 25074996A JP H1098162 A JPH1098162 A JP H1098162A
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film
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Takashi Yunogami
隆 湯之上
Shunji Sasabe
俊二 笹部
Kazuyuki Sumukai
一行 須向
Jun Abe
純 阿部
Kosei Kumihashi
孝生 組橋
Fumio Murai
二三夫 村井
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Abstract

(57)【要約】 【課題】 Ｐｔ膜やＰＺＴ膜をドライエッチングして所
定のパターンを形成する際に、蒸気圧の低い反応生成物
がパターンの側壁に付着するのを防止する。 【解決手段】 半導体基板５０上に堆積したＰｔ膜５３
をドライエッチングする際、頭部の外周部が丸みを帯び
たレジストマスク５４を使用する。また、ドライエッチ
ング後に適切な量のオーバーエッチングを行ってパター
ンの側面に残った側壁付着膜５５を完全に除去する。レ
ジストマスク５４は、ベンゾフェノン系ノボラックレジ
ストを露光、現像した後、必要に応じて紫外線を照射し
ながら加熱して硬化させることにより形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強（高）誘電体キ
ャパシタを有する半導体集積回路装置の製造方法に関
し、特に、ドライエッチング時に蒸気圧の低い反応生成
物を発生する導電材料を用いて強（高）誘電体キャパシ
タを製造するプロセスに適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】２５６Ｍbit 〜１Ｇbit 以降の大容量Ｄ
ＲＡＭ(Dynamic Random Access Memory)は、メモリセル
の微細化に伴う蓄積電荷量の減少を補う対策として、情
報蓄積用容量素子（キャパシタ）の容量絶縁膜をＴａ2
Ｏ5 やＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）といった比誘
電率が２０以上の高誘電体材料、さらにはＰＺＴ（Ｐｂ
ＺｒX Ｔｉ1-X Ｏ3)、ＰＬＴ（ＰｂＬａX Ｔｉ
1-X Ｏ3)、ＰＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 といった比誘電率が１００を超える強誘電体
材料で構成することが要求されている。
【０００３】他方、不揮発性メモリの分野においても、
上記した強誘電体材料の分極反転を記憶保持に利用した
強誘電体メモリの開発が進められている。
【０００４】キャパシタの容量絶縁膜を上記のような強
（高）誘電体材料で構成する場合には、容量絶縁膜を挟
む電極用の導電膜もこれらの材料に対して親和性の高
い、例えばＰｔのような高融点金属材料で構成する必要
がある。
【０００５】ところが、ＰｔやＰＺＴを使用してキャパ
シタを形成する場合の問題点として、基板上に堆積した
ＰｔやＰＺＴの薄膜をドライエッチングで加工する際
に、蒸気圧の低い反応生成物がパターンの側面に多量に
付着し、これがキャパシタ同士の短絡を引き起こす原因
になることが知られている。
【０００６】従来、Ｐｔ膜をドライエッチングで加工す
る際にパターンの側面に反応生成物が付着するのを防ぐ
対策としては、エッチングのマスクに用いるフォトレジ
ストの側面にテーパを設ける方法や、フォトレジストに
代えて酸化シリコン膜や金属膜などのハードマスクを用
いる方法が公知である。
【０００７】１９９６年、第４３回応用物理学関係連合
講演会・講演予稿集、No.2の２７ｐ−Ｎ−９は、基板上
に堆積したＰｔ／ＰＺＴ／Ｐｔの三層膜をドライエッチ
ングする際、側面に約７５度のテーパを設けたレジスト
マスクを用いることにより、側壁付着膜のないクリーン
なキャパシタが形成できると報告している。これは、レ
ジストマスクの側面にテーパを設けると、パターンの側
面にもエッチングイオンが照射されるため、テーパ角を
ある一定の値（約７５度）よりも大きくすることによ
り、側壁付着膜が堆積する速度よりもエッチングで除去
される速度が上回るようになるためであると考えられ
る。
【０００８】１９９５年、第５６回応用物理学会学術講
演会・講演予稿集、No.2の２６ａ−ＺＴ−４は、Ｐｔ膜
をドライエッチングする際、所定のパターンにエッチン
グした酸化シリコン膜をマスクに用い、かつＡｒに酸素
を添加したエッチングガスを用いることにより、Ｐｔ膜
がテーパ状に加工され、側壁付着膜のないエッチングが
可能になると報告している。
【０００９】特開平５−８９６６２号公報は、所定のパ
ターンにエッチングしたＴｉ膜をマスクに用いてＰｔ膜
をエッチングすることにより、側壁付着膜のない良好な
Ｐｔパターンを形成する方法を開示している。
【００１０】ブライアン・チャップマン(Brian Chapma
n) の"Glow Discharge Processes SPUTTERING AND PLAS
MA ETCHING" p244 〜p253は、テーパを設けたレジスト
マスクを使ったＲＩＥエッチング技術を開示している。
【００１１】
【発明が解決しようとする課題】しかし本発明者が検討
したところによると、側面にテーパを設けたレジストマ
スクを用いてＰｔ膜をパターニングする従来方法は、レ
ジストマスクの側面にテーパを形成する工程が煩雑であ
るのみならず、微細なＰｔパターンを高い寸法精度で形
成することが困難であるという問題がある。
【００１２】他方、酸化シリコン膜や金属膜などのハー
ドマスクを用いる方法は、Ｐｔ膜上に堆積したこれらの
膜をドライエッチングしてハードマスクパターンを形成
するため、レジストマスクを使用する場合に比べて工程
が増加するという問題がある。また、エッチング中はハ
ードマスクを３００℃近くまで加熱する必要があるた
め、強（高）誘電体膜上のＰｔ膜をエッチングする場合
は下地の強（高）誘電体膜が劣化するという問題や、エ
ッチング終了後にハードマスクをアッシングで除去する
ことが困難であるという問題もある。
【００１３】本発明の目的は、基板上に堆積したＰｔな
どの薄膜をレジストマスクを用いたドライエッチングで
パターニングする際、蒸気圧の低い反応生成物をパター
ンの側面に残留させず、しかも高い寸法精度で微細なパ
ターンを形成することのできる技術を提供することにあ
る。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】（１）本発明の半導体集積回路装置の製造
方法は、ウエハの第一の主面上に直接または間接に形成
された側壁付着を起こしやすい膜を含む単一または複数
の膜からなる薄膜を、少なくとも下側半分の側面がほぼ
垂直で、頭部の外周部に順テーパまたは丸みを有する所
定のパターンのフォトレジストをマスクにして、薄膜パ
ターンの側面にその下端に達する順テーパが形成される
ように、ドライエッチングによりパターニングする工程
を含んでいる。
【００１７】（２）本発明の半導体集積回路装置の製造
方法は、前記薄膜パターンを形成した後、さらにオーバ
ーエッチングを行って前記薄膜パターンの側面に残留し
た側壁付着膜を除去する工程を含んでいる。
【００１８】（３）前記薄膜は、白金薄膜を含んでい
る。
【００１９】（４）前記薄膜は、高誘電体薄膜または強
誘電体薄膜を含んでいる。
【００２０】（５）本発明の半導体集積回路装置の製造
方法は、（ａ）ウエハの第一の主面上に、側壁付着を起
こしやすい膜を含む単一または複数の膜からなる薄膜を
直接または間接に形成する工程、（ｂ）前記薄膜上に、
少なくとも下側半分の側面がほぼ垂直で、頭部外周部に
順テーパまたは丸みを有する所定のパターンのフォトレ
ジストを直接または間接に形成する工程、（ｃ）前記所
定のパターンのフォトレジストをマスクにして、前記薄
膜を、薄膜パターンの側面にその下端に達する順テーパ
が形成されるように、ドライエッチングによりパターニ
ングする工程、を含んでいる。
【００２１】（６）本発明の半導体集積回路装置の製造
方法は、前記薄膜パターンを形成した後、さらにオーバ
ーエッチングを行って前記薄膜パターンの側面に残留し
た側壁付着膜を除去する工程を含んでいる。
【００２２】（７）前記薄膜は、白金薄膜を含んでい
る。
【００２３】（８）前記薄膜は、高誘電体薄膜または強
誘電体薄膜を含んでいる。
【００２４】（９）本発明の半導体集積回路装置の製造
方法は、（ａ）ウエハの第一の主面上に、側壁付着を起
こしやすい膜を含む単一または複数の膜からなる薄膜を
直接または間接に形成する工程、（ｂ）前記薄膜上にポ
ジ型ベンゾフェノン系ノボラックレジストを直接または
間接にスピン塗布する工程、（ｃ）前記ポジ型ベンゾフ
ェノン系ノボラックレジストを露光および現像して所定
のレジストパターンを形成する工程、（ｄ）少なくとも
前記レジストパターンを加熱すると共に、その表面に紫
外線を照射することにより、前記レジストパターンを硬
化させる工程、（ｅ）前記硬化したレジストパターンを
マスクにして、前記薄膜を、薄膜パターンの側面にその
下端に達する順テーパが形成されるように、ドライエッ
チングによりパターニングする工程、（ｆ）前記薄膜パ
ターンを形成した後、さらにオーバーエッチングを行っ
て前記薄膜パターンの側面に残留した側壁付着膜を除去
する工程、を含み、前記（ｄ）工程完了時には前記レジ
ストパターンの頭部外周部が丸みを帯びるように、前記
ポジ型ベンゾフェノン系ノボラックレジストの現像時に
未露光部分の表面不溶化を弱めるようにする。
【００２５】（１０）前記薄膜は、白金薄膜を含んでい
る。
【００２６】（１１）前記薄膜は、高誘電体薄膜または
強誘電体薄膜を含んでいる。
【００２７】（１２）本発明の半導体集積回路装置の製
造方法は、ポジ型またはネガ型のフォトレジストと、実
質的に同一波長の露光光とを用いた縮小投影露光による
フォトリソグラフィ処理を繰り返して複数の薄膜をパタ
ーニングするにあたり、前記フォトリソグラフィ処理の
一部の工程においては、前記ポジ型またはネガ型の第一
のフォトレジストを用い、他の一部の工程または実質的
に他の全ての工程においては、前記第一のフォトレジス
トとポジ、ネガの型が同一であって、パターンの形状特
性が異なる第二のフォトレジストを用いるものである。
【００２８】（１３）前記第一のフォトレジストはポジ
型ベンゾフェノン系ノボラックレジストであり、前記第
二のフォトレジストはポジ型非ベンゾフェノン系ノボラ
ックレジストである。
【００２９】（１４）本発明の半導体集積回路装置の製
造方法は、前記第一のフォトレジストからなるレジスト
パターンをマスクにして、側壁付着を起こしやすい膜を
含む単一または複数の膜からなる薄膜をパターニングす
る工程を含んでいる。
【００３０】（１５）本発明の半導体集積回路装置の製
造方法は、前記薄膜をパターニングした後、さらにオー
バーエッチングを行って前記薄膜パターンの側面に残留
した側壁付着膜を除去する工程を含んでいる。
【００３１】（１６）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、単一または
複数の膜からなる第一の薄膜を直接または間接に形成す
る工程、（ｂ）前記第一の薄膜上に、ポジ型非ベンゾフ
ェノン系ノボラックレジストからなる第一のフォトレジ
スト膜を直接または間接に形成する工程、（ｃ）前記第
一のフォトレジスト膜を縮小投影露光処理により露光し
た後、前記露光が完了した前記第一のフォトレジスト膜
を現像処理して、前記第一の薄膜上に第一のレジストパ
ターンを形成する工程、（ｄ）前記第一のレジストパタ
ーンをマスクにしたドライエッチングにより前記第一の
薄膜をパターニングして、前記ウエハの第一の主面上に
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｅ）前記
ゲート電極が形成された前記ウエハの第一の主面上に、
ドライエッチング時に側壁付着を起こしやすい膜を含む
単一または複数の膜からなる第二の薄膜を直接または間
接に形成する工程、（ｆ）前記第二の薄膜上に、ポジ型
ベンゾフェノン系ノボラックレジストからなる第二のフ
ォトレジスト膜を直接または間接にスピン塗布する工
程、（ｇ）前記第二のフォトレジスト膜を縮小投影露光
処理により露光した後、前記露光が完了した前記第二の
フォトレジスト膜を現像処理して、前記第二の薄膜上に
第二のレジストパターンを形成する工程、（ｈ）前記第
二のレジストパターンをマスクにしたドライエッチング
により、前記第二の薄膜を、薄膜パターンの側面にその
下端に達する順テーパが形成されるようにパターニング
する工程、（ｉ）前記薄膜パターンを形成した後、さら
にオーバーエッチングを行って前記薄膜パターンの側面
に残留した側壁付着膜を除去する工程、を含んでいる。
【００３２】（１７）前記第二の薄膜は、ＤＲＡＭのメ
モリセルのキャパシタを構成する薄膜である。
【００３３】（１８）前記第二の薄膜は、強誘電体ＲＡ
Ｍのメモリセルのキャパシタを構成する薄膜である。
【００３４】（１９）前記第二の薄膜は、Ｐｔ、Ｉｒ、
ＩｒＯ2 、Ｒｈ、ＲｈＯ2 、Ｏｓ、ＯｓＯ2 、Ｒｕ、Ｒ
ｕＯ2 、Ｒｅ、ＲｅＯ3 、ＰｄおよびＡｕから選ばれた
群よりなる１種または２種以上の金属薄膜もしくは導電
性金属酸化物薄膜を含んでいる。
【００３５】（２０）前記第二の薄膜は、ＰＺＴ、ＰＬ
Ｔ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3 お
よびＢａＴｉＯ3 から選ばれた群よりなる１種または２
種以上の強誘電体薄膜を含んでいる。
【００３６】（２１）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、単一または
複数の膜からなる第一の薄膜を直接または間接に形成す
る工程、（ｂ）前記第一の薄膜上に、パターン側面の上
端部または上側半分の断面形状が直角的なポジ型の第一
のフォトレジスト膜を直接または間接に形成する工程、
（ｃ）前記第一のフォトレジスト膜を縮小投影露光処理
により露光した後、前記露光が完了した前記第一のフォ
トレジスト膜を現像処理して、前記第一の薄膜上に第一
のレジストパターンを形成する工程、（ｄ）前記第一の
レジストパターンをマスクにしたドライエッチングによ
り前記第一の薄膜をパターニングして、前記ウエハの第
一の主面上にＭＩＳＦＥＴのゲート電極を形成する工
程、（ｅ）前記ゲート電極が形成された前記ウエハの第
一の主面上に、単一または複数の膜からなる第二の薄膜
を直接または間接に形成する工程、（ｆ）前記第二の薄
膜上に、パターン側面の上端部または上側半分の断面形
状が前記第一のフォトレジスト膜のそれよりも直角的で
ないポジ型の第二のフォトレジスト膜を直接または間接
にスピン塗布する工程、（ｇ）前記第二のフォトレジス
ト膜を縮小投影露光処理により露光した後、前記露光が
完了した前記第二のフォトレジスト膜を現像処理して、
前記第二の薄膜上に第二のレジストパターンを形成する
工程、（ｈ）前記第二のレジストパターンをマスクにし
たドライエッチングにより、前記第二の薄膜を、薄膜パ
ターンの側面にその下端に達する順テーパが形成される
ようにパターニングする工程、（ｉ）前記薄膜パターン
を形成した後、さらにオーバーエッチングを行って前記
薄膜パターンの側面に残留した側壁付着膜を除去する工
程、を含んでいる。
【００３７】（２２）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、単一または
複数の膜からなる第一の薄膜を直接または間接に形成す
る工程、（ｂ）前記第一の薄膜上に、パターン側面の上
端部または上側半分の断面形状が直角的な第一のフォト
レジスト膜を直接または間接に形成する工程、（ｃ）前
記第一のフォトレジスト膜を縮小投影露光処理により露
光した後、前記露光が完了した前記第一のフォトレジス
ト膜を現像処理して、前記第一の薄膜上に第一のレジス
トパターンを形成する工程、（ｄ）前記第一のレジスト
パターンをマスクにしたドライエッチングにより前記第
一の薄膜をパターニングして、前記ウエハの第一の主面
上にＭＩＳＦＥＴのゲート電極を形成する工程、（ｅ）
前記ゲート電極が形成された前記ウエハの第一の主面上
に、単一または複数の膜からなる導電膜を含む第二の薄
膜を直接または間接に形成する工程、（ｆ）前記第二の
薄膜上に、パターン側面の上端部または上側半分の断面
形状が前記第一のフォトレジスト膜のそれよりも直角的
でない第二のフォトレジスト膜を直接または間接にスピ
ン塗布する工程、（ｇ）前記第二のフォトレジスト膜を
縮小投影露光処理により露光した後、前記露光が完了し
た前記第二のフォトレジスト膜を現像処理して、前記第
二の薄膜上に第二のレジストパターンを形成する工程、
（ｈ）前記第二のレジストパターンをマスクにしたドラ
イエッチングにより、前記第二の薄膜を、薄膜パターン
の側面にその下端に達する順テーパが形成されるように
パターニングする工程、（ｉ）前記薄膜パターンを形成
した後、さらにオーバーエッチングを行って前記薄膜パ
ターンの側面に残留した側壁付着膜を除去する工程、を
含んでいる。
【００３８】（２３）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、側壁付着を
起こしやすい膜を含む単一または複数の膜からなる薄膜
を直接または間接に形成する工程、（ｂ）前記薄膜上
に、少なくとも下側半分の側面がほぼ垂直で、頭部外周
部に丸みを有するポジ型のレジストパターンを直接また
は間接に形成する工程、（ｃ）前記レジストパターンを
マスクにして、前記薄膜を、薄膜パターンの側面にその
下端に達する順テーパが形成されると共に、前記レジス
トパターンおよび前記薄膜パターンのそれぞれの側面に
付着する側壁付着膜の側面にその下端に達する順テーパ
が形成されるように、ドライエッチングによりパターニ
ングする工程、（ｄ）前記薄膜パターンを形成した後、
さらにオーバーエッチングを行って前記薄膜パターンの
側面に残留した側壁付着膜を除去する工程、を含んでい
る。
【００３９】（２４）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、側壁付着を
起こしやすい膜を含む単一または複数の膜からなる薄膜
を直接または間接に形成する工程、（ｂ）前記薄膜上
に、側面がほぼ垂直なポジ型のレジストパターンを直接
または間接に形成する工程、（ｃ）前記レジストパター
ンをベーク処理することにより、前記レジストパターン
の頭部の外周部に順テーパを形成する工程、（ｄ）前記
レジストパターンをマスクにして、前記薄膜を、薄膜パ
ターンの側面にその下端に達する順テーパが形成される
と共に、前記レジストパターンおよび前記薄膜パターン
のそれぞれの側面に付着する側壁付着膜の側面にその下
端に達する順テーパが形成されるように、ドライエッチ
ングによりパターニングする工程、（ｅ）前記薄膜パタ
ーンを形成した後、さらにオーバーエッチングを行って
前記薄膜パターンの側面に残留した側壁付着膜を除去す
る工程、を含んでいる。
【００４０】（２５）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、側壁付着を
起こしやすい膜を含む単一または複数の膜からなる薄膜
を直接または間接に形成する工程、（ｂ）前記薄膜上に
フォトレジストを直接または間接にスピン塗布する工
程、（ｃ）前記フォトレジストを露光および現像して所
定のレジストパターンを形成する工程、（ｄ）前記レジ
ストパターンをマスクにして、前記薄膜を、薄膜パター
ンの側面にその下端に達する順テーパが形成されるよう
に、ドライエッチングによりパターニングする工程、
（ｅ）前記薄膜パターンを形成した後、さらにオーバー
エッチングを行って前記薄膜パターンの側面に残留した
側壁付着膜を除去する工程、を含み、前記フォトレジス
トの露光時に露光光のフォーカス条件を制御することに
よって、前記レジストパターンの頭部の外周部に順テー
パまたは丸みを形成するものである。
【００４１】（２６）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、単一または
複数の膜からなる第一の薄膜を直接または間接に形成す
る工程、（ｂ）前記第一の薄膜上に、ポジ型の化学増幅
型フォトレジストからなる第一のフォトレジスト膜を直
接または間接に形成する工程、（ｃ）前記第一のフォト
レジスト膜を露光および現像して、前記第一の薄膜上に
第一のレジストパターンを形成する工程、（ｄ）前記第
一のレジストパターンをマスクにしたドライエッチング
により前記第一の薄膜をパターニングして、前記ウエハ
の第一の主面上にＭＩＳＦＥＴのゲート電極を形成する
工程、（ｅ）前記ゲート電極が形成された前記ウエハの
第一の主面上に、ドライエッチング時に側壁付着を起こ
しやすい膜を含む単一または複数の膜からなる第二の薄
膜を直接または間接に形成する工程、（ｆ）前記第二の
薄膜上に、ネガ型の化学増幅型フォトレジストからなる
第二のフォトレジスト膜を直接または間接にスピン塗布
する工程、（ｇ）前記第二のフォトレジスト膜を露光お
よび現像して、前記第二の薄膜上に、頭部の外周部に丸
みを有する第二のレジストパターンを形成する工程、
（ｈ）前記第二のレジストパターンをマスクにしたドラ
イエッチングにより、前記第二の薄膜をパターニングす
る工程、を含んでいる。
【００４２】（２７）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、単一または
複数の膜からなる第一の薄膜を直接または間接に形成す
る工程、（ｂ）前記第一の薄膜上に、ポジ型の化学増幅
型フォトレジストからなる第一のフォトレジスト膜を直
接または間接に形成する工程、（ｃ）前記第一のフォト
レジスト膜を露光および現像して、前記第一の薄膜上に
第一のレジストパターンを形成する工程、（ｄ）前記第
一のレジストパターンをマスクにしたドライエッチング
により前記第一の薄膜をパターニングして、前記ウエハ
の第一の主面上にＭＩＳＦＥＴのゲート電極を形成する
工程、（ｅ）前記ゲート電極が形成された前記ウエハの
第一の主面上に、ドライエッチング時に側壁付着を起こ
しやすい膜を含む単一または複数の膜からなる第二の薄
膜を直接または間接に形成する工程、（ｆ）前記第二の
薄膜上に、ポジ型の化学増幅型フォトレジストからなる
第二のフォトレジスト膜を直接または間接にスピン塗布
する工程、（ｇ）前記第二のフォトレジスト膜を露光お
よび現像して、前記第二の薄膜上に第二のレジストパタ
ーンを形成する工程、（ｈ）前記第二のレジストパター
ンに紫外線を照射してその表面のみを溶解させる工程、
（ｉ）前記表面のみを溶解させた第二のレジストパター
ンの表面に酸性ポリマーをスピン塗布した後、前記第二
のレジストパターンをベーク処理することにより、頭部
の外周部に丸みを有する第二のレジストパターンを形成
する工程、（ｊ）前記第二のレジストパターンをマスク
にしたドライエッチングにより、前記第二の薄膜をパタ
ーニングする工程、を含んでいる。
【００４３】（２８）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの第一の主面上に、単一または
複数の膜からなる第一の薄膜を直接または間接に形成す
る工程、（ｂ）前記第一の薄膜上に、ポジ型のメタクリ
ル酸系フォトレジストからなる第一のフォトレジスト膜
を直接または間接に形成する工程、（ｃ）前記第一のフ
ォトレジスト膜を露光および現像して、前記第一の薄膜
上に第一のレジストパターンを形成する工程、（ｄ）前
記第一のレジストパターンをマスクにしたドライエッチ
ングにより前記第一の薄膜をパターニングして、前記ウ
エハの第一の主面上にＭＩＳＦＥＴのゲート電極を形成
する工程、（ｅ）前記ゲート電極が形成された前記ウエ
ハの第一の主面上に、ドライエッチング時に側壁付着を
起こしやすい膜を含む単一または複数の膜からなる第二
の薄膜を直接または間接に形成する工程、（ｆ）前記第
二の薄膜上に、ネガ型のメタクリル酸系フォトレジスト
からなる第二のフォトレジスト膜を直接または間接にス
ピン塗布する工程、（ｇ）前記第二のフォトレジスト膜
を露光および現像して、前記第二の薄膜上に、頭部の外
周部に丸みを有する第二のレジストパターンを形成する
工程、（ｈ）前記第二のレジストパターンをマスクにし
たドライエッチングにより、前記第二の薄膜をパターニ
ングする工程、を含んでいる。
【００４４】（２９）本発明の半導体集積回路装置の製
造方法は、（ａ）ウエハの主面上に、側壁付着を起こし
やすい膜を含む単一または複数の膜からなる薄膜を直接
または間接に形成する工程、（ｂ）前記薄膜上にポジ型
のフォトレジストを直接または間接にスピン塗布する工
程、（ｃ）前記フォトレジストを露光および現像して所
定のレジストパターンを形成する工程、（ｄ）前記レジ
ストパターンのみがエッチングされ、かつ前記レジスト
パターンの頭部の角部から斜め方向に削れが進行するよ
うな条件で短時間ドライエッチングを行うことにより、
前記レジストパターンの頭部の外周部に順テーパを形成
する工程、（ｅ）前記レジストパターンをマスクにした
ドライエッチングにより、前記薄膜をパターニングする
工程、（ｆ）前記薄膜をパターニングした後、さらにオ
ーバーエッチングを行って前記薄膜パターンの側面に残
留した側壁付着膜を除去する工程、を含んでいる。
【００４５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００４６】（実施の形態１）本実施の形態であるＰｔ
膜のドライエッチング方法を図１〜図１１を用いて説明
する。
【００４７】まず、図１に示すように、単結晶シリコン
の半導体基板５０上に酸化シリコン膜５１を形成した
後、その上部にバリアメタルとして膜厚２０nmのＴｉ膜
５２をスパッタリング法で堆積し、さらにその上部に膜
厚１００nmのＰｔ膜５３をスパッタリング法で堆積す
る。
【００４８】次に、図２に示すように、Ｐｔ膜５３上に
スピン塗布したポジ型のフォトレジストを露光および現
像し、少なくとも下側半分の側面形状がほぼ垂直で、頭
部の外周部が丸くなったレジストマスク５４を形成す
る。このような形状のレジストマスク５４を形成するに
は、ベンゾフェノン系ノボラックレジストのように、未
露光部表面の不溶化が弱い、すなわち現像液に対する未
露光部の溶解性が比較的高いポジ型レジスト（東京応化
工業株式会社製のポジ型レジスト「ＴＳＭＲ９２００−
Ｂ２」など）を使用して露光および現像を行う。
【００４９】次に、図３に示すように、レジストマスク
５４に紫外線を照射しながら約２００℃の加熱処理を施
す。この処理を行うと、レジストを構成する高分子の架
橋反応が促進されて重合度が増す結果、レジストマスク
５４が硬化する。
【００５０】次に、マグネトロンＲＩＥエッチャーを使
用してＰｔ膜５３とその下層のＴｉ膜５２をドライエッ
チングする。このときのエッチング条件は、高真空、高
パワー、高塩素流量とするのが有効であり、一例として
チャンバ内の真空度＝５mTorr 、ＲＦバイアス＝１２０
０Ｗ（１3.５６ＭHz）、塩素ガス流量＝４０sccm、Ａｒ
ガス流量＝１０sccmとする。チャンバ内の真空度を高く
することは、反応生成物を速やかに蒸発させるのに有効
である。
【００５１】Ｐｔ膜５３のエッチングが始まると、図４
に示すように、Ｐｔ膜５３の表面で発生した反応生成物
の一部がレジストマスク５４とその下部のＰｔ膜５３の
それぞれの側面に付着して側壁付着膜５５を形成する。
このとき、レジストマスク５４の頭部が丸くなっている
と、側壁付着膜５５の断面形状は、下部の膜厚が厚く、
上部の膜厚が薄い順テーパ状となる。
【００５２】また、図５に示すように、上記した側壁付
着膜５５の形成と並行して、ＲＩＥプラズマ中で発生し
た高エネルギーのエッチャントである塩素イオンによっ
て側壁付着膜５５がレジストごと削り取られていく。こ
のとき、側壁付着膜５５の断面形状が順テーパ状になっ
ていることにより、その削れがスムーズに進行する。ま
た、レジストマスク５４に硬化処理を施したことによ
り、エッチャントによる削れ量が低減されるため、側壁
付着膜５５を削り取る前にレジストマスク５４が消失す
る不具合を防止することができる。
【００５３】ＲＩＥプラズマ中で発生するもう一種のエ
ッチャントであるＡｒイオンは、塩素イオンに比べると
レジストを削り取る能力は低いが、エッチングレートを
大きくするのに寄与している。塩素とＡｒの流量比には
最適値があり、例えば塩素の流量が少なくＡｒの流量が
多い場合、Ｐｔ膜５３のエッチングレートは大きくなる
が、側壁付着膜５５をレジストごと削り取る能力が低下
するため、結果的に側壁付着膜５５が残ってしまう。逆
に、塩素の流量が多くてもＡｒの流量が少なすぎる場合
は、Ｐｔ膜５３のエッチングレートが小さくなるのでス
ループットが低下する。
【００５４】以後、上記した図４に示す過程と図５に示
す過程とが繰り返されながらＰｔ膜５３とその下層のＴ
ｉ膜５２とがエッチングされる。図６は、Ｔｉ膜５２の
エッチングが終了し、下地の酸化シリコン膜５１の表面
が露出した直後の状態を示している。このとき、レジス
トマスク５４とＰｔ膜５３の側面には側壁付着膜５５が
残留している。その後、適切な量のオーバーエッチング
を行って側壁付着膜５５を完全に除去することにより、
図７に示すようなＰｔパターン５６が得られる。このと
きの最適なオーバーエッチング量は約１５％である。
【００５５】次に、非ベンゾフェノン系ノボラックレジ
ストを用いた実験に基づいて、上記したエッチングのメ
カニズムをさらに詳しく説明する。
【００５６】前述した未露光部表面の不溶化が弱いベン
ゾフェノン系ノボラックレジストとは異なり、未露光部
表面の不溶化が強い非ベンゾフェノン系ノボラックレジ
スト（東京応化工業株式会社の「ＴＳＭＲ ＣＲ−Ｎ
２」など）を露光、現像すると、図８（ａ）に示すよう
な、頭部の外周が直角に近く、頭頂部が平らな形状のレ
ジストマスクが得られる。次に、このレジストマスクに
追加ベーク（２度ベーク）を施すと、ベーク温度に応じ
てその形状が変化する（同図（ｂ）、（ｃ）、
（ｄ））。
【００５７】例えば１５０℃の追加ベークを行った場
合、レジストマスクの側面全体に約８０度の順テーパが
形成される。また、１７０℃の追加ベークでは根元の部
分はほぼ垂直（９０度）となるが、頭部の外周部に約７
５度の順テーパが形成される。さらに、１９０℃の追加
ベークでは半球型となる。この半球型のレジストは、根
元の部分がほぼ垂直（９０度）で、頭部が４５度になっ
ているといえる。
【００５８】そこで、これら４種のレジストを使ってＰ
ｔ膜をエッチングし、さらに１５％のオーバーエッチン
グを施したところ、追加ベークなしのものと１５０℃で
追加ベークしたものは、いずれもＰｔパターンの側面に
側壁付着膜が残留した。これに対し、１７０℃で追加ベ
ークしたものと１９０℃で追加ベークしたものは、いず
れも側壁付着膜のないＰｔパターンが得られた。
【００５９】上記の実験結果から、側壁付着膜のないＰ
ｔパターンを得るためには、必ずしも従来のような側面
全体に順テーパを設けたレジストを用いる必要はなく、
頭部のみに順テーパを設けたレジストを用いてもよいこ
とが分かる。つまり、レジストの根元の部分の角度は、
側壁付着膜の有無には影響しないといえる。前述した未
露光部表面の不溶化が弱いベンゾフェノン系ノボラック
レジストを使用した場合は、頭部の外周部に順テーパを
設けたレジストと同等の効果が得られる形状（根元の部
分がほぼ垂直で頭部が丸みを帯びた形状）が追加ベーク
なしで実現できるので、非ベンゾフェノン系ノボラック
レジストを使用する場合に比べて工程を短縮することが
できる。
【００６０】次に、頭部を丸くしたレジストマスクに硬
化処理を施すと、Ｐｔ膜のエッチングがさらに良好に行
われる理由を以下のようなレジストマスクの硬化実験に
より説明する。
【００６１】紫外線の照射と加熱は、フュージョン・セ
ミコンダクタ・システムズ(FUSIONSEMICONDUCTOR SYSTE
MS)社のＭ１５０ＰＴ(version 2.0) を使用し、図９
（ａ）に示すようなシーケンスで硬化を行った。
【００６２】ステップ１：Ｐｔ膜上にレジストマスクを
形成したウエハ（直径＝６インチ）を１１５℃で１５秒
加熱する。
【００６３】ステップ２：１１５℃よりも高い温度（Ｔ
℃）に向けて加熱を開始しながらＵＶランプをＬｏｗモ
ードに設定し、紫外線を６００mW/cm2で３０秒間照射す
る。
【００６４】ステップ３：加熱を続けながらＵＶランプ
をＨｉｇｈモードに設定し、紫外線を８５０mW/cm2で３
０秒間照射する。
【００６５】ステップ４：温度がＴ℃に達したところで
ＵＶランプをＯｆｆにし、Ｔ℃の加熱をｔ秒間続ける。
【００６６】レジストマスクは、頭部を丸くしたベンゾ
フェノン系ノボラックレジスト（「ＴＳＭＲ９２００−
Ｂ２」）と、頭部の周辺が直角に近い非ベンゾフェノン
系ノボラックレジスト（「ＴＳＭＲ ＣＲ−Ｎ２」）の
２種を使用し、それぞれのレジストマスクに上記シーケ
ンスでＴ＝１４０℃〜２２０℃、ｔ＝１５秒〜６０秒の
処理を施した後、マグネトロンＲＩＥエッチャーを使用
してＰｔ膜をエッチングし、さらに１５％のオーバーエ
ッチングを施した。その際、頭部を丸くしたレジストの
実力を判定するために、Ｐｔパターンの側面に反応生成
物が付着し易い条件（チャンバ内の真空度＝５mTorr 、
ＲＦバイアス＝８００Ｗ、塩素ガス流量＝１５sccm、Ａ
ｒガス流量＝１５sccm）でエッチングを行った。ウエハ
の表面を図９（ｂ）に示すような１０個の領域に分け、
断面ＳＥＭ（走査電子顕微鏡）を使ってそれぞれの領域
での側壁付着膜の有無を観察した。結果を図１０に示
す。図中の○印は側壁付着膜の無いところ、△印は少量
の側壁付着膜が有ったところ、×印は多量の側壁付着膜
が有ったところを表している。
【００６７】上記の実験結果から、頭部を丸くしたレジ
スト（「ＴＳＭＲ９２００−Ｂ２」）を使用した場合、
加熱温度（Ｔ）が高い程、また加熱時間（ｔ）が長い
程、側壁付着膜の無い領域が増えていることが分かっ
た。すなわち、側壁付着膜を無くすためには加熱温度
（Ｔ）が高い程、また加熱時間（ｔ）が長い程有利であ
る。ただし、加熱温度（Ｔ）が２２０℃を超えるとレジ
ストが焼けて変成してしまうため、それ以上高温にする
ことはできない。また別の実験から、加熱温度（Ｔ）が
２００℃〜２２０℃の範囲内であっても、加熱時間
（ｔ）が１５秒を超えるとやはりレジストが焼けて変成
してしまうことが分かった。従って、側壁付着膜を無く
すためには、加熱温度（Ｔ）＝２００℃〜２２０℃、加
熱時間（ｔ）＝１５秒が最適である。
【００６８】なお、図から明らかなように、頭部の周辺
が直角に近い非ベンゾフェノン系ノボラックレジストレ
ジスト（「ＴＳＭＲ ＣＲ−Ｎ２」）を使用した場合
は、加熱温度（Ｔ）を高くしても加熱時間（ｔ）を長く
しても、側壁付着膜を無くすことはできなかった。但し
別の実験から、この非ベンゾフェノン系ノボラックレジ
ストを露光、現像した後、追加ベークを行って頭部のみ
にテーパを形成した場合は、頭部を丸くしたレジストと
ほぼ同等の結果が得られた。
【００６９】次に、頭部を丸くしたレジストマスクを使
った場合と、側面全体に約７５度のテーパを形成したレ
ジストマスクを使った場合のＰｔパターンの相違を図１
１を用いて説明する。
【００７０】まず、頭部を丸くしたレジストマスク（Ａ
１）を使った場合は、前述したように、Ｐｔ膜のエッチ
ングが始まるとレジストマスク（およびその下部のＰｔ
膜）の側面に順テーパ状の側壁付着膜が形成される（Ａ
２）。そのため、エッチングが進行してもレジストマス
クの現像寸法と根元付近の形状が変化することはない
（Ａ３）。エッチングの進行中、側壁付着膜の上部近傍
では塩素イオンによって側壁付着膜がレジストごと削り
取られていく。また、側壁付着膜のテーパ状となった箇
所の表面も塩素イオンなどのエッチャントによって削り
取られていく。Ｐｔ膜の下層のＴｉ膜がエッチングされ
た時（ジャストエッチング時）には側壁付着膜が残留し
ているが、その後に適切な量のオーバーエッチングを行
うことにより、側壁付着膜のないＰｔパターンが得られ
る（Ａ４）。このとき、側壁付着膜の断面形状が順テー
パ状になっていることにより、その削れがスムーズに進
行する。得られたＰｔパターンの最上部の寸法は、レジ
ストマスクの現像寸法と変わりはないが、側面にテーパ
が形成されるために最下部の寸法はレジストマスクの現
像寸法よりも若干大きくなる。
【００７１】他方、側面全体に７５度のテーパを設けた
レジストマスク（Ｂ１）を使った場合は、レジストマス
クの側面に反応生成物が付着する速度よりもエッチャン
トによって削り取られる速度の方が大きくなるので、側
壁付着膜は形成されない（Ｂ２）。そのため、エッチン
グが進行するにつれてレジストマスクの上部だけでなく
側面も削られていく。またこれに伴って、Ｐｔパターン
の側面にもテーパが形成されていく（Ｂ３）。その結
果、エッチングの終了時には、Ｐｔパターンの最上部の
寸法はレジストマスクの現像寸法よりも小さくなり、最
下部の寸法は現像寸法よりも大きくなる。また、Ｐｔパ
ターンの側面には大きな角度のテーパが形成される（Ｂ
４）。
【００７２】このように、頭部を丸くしたレジストマス
クを使った場合と、側面全体に約７５度のテーパを形成
したレジストマスクを使った場合は、共にＰｔパターン
の側面にテーパが形成されるが、側面全体にテーパを形
成したレジストマスクを使った場合はより大きな角度の
テーパが形成されるので、パターン寸法が微細になった
ときには所望の寸法を得ることが難しくなる。従って、
微細なＰｔパターンを高い寸法精度で形成するために
は、側面全体にテーパを設けたレジストマスクを用いる
よりも、頭部を丸くしたレジストマスク（または、頭部
のみに順テーパを形成したレジストマスク）を用いる方
がよい。
【００７３】次に、半導体メモリの一種であるＤＲＡＭ
の製造方法に適用した本実施の形態の製造方法を図１２
〜図３３を用いて説明する。
【００７４】図１２は、ＤＲＡＭのメモリセルのレイア
ウトを示す平面図である。このＤＲＡＭのメモリセル
は、２交点セルと、情報蓄積用容量素子をビット線の上
部に配置するＣＯＢ(Capacitor Over Bitline)構造とを
採用している。各メモリセルのトランジスタ（メモリセ
ル選択用ＭＩＳＦＥＴ）は、ビット線ＢＬを介して周辺
回路に接続されている。ビット線ＢＬは、接続孔１４を
通じてメモリセル選択用ＭＩＳＦＥＴの半導体領域８
（ソース領域、ドレイン領域）の一方に接続されてい
る。メモリセル選択用ＭＩＳＦＥＴの動作は、ワード線
ＷＬ（ゲート電極６）により制御される。このワード線
ＷＬ（ゲート電極６）は、周辺回路に接続されている。
ビット線ＢＬの上部に配置された情報蓄積用容量素子Ｃ
は、接続孔１３を通じてメモリセル選択用ＭＩＳＦＥＴ
の半導体領域８（ソース領域、ドレイン領域）の他方に
接続されている。情報蓄積用容量素子Ｃは、プレート電
極２６を介して周辺回路に接続されている。
【００７５】この平面レイアウトの第一の特徴は、２本
のワード線ＷＬに対して１本のプレート電極２６を配置
したことである。このようなレイアウトとすることによ
り、プレート電極２６の容量を通常のＤＲＡＭよりも小
さくできるので、プレート電極２６の電位を周辺回路で
制御することが容易になる。プレート電極２６の本数
は、１本のワード線ＷＬに対して１本にしてもよいし、
３本のワード線ＷＬに対して１本にしてもよい。ただ
し、ワード線ＷＬに対するプレート電極２６の本数が多
くなると集積度を上げるのが難しくなり、逆に少なくな
るとプレート電極２６の容量が大きくなって周辺回路に
よる制御が難しくなる。プレート電極２６の本数は、Ｄ
ＲＡＭの用途によってその最適数が変わってくる。
【００７６】この平面レイアウトの第２の特徴は、プレ
ート電極２６をワード線ＷＬ（ゲート電極６）と同一方
向に延在したことである。これにより、プレート電極２
６の電位を周辺回路で制御する際に、その電位をワ−ド
線ＷＬの電位に同期させて制御することが可能となる。
【００７７】このＤＲＡＭのメモリセルを製造するに
は、まず図１３（図１２のＡ−Ａ’線に沿った断面図）
に示すように、ｐ- 型の単結晶シリコンからなる半導体
基板１を用意し、その表面に選択酸化（ＬＯＣＯＳ）法
でフィールド酸化膜２を形成した後、半導体基板１にｐ
型不純物（Ｂ）をイオン注入してｐ型ウエル３を形成す
る。続いて、ｐ型ウエル２にｐ型不純物（Ｂ）をイオン
注入してｐ型チャネルストッパ層４を形成した後、フィ
ールド酸化膜２で囲まれたｐ型ウエル３の活性領域の表
面に熱酸化法でゲート酸化膜５を形成する。
【００７８】次に、図１４に示すように、メモリセル選
択用ＭＩＳＦＥＴのゲート電極６（ワード線ＷＬ）を形
成する。ゲート電極６（ワード線ＷＬ）は、例えば半導
体基板１上にＣＶＤ法で多結晶シリコン膜を堆積し、次
いでスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さ
らにキャップ絶縁膜となる窒化シリコン膜７をプラズマ
ＣＶＤ法で堆積した後、フォトレジストをマスクにした
エッチングでこれらの膜をパターニングして形成する。
ゲート電極６（ワード線ＷＬ）の一部を構成する多結晶
シリコン膜には、その抵抗値を低減するためにｎ型の不
純物（Ｐ）をドープする。ここでゲート電極６（ワード
線ＷＬ）の形成に使用するレジストは、頭部の周辺が直
角に近い非ベンゾフェノン系ノボラックレジストであ
る。
【００７９】次に、図１５に示すように、ｐ型ウエル２
にｎ型不純物（Ｐ）をイオン注入してゲート電極６（ワ
ード線ＷＬ）の両側のｐ型ウエル２にメモリセル選択用
ＭＩＳＦＥＴのｎ型半導体領域８、８（ソース領域、ド
レイン領域）を形成した後、図１６に示すように、ゲー
ト電極６（ワード線ＷＬ）の側面にサイドウォールスペ
ーサ９を形成する。サイドウォールスペーサ９は、ゲー
ト電極６（ワード線ＷＬ）の上部にプラズマＣＶＤ法で
堆積した窒化シリコン膜を異方性エッチングで加工して
形成する。
【００８０】次に、図１７に示すように、メモリセル選
択用ＭＩＳＦＥＴの上部にＣＶＤ法で酸化シリコン膜１
０とＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜
１１とを堆積した後、化学的機械研磨(Chemical Mechan
ical Polishing; ＣＭＰ）法でＢＰＳＧ膜１１を研磨し
てその表面を平坦化する。
【００８１】次に、図１８に示すように、ＢＰＳＧ膜１
１上にＣＶＤ法で多結晶シリコン膜１２を堆積した後、
頭部の周辺が直角に近い非ベンゾフェノン系ノボラック
レジストをマスクにして多結晶シリコン膜１２、ＢＰＳ
Ｇ膜１１、酸化シリコン膜１０およびゲート酸化膜５を
エッチングすることにより、メモリセル選択用ＭＩＳＦ
ＥＴのソース領域、ドレイン領域の一方（ｎ型半導体領
域８）の上部に接続孔１３を形成し、他方（ｎ型半導体
領域８）の上部に接続孔１４を形成する。このとき、メ
モリセル選択用ＭＩＳＦＥＴのゲート電極６（ワード線
ＷＬ）の上部に形成された窒化シリコン膜７と側面に形
成された窒化シリコンのサイドウォールスペーサ９は、
わずかにエッチングされるだけなので、接続孔１３、１
４とゲート電極６（ワード線ＷＬ）との合わせ余裕を設
けなくとも、微細な径の接続孔１３、１４が自己整合
（セルフアライン）で形成できる。
【００８２】次に、図１９に示すように、接続孔１３、
１４の内部に多結晶シリコンのプラグ１５を埋め込む。
このプラグ１５は、前記多結晶シリコン膜１２の上部に
ＣＶＤ法で多結晶シリコン膜を堆積し、この多結晶シリ
コン膜と多結晶シリコン膜１２とをエッチバックで除去
して形成する。プラグ１５を構成する多結晶シリコン膜
にはｎ型の不純物（Ｐ）をドープする。プラグ１５は多
結晶シリコンの他、例えばＴｉＮ、Ｗ、Ｔｉ、Ｔａなど
を埋め込んで形成してもよい。
【００８３】次に、図２０に示すように、ＢＰＳＧ膜１
１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、次
いで頭部の周辺が直角に近い非ベンゾフェノン系ノボラ
ックレジストをマスクにしたエッチングで接続孔１４の
上部の酸化シリコン膜１６を除去した後、図２１に示す
ように、接続孔１４の上部にビット線ＢＬを形成する。
ビット線ＢＬは、酸化シリコン膜１６の上部にスパッタ
リング法でＴｉＮ膜とＷ膜とを堆積し、さらにキャップ
絶縁膜となる窒化シリコン膜１７をプラズマＣＶＤ法で
堆積した後、同じく頭部の周辺が直角に近い非ベンゾフ
ェノン系ノボラックレジストをマスクにしたエッチング
でこれらの膜をパターニングして形成する。
【００８４】次に、図２２に示すように、ビット線ＢＬ
の側面にサイドウォールスペーサ１８を形成する。サイ
ドウォールスペーサ１８は、ビット線ＢＬの上部にプラ
ズマＣＶＤ法で堆積した窒化シリコン膜を異方性エッチ
ングで加工して形成する。
【００８５】次に、図２３に示すように、ビット線ＢＬ
の上部にＣＶＤ法で膜厚３００nm程度のＢＰＳＧ膜１９
を堆積してリフローした後、頭部の周辺が直角に近い非
ベンゾフェノン系ノボラックレジストをマスクにしてＢ
ＰＳＧ膜１９および酸化シリコン膜１６をエッチングす
ることにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソ
ース領域、ドレイン領域の他方（ｎ型半導体領域８）の
上部に形成された前記接続孔１３の上部に接続孔２０を
形成する。このとき、ビット線ＢＬの上部の窒化シリコ
ン膜１７および側面のサイドウォールスペーサ１８がエ
ッチングストッパとなるので、接続孔２０は、前記接続
孔１３、１４と同様、自己整合（セルフアライン）で形
成される。
【００８６】次に、図２４に示すように、接続孔２０の
内部にプラグ２１を埋め込む。プラグ２１は、ＢＰＳＧ
膜１９の上部に例えばスパッタリング法でＴｉＮ膜とＷ
膜とを堆積した後、これらの膜をエッチバックして形成
する。プラグ２１は多結晶シリコン、ＴｉＮ、Ｗ、Ｔ
ｉ、Ｔａなどを埋め込んで形成することもできる。
【００８７】次に、プラグ２１の上部に情報蓄積用容量
素子を形成する。情報蓄積用容量素子を形成するには、
まず図２５に示すように、ＢＰＳＧ膜１９の上部にスパ
ッタリング法などを用いてバリアメタル２２を堆積した
後、バリアメタル２２の上部にスパッタリング法で膜厚
１７５nm程度のＰｔ膜２３ａを堆積する。このバリアメ
タル２２は必ずしも必要ではないが、情報蓄積用容量素
子の下部電極材料（Ｐｔ）の拡散を抑えるのに有効であ
る。バリアメタル２２の材料としてはＴｉＮやＴｉなど
を使用し、膜厚は２０nm程度とする。
【００８８】次に、図２６に示すように、Ｐｔ膜２３ａ
の上部に情報蓄積用容量素子の容量絶縁膜２４を堆積し
た後、容量絶縁膜２４の上部に情報蓄積用容量素子の上
部電極材料であるＰｔ膜２５ａを堆積する。容量絶縁膜
２４は強誘電体材料であるＰＺＴをスパッタリング法で
堆積し、膜厚は２５０nm程度とする。Ｐｔ膜２５ａはス
パッタリング法で堆積し、膜厚は１００nm程度とする。
容量絶縁膜２４の材料によっては、成膜後に必要に応じ
て結晶化熱処理を行う。
【００８９】本実施の形態では、情報蓄積用容量素子の
電極材料としてＰｔを使用し、容量絶縁膜材料としてＰ
ＺＴＢＳＴを使用する場合について説明するが、これに
よって本発明が限定されるものではない。
【００９０】不揮発性ＲＡＭなどへの適用も考慮する
と、電極材料としてはＰｔの他、Ｉｒ、ＩｒＯ2 、Ｒ
ｈ、ＲｈＯ2 、Ｏｓ、ＯｓＯ2 、Ｒｕ、ＲｕＯ2 、Ｒ
ｅ、ＲｅＯ3 、Ｐｄ、Ａｕあるいはこれらの積層膜を用
いることができる。ＲｕＯ2 やＩｒＯ2 などはＭＯＣＶ
Ｄ法を用いて堆積することにより、カバレージの良好な
薄膜を形成することができる。また、その上部に酸素に
対するバリア性の高いＲｕ、Ｉｒなどを積層することに
より、膜の耐酸化性を向上させることができる。さら
に、容量絶縁膜の界面での酸化を抑えることができれ
ば、上部電極材料としてＷ、Ａｌ、ＴｉＮ、Ｔａ、Ｃ
ｕ、Ａｇあるいはこれらの積層膜などを用いることもで
きる。
【００９１】容量絶縁膜材料としてはＰＺＴの他、ＣＶ
Ｄ法で堆積するＴａ2 Ｏ5 、酸化シリコンあるいは窒化
シリコンなどを用いてもよい。また各種強誘電体材料、
例えばＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ
3 Ｏ12、ＢａＭｇＦ4 、ＰＬＺＴ、ＢＳＴ（（Ｂａ，Ｓ
ｒ）ＴｉＯ4)、Ｙ1 系（ＳｒＢｉ2 （Ｎｂ，Ｔａ)2Ｏ9)
などを用いることもできる。これらの強誘電体材料はス
パッタリング法の他、ＭＯＣＶＤ法、ゾル−ゲル法、レ
ーザアブレーション法などを用いて堆積することができ
る。
【００９２】次に、図２７に示すように、上部電極材料
であるＰｔ膜２５ａの上部にベンゾフェノン系ノボラッ
クレジストをスピン塗布して露光、現像を行い、頭部の
外周部が丸みを帯びたレジストマスク２７を形成した
後、このレジストマスク２７に紫外線を照射しながら約
２００℃まで加熱して硬化させる。
【００９３】あるいは、非ベンゾフェノン系ノボラック
レジストを露光、現像して頭部の外周部が直角に近いレ
ジストマスクを形成し、このレジストマスクに追加ベー
ク（２度ベーク）を施して頭部のみにテーパを形成した
後、さらに紫外線を照射しながら加熱して硬化させても
よい。
【００９４】次に、図２８に示すように、マグネトロン
ＲＩＥエッチャーを使用し、レジストマスク２７で覆わ
れていない領域のＰｔ膜２５ａ、容量絶縁膜２４、Ｐｔ
膜２３ａおよびバリアメタル２２を順次ドライエッチン
グすることにより、バリアメタル２２上にＰｔ膜２３ａ
からなる下部電極２３とＰＺＴ膜からなる容量絶縁膜２
４とＰｔ膜２５ａからなる上部電極２５とを積層した情
報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００９５】Ｐｔ膜２５ａ、容量絶縁膜２４およびＰｔ
膜２３ａのエッチングは、異なるレジストマスクを用い
て個別に行ってもよい。この場合は、レジストマスク２
７を使ってＰｔ膜２５ａをドライエッチングすることに
より上部電極２５を形成した後、このレジストマスク２
７をアッシングで除去し、次いでベンゾフェノン系ノボ
ラックレジストをスピン塗布して露光、現像を行い、頭
部の外周部が丸みを帯びた第２のレジストマスクを形成
した後、このレジストマスクを上記の方法で硬化させ
る。
【００９６】次に、第２のレジストマスクを使って容量
絶縁膜２４をドライエッチングした後、このレジストマ
スクをアッシングで除去し、次いでベンゾフェノン系ノ
ボラックレジストをスピン塗布して露光、現像を行い、
頭部の外周部が丸みを帯びた第３のレジストマスクを形
成した後、このレジストマスクを上記の方法で硬化させ
る。次に、第３のレジストマスクを使ってＰｔ膜２３ａ
とバリアメタル２２とをドライエッチングすることによ
り下部電極２３を形成した後、このレジストマスクをア
ッシングで除去する。
【００９７】その後、レジストマスク２７と情報蓄積用
容量素子（キャパシタ）Ｃの側面に残った側壁付着膜５
５を除去するためのオーバーエッチングを行う。
【００９８】図２９は、ＰＺＴからなる容量絶縁膜２４
上のＰｔ膜２５ａ（膜厚１００nm）をエッチングした際
のプラズマ光の強度変化を示すグラフである。横軸の０
〜ｔ1 はＰｔ膜２５ａがエッチングされている時間、ｔ
1 〜ｔ2 は下地の容量絶縁膜２４が露出し始めてから全
面に露出する（Ｐｔ膜２５ａが完全に消失する）までに
要する時間、ｔ2 〜ｔ3 はオーバーエッチングに要する
時間である。
【００９９】ここで、時間ｔ2 をジャストエッチング時
間、ｔ3 〜ｔ2 （＝ｔOE）をオーバーエッチング時間、
時間ｔ3 をトータルエッチング時間と定義すると、適切
なオーバーエッチング時間（ｔOE）は、ｔ2 の１５％に
相当する時間（ｔ2 ×0.１５）である。すなわち、膜厚
１００nmのＰｔ膜２５ａのジャストエッチング時間（ｔ
2 ）が例えば５２秒であれば、オーバーエッチング時間
（ｔOE）を５２×0.１５＝7.８秒とする。この場合、ト
ータルエッチング時間（ｔ3 ）は５２＋7.８＝５9.８秒
となる。
【０１００】図３０は、Ｐｔ膜２３ａ上の容量絶縁膜
（ＰＺＴ膜）２４（膜厚２５０nm）をエッチングした際
のプラズマ光（波長４０６nm）の強度変化を示すグラフ
である。容量絶縁膜２４の適切なオーバーエッチング時
間（ｔOE）は、ｔ2 の１０％に相当する時間（ｔ2 ×0.
１）である。すなわち、膜厚２５０nmの容量絶縁膜２４
のジャストエッチング時間（ｔ2 ）が例えば５４秒であ
れば、オーバーエッチング時間（ｔOE）を５４×0.１＝
5.４秒とする。この場合、トータルエッチング時間（ｔ
3 ）は５４＋5.４＝５9.４秒となる。
【０１０１】図３１は、ＢＰＳＧ膜１９上のＰｔ膜２３
ａ（膜厚１７５nm）をエッチングした際のプラズマ光の
強度変化を示すグラフである。横軸の０〜ｔ1 はＰｔ膜
２３ａがエッチングされている時間、ｔ1 〜ｔ2 は下地
のバリアメタル２２が露出し始めてから全面に露出する
（Ｐｔ膜２３ａが完全に消失する）までに要する時間
（ジャストエッチング時間）、ｔ2 〜ｔ3 はオーバーエ
ッチングに要する時間である。このとき、Ｐｔ膜２３ａ
のジャストエッチング時間（ｔ2 ）が例えば７１秒であ
れば、オーバーエッチング時間（ｔOE）を７１×0.１５
＝１0.６秒とする。この場合、トータルエッチング時間
（ｔ3 ）は７１＋１0.６＝８1.６秒となる。
【０１０２】次に、情報蓄積用容量素子Ｃの上部に残っ
たレジストマスク２７をアッシングで除去した後、図３
２に示すように、情報蓄積用容量素子Ｃを保護するため
にリフロー性の絶縁膜であるＢＰＳＧ膜２８を堆積し、
化学的機械研磨（ＣＭＰ）法でその表面を平坦化して上
部電極２５の表面を露出させる。この場合、完全な平坦
化は必須ではないが、後の工程でこの上部に形成する配
線の信頼性を高めるためには、ＢＰＳＧ膜２８を極力平
坦化しておくことが望ましい。また、情報蓄積用容量素
子Ｃの保護効果を高めるために、情報蓄積用容量素子Ｃ
の構成材料と相性のよいＴｉ、Ｓｒ、Ｂａなどの酸化物
からなる薄膜を堆積した後にＢＰＳＧ膜２８を堆積して
もよい。さらに、ＢＰＳＧ膜２８に代えて有機Ｓｉガス
を用いたＣＶＤ・酸化シリコン膜を用いてもよく、ポリ
イミド樹脂などの有機系絶縁物を用いてもよい。絶縁膜
の平坦化はＣＭＰ法に代えてエッチバック法で行っても
よいし、情報蓄積用容量素子Ｃによる段差が小さい場合
には、特に行わなくともよい。
【０１０３】次に、図３３に示すように、ＢＰＳＧ膜２
８の上部に複数のメモリセルに共通のプレート電極２６
を形成する。プレート電極材料としては、多結晶シリコ
ン膜やＷ膜など、従来のシリコンＬＳＩプロセスで用い
られている各種導電材料を使用することができる。下地
が十分に平坦化されている場合にはスパッタリング法で
成膜可能な導電材料を使用し、下地に段差がある場合に
はＣＶＤ法で成膜可能な導電材料を使用するようにす
る。
【０１０４】以上の工程により、本実施の形態のＤＲＡ
Ｍのメモリセルが略完成する。実際のＤＲＡＭは、プレ
ート電極２６の上部にさらに２層程度の配線を形成して
メモリセルと周辺回路とを接続する必要があること、ま
た半導体基板１を樹脂などでパッケージングする必要が
あることはいうまでもない。
【０１０５】（実施の形態２）図３４は、本実施の形態
のＤＲＡＭのメモリセルのレイアウトを示す平面図であ
る。このＤＲＡＭのメモリセルは、２交点セルと、情報
蓄積用容量素子をビット線の上部に配置するＣＯＢ構造
とを採用している。各メモリセルのトランジスタ（メモ
リセル選択用ＭＩＳＦＥＴ）は、ビット線ＢＬを介して
周辺回路に接続されている。ビット線ＢＬは、接続孔１
４を通じてメモリセル選択用ＭＩＳＦＥＴの半導体領域
８（ソース領域、ドレイン領域）の一方に接続されてい
る。メモリセル選択用ＭＩＳＦＥＴの動作は、ワード線
ＷＬ（ゲート電極６）により制御される。このワード線
ＷＬ（ゲート電極６）は、周辺回路に接続されている。
ビット線ＢＬの上部に配置された情報蓄積用容量素子Ｃ
は、接続孔１３を通じてメモリセル選択用ＭＩＳＦＥＴ
の半導体領域８（ソース領域、ドレイン領域）の他方に
接続されている。情報蓄積用容量素子Ｃは、プレート電
極２６を介して周辺回路に接続されている。
【０１０６】この平面レイアウトの第一の特徴は、１本
のビット線ＢＬに対して１本のプレート電極２６を配置
したことである。このようなレイアウトとすることによ
り、プレート電極２６の容量を通常のＤＲＡＭよりも小
さくできるので、プレート電極２６の電位を周辺回路で
制御することが容易になる。プレート電極２６の本数
は、２本またはそれ以上の本数のビット線ＢＬに対して
１本にしてもよい。ただし、ビット線ＢＬに対するプレ
ート電極２６の本数が少なくなるとプレート電極２６の
容量が大きくなって周辺回路による制御が難しくなる。
プレート電極２６の本数は、ＤＲＡＭの用途によってそ
の最適数が変わってくる。
【０１０７】この平面レイアウトの第２の特徴は、プレ
ート電極２６をビット線ＢＬと同一方向に延在したこと
である。これにより、プレート電極２６の電位を周辺回
路で制御する際に、その電位をビット線ＢＬの電位に同
期させて制御することが可能となる。
【０１０８】本実施の形態のＤＲＡＭのメモリセルも、
前記実施の形態１と同様の方法によって製造することが
できる。
【０１０９】（実施の形態３）図３５は、本実施の形態
のＤＲＡＭのメモリセルのレイアウトを示す平面図であ
る。
【０１１０】この平面レイアウトの特徴は、面積を大き
くした１つのプレート電極２６で情報蓄積用容量素子Ｃ
を制御することである。このようなレイアウトとするこ
とにより、ＤＲＡＭ動作に必要な基準電位を情報蓄積用
容量素子Ｃに印加することが容易になる。また、周辺回
路の駆動能力を十分に大きくすれば、不揮発性ＲＡＭと
しての動作も可能である。このプレート電極２６で制御
する情報蓄積用容量素子Ｃの数は、メモリの用途により
調整すればよい。
【０１１１】図３６は、図３５のＡ−Ａ’線に沿った断
面図である。本実施の形態のＤＲＡＭのメモリセルの構
造および製造方法は、プレート電極２６を除いた他は、
前記実施の形態１のＤＲＡＭのメモリセルと基本的に同
じである。プレート電極２６の加工は前記実施の形態１
と同様の方法で行い、必要な大きさに調整すればよい。
【０１１２】（実施の形態４）本実施の形態のメモリセ
ルの構造について、図３７を用いて説明する。同図は、
１トランジスタ１キャパシタ型メモリの、キャパシタま
でを作成した段階を示す断面図である。キャパシタの容
量絶縁膜２４には強誘電体材料であるＰＺＴを用い、キ
ャパシタの下部電極２３および上部電極２５にはＰｔを
用いている。
【０１１３】このメモリは、半導体基板１上のフィール
ド酸化膜２によってトランジスタを電気的に分離する。
トランジスタは、半導体領域８（ソース領域、ドレイン
領域）と多結晶シリコンのゲート電極６とその下部のゲ
ート酸化膜５とで構成されるＭＩＳＦＥＴである。この
ＭＩＳＦＥＴの上部をＢＰＳＧ膜１１を用いて平坦化し
た後にキャパシタを形成する。キャパシタとＭＩＳＦＥ
Ｔとは、ＢＰＳＧ膜１１の一部に埋め込んだ多結晶シリ
コンのプラグ１５によって電気的に接続される。キャパ
シタは、Ｐｔの下部電極２３上に形成される立体型キャ
パシタであり、ＰＺＴの容量絶縁膜２４をこの下部電極
２３の上部に形成し、容量絶縁膜２４の上部にＰｔの上
部電極２５を形成して立体型キャパシタを構成する。ま
た、下部電極２３からＰｔがプラグ１５中に拡散するの
を抑えるために、下部電極２３とプラグ１５との間にＴ
ｉＮのバリアメタル２２を設けている。
【０１１４】実際にメモリとして動作させるためには、
この図に示すものの他に、配線（通常は上部電極２５の
上部に２層程度の配線が必要である) と、メモリ動作を
制御して外部と信号をやり取りするための周辺回路とが
必要であるが、これらは公知の構造であり本実施の形態
とは直接関係ないので省略する。
【０１１５】本実施の形態のキャパシタも前記実施の形
態１と同様の方法で形成することができる。
【０１１６】（実施の形態５）本実施の形態のメモリセ
ルの製造方法について、図３８を用いて説明する。
【０１１７】本実施の形態では、下部電極２３を形成し
た後にＢＰＳＧ膜２８による平坦化処理を行い、その後
にＰＺＴの容量絶縁膜２４およびＰｔの上部電極２５を
形成する。それ以外は前記実施の形態４の製造方法と同
じである。このような立体型キャパシタも、前記実施の
形態１の製造方法に準じて製造することができる。
【０１１８】（実施の形態６）前述したベンゾフェノン
系ノボラックレジストと非ベンゾフェノン系ノボラック
レジストは、いずれもフォトレジストの露光時に露光光
のフォーカス条件を制御することによって、レジストパ
ターンの頭部の外周部に順テーパまたは丸みを形成する
ことができる。本実施の形態では、「ＴＳＭＲ９２００
−Ｂ２」（ベンゾフェノン系ノボラックレジスト）と
「ＴＳＭＲ ＣＲ−Ｎ２」（非ベンゾフェノン系ノボラ
ックレジスト）を使用し、次の露光条件で露光を行うこ
とにより、レジストパターンの頭部の外周部に丸みを形
成した。
【０１１９】縮小投影露光装置はキャノン製の「ＦＰＡ
１５５０Ｍ３」、コーターおよびデベロッパーは日立製
の「ＰＨＯＴＯ ＭＡＸ１６００」をそれぞれ使用し、
露光時間６０秒、露光後ベーク（Ｐ・Ｅ・Ｂ）１１０℃
／１２０秒の露光条件でフォーカスオフセットを変えな
がら露光を行った後、現像液「ＮＭＤ−3/2. 38 ％」を
使用して現像を行い、図３９に示す結果を得た。ここ
で、フォーカスオフセットとは、ベストフォーカスが得
られるレンズとウエハとの距離を０としたときに、その
点からの距離を変えるという操作に対応するもので、こ
れによってフォーカスが変わるためにレジストの断面形
状を変えることができる。
【０１２０】図示のように、「ＴＳＭＲ９２００−Ｂ
２」は、いずれのフォーカス条件でもレジストパターン
の頭部が丸くなったが、フォーカスオフセットが±０〜
＋1.０μｍのときにレジストパターンの根元の角度が９
０℃に近くなり、最も微細加工に適した形状となった。
また、「ＴＳＭＲ ＣＲ−Ｎ２」の場合は、フォーカス
オフセットが−1.５μｍ以下のときにレジストパターン
の頭部が丸くなった。
【０１２１】上記した方法は、ベンゾフェノン系ノボラ
ックレジストや非ベンゾフェノン系ノボラックレジスト
のみならず、ＫｒＦエキシマレーザ（波長２４５nm）や
Ｘ線（波長〜１nm）によって感光する化学増幅系レジス
ト（例えばポリヒドロキシスチレン；ＰＨＳ）や、Ａｒ
Ｆエキシマレーザによって感光する、脂肪環を主成分と
するレジストなどを用いてレジストパターンの頭部に丸
みや順テーパを形成する場合に適用することができる。
【０１２２】（実施の形態７）ポジ型化学増幅系レジス
トは、次の方法を用いてレジストパターンの頭部に丸み
を形成することができる。
【０１２３】まず図４０に示すように、半導体基板５０
上に酸化シリコン膜５１を形成した後、その上部にバリ
アメタルとしてＴｉ膜５２を堆積し、さらにその上部に
Ｐｔ膜５３を堆積する。
【０１２４】次に、図４１に示すように、Ｐｔ膜５３上
にスピン塗布したポジ型の化学増幅系レジスト（例えば
ＰＨＳ）を露光および現像し、頭部の外周部が直角に近
いレジストマスク５４を形成する。
【０１２５】次に、上記のレジストマスク５４に短波長
光、例えば波長２００nm程度の紫外線(deep UV) を照射
すると、図４２に示すように、レジストマスク５４の表
面のみに紫外線が吸収されてその領域のみが溶解する。
【０１２６】次に、図４３に示すように、レジストマス
ク５４の表面に酸性ポリマーをスピン塗布し、次いでベ
ーク処理を行うことにより、レジストマスク５４の頭部
に丸みが形成される。
【０１２７】他方、ネガ型化学増幅系レジスト、例えば
ノボラック樹脂と酸発生剤とヘキサメチロールメラミン
などの架橋剤とからなる３成分系のネガ型化学増幅系レ
ジストの場合は、アルカリ水溶液による現像液でネガパ
ターンを形成した後、Ｘ線で感光することにより、レジ
ストマスクの頭部に丸みが形成される。
【０１２８】（実施の形態８）上記したノボラックレジ
ストや化学増幅系レジストは、レジストパターン形成後
に、前処理エッチングとしてライトエッチングを行うこ
とによってパターンの頭部のみに順テーパを形成するこ
とができる。
【０１２９】この場合は、まず図４４に示すように、半
導体基板５０上に酸化シリコン膜５１を形成した後、そ
の上部にバリアメタルとしてＴｉ膜５２を堆積し、さら
にその上部にＰｔ膜５３を堆積する。
【０１３０】次に、図４５に示すように、Ｐｔ膜５３上
に、例えば非ベンゾフェノン系ノボラックレジストをス
ピン塗布した後、通常の露光および現像を行って頭部の
外周部が直角に近いレジストマスク５４を形成する。
【０１３１】次に、図４６に示すように、Ｐｔ膜５３の
エッチングに先立ってレジストマスク５４の表面のみを
軽くエッチングする。エッチング装置は例えばＲＩＥエ
ッチャーを用い、エッチング条件は例えばチャンバ内の
真空度＝３０mTorr 、ＲＦパワー＝１００Ｗ、Ｏ2 （ま
たはＣＦ4 ）ガス流量＝１００sccm、エッチング時間＝
２０秒とする。このような低パワーのエッチングではＰ
ｔ膜５３はエッチングされず、レジストマスク５４の表
面のみがエッチングされ、しかもレジストマスク５４の
頭部の角部から斜め方向に削れが進行する。従って、エ
ッチング時間を数十秒程度の短時間とすることにより、
図４７に示すように、レジストマスク５４の頭部のみに
順テーパを形成することができる。このライトエッチン
グを行うエッチング装置はプラズマエッチャーであれば
いかなる方式のものでもよく、例えばバレル型エッチャ
ーでもよい。
【０１３２】（実施の形態９）例えば設計ルールが0.２
μｍ以下の超微細パターンを形成する場合は、エッチン
グ耐性向上のためにアダマンタンなどの脂肪環を含む炭
化水素基を加えたメタクリル酸系レジストや、電子ビー
ム（ＥＢ）直描用のレジスト（ノボラックレジストまた
はＰＨＳなどの化学増幅系レジスト）が使われる。メタ
クリル酸系レジストの場合は、ネガ型のレジストを用い
ることによってレジストマスクの頭部に丸みを形成する
ことができる。また、電子ビーム用レジストの場合は、
電子ビームの露光量をコントロールすることによって、
レジストマスクの頭部に丸みを形成することができる。
【０１３３】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【０１３４】本発明のエッチング方法は、マグネトロン
ＲＩＥ方式のプラズマエッチング装置を用いたエッチン
グに限定されるものではなく、ＥＣＲ、ヘリコン、ＩＣ
Ｐ、ＴＣＰなど各種方式のプラズマエッチング装置を用
いたエッチングに適用することができる。
【０１３５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３６】本発明の製造方法によれば、半導体基板上
に堆積した薄膜をドライエッチングする際に、蒸気圧の
低い反応生成物がパターンの側面に付着するのを確実に
防止することができるので、半導体集積回路装置の製造
歩留まりを向上させることができる。また、微細な薄膜
パターンを高い寸法精度で形成することができるので、
半導体集積回路装置の微細化を推進することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＰｔ膜のドライエ
ッチング方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＰｔ膜のドライエ
ッチング方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＰｔ膜のドライエ
ッチング方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＰｔ膜のドライエ
ッチング方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＰｔ膜のドライエ
ッチング方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＰｔ膜のドライエ
ッチング方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＰｔ膜のドライエ
ッチング方法を示す半導体基板の要部断面図である。
【図８】レジストマスクの形状と、Ｐｔパターンの側面
に付着する反応生成物の量との関係を示す説明図であ
る。
【図９】（ａ）は紫外線照射と加熱のシーケンスを示す
フロー図、（ｂ）は側面付着膜の有無を確認する領域を
表示したウエハの平面図である。
【図１０】レジストマスクの硬化処理と、Ｐｔパターン
の側面に付着する反応生成物の量との関係を示す説明図
である。
【図１１】レジストマスクの形状と、Ｐｔパターン寸法
との関係を示す説明図である。
【図１２】本発明の実施の形態１であるＤＲＡＭのレイ
アウトを示す平面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２９】ＰＺＴ膜上のＰｔ膜をエッチングした際のプ
ラズマ光の強度変化を示すグラフである。
【図３０】Ｐｔ膜上のＰＺＴ膜をエッチングした際のプ
ラズマ光の強度変化を示すグラフである。
【図３１】ＢＰＳＧ膜上のＰｔ膜をエッチングした際の
プラズマ光の強度変化を示すグラフである。
【図３２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態２であるＤＲＡＭのレイ
アウトを示す平面図である。
【図３５】本発明の実施の形態３であるＤＲＡＭのレイ
アウトを示す平面図である。
【図３６】図３５のＡ−Ａ’線に沿った断面図である。
【図３７】本発明の実施の形態４であるメモリセルの製
造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態５であるメモリセルの製
造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態６におけるフォーカス制
御とレジスト断面形状との関係を示す説明図である。
【図４０】本発明の実施の形態７であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態７であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態７であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態７であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態８であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態８であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態８であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態８であるレジストパター
ンの形成方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウエル ４ ｐ型チャネルストッパ層 ５ ゲート酸化膜 ６ ゲート電極 ７ 窒化シリコン膜 ８ 半導体領域（ソース領域、ドレイン領域） ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ ＢＰＳＧ膜 １２ 多結晶シリコン膜 １３ 接続孔 １４ 接続孔 １５ プラグ １６ 酸化シリコン膜 １７ 窒化シリコン膜 １８ サイドウォールスペーサ １９ ＢＰＳＧ膜 ２０ 接続孔 ２１ プラグ ２２ バリアメタル ２３ 下部電極 ２３ａ Ｐｔ膜 ２４ 容量絶縁膜 ２５ 上部電極 ２５ａ Ｐｔ膜 ２６ プレート電極 ２７ レジストマスク ２８ ＢＰＳＧ膜 ５０ 半導体基板 ５１ 酸化シリコン膜 ５２ Ｔｉ膜 ５３ Ｐｔ膜 ５４ レジストマスク ５５ 側壁付着膜 ５６ Ｐｔパターン Ｃ 情報蓄積用容量素子（キャパシタ） ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｃ 21/822 27/10 ４５１ (72)発明者 阿部 純 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 組橋 孝生 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 村井 二三夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 ウエハの第一の主面上に直接または間接
    に形成された側壁付着を起こしやすい膜を含む単一また
    は複数の膜からなる薄膜を、少なくとも下側半分の側面
    がほぼ垂直で、頭部の外周部に順テーパまたは丸みを有
    する所定のパターンのフォトレジストをマスクにして、
    薄膜パターンの側面にその下端に達する順テーパが形成
    されるように、ドライエッチングによりパターニングす
    る工程を含むことを特徴とする半導体集積回路装置の製
    造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記薄膜パターンを形成した後、さら
    にオーバーエッチングを行って前記薄膜パターンの側面
    に残留した側壁付着膜を除去することを特徴とする半導
    体集積回路装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記薄膜は、白金薄膜を含むことを特
    徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体集積回路装置の製
    造方法であって、前記薄膜は、高誘電体薄膜または強誘
    電体薄膜を含むことを特徴とする半導体集積回路装置の
    製造方法。
  5. 【請求項５】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、側壁付着を起こしやす
    い膜を含む単一または複数の膜からなる薄膜を直接また
    は間接に形成する工程、（ｂ）前記薄膜上に、少なくと
    も下側半分の側面がほぼ垂直で、頭部外周部に順テーパ
    または丸みを有する所定のパターンのフォトレジストを
    直接または間接に形成する工程、（ｃ）前記所定のパタ
    ーンのフォトレジストをマスクにして、前記薄膜を、薄
    膜パターンの側面にその下端に達する順テーパが形成さ
    れるように、ドライエッチングによりパターニングする
    工程。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記薄膜パターンを形成した後、さら
    にオーバーエッチングを行って前記薄膜パターンの側面
    に残留した側壁付着膜を除去することを特徴とする半導
    体集積回路装置の製造方法。
  7. 【請求項７】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記薄膜は、白金薄膜を含むことを特
    徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記薄膜は、高誘電体薄膜または強誘
    電体薄膜を含むことを特徴とする半導体集積回路装置の
    製造方法。
  9. 【請求項９】 （ａ）ウエハの第一の主面上に、側壁付
    着を起こしやすい膜を含む単一または複数の膜からなる
    薄膜を直接または間接に形成する工程、（ｂ）前記薄膜
    上にポジ型ベンゾフェノン系ノボラックレジストを直接
    または間接にスピン塗布する工程、（ｃ）前記ポジ型ベ
    ンゾフェノン系ノボラックレジストを露光および現像し
    て所定のレジストパターンを形成する工程、（ｄ）少な
    くとも前記レジストパターンを加熱すると共に、その表
    面に紫外線を照射することにより、前記レジストパター
    ンを硬化させる工程、（ｅ）前記硬化したレジストパタ
    ーンをマスクにして、前記薄膜を、薄膜パターンの側面
    にその下端に達する順テーパが形成されるように、ドラ
    イエッチングによりパターニングする工程、（ｆ）前記
    薄膜パターンを形成した後、さらにオーバーエッチング
    を行って前記薄膜パターンの側面に残留した側壁付着膜
    を除去する工程、を含み、前記（ｄ）工程完了時には前
    記レジストパターンの頭部外周部が丸みを帯びるよう
    に、前記ポジ型ベンゾフェノン系ノボラックレジストの
    現像時に未露光部分の表面不溶化を弱めることを特徴と
    する半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記薄膜は、白金薄膜を含むことを
    特徴とする半導体集積回路装置の製造方法。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    の製造方法であって、前記薄膜は、高誘電体薄膜または
    強誘電体薄膜を含むことを特徴とする半導体集積回路装
    置の製造方法。
  12. 【請求項１２】 ポジ型またはネガ型のフォトレジスト
    と、実質的に同一波長の露光光とを用いた縮小投影露光
    によるフォトリソグラフィ処理を繰り返して複数の薄膜
    をパターニングする半導体集積回路装置の製造方法であ
    って、 前記フォトリソグラフィ処理の一部の工程においては、
    前記ポジ型またはネガ型の第一のフォトレジストを用
    い、他の一部の工程または実質的に他の全ての工程にお
    いては、前記第一のフォトレジストとポジ、ネガの型が
    同一であって、パターンの形状特性が異なる第二のフォ
    トレジストを用いることを特徴とする半導体集積回路装
    置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記第一のフォトレジストはポジ
    型ベンゾフェノン系ノボラックレジストであり、前記第
    二のフォトレジストはポジ型非ベンゾフェノン系ノボラ
    ックレジストであることを特徴とする半導体集積回路装
    置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    の製造方法であって、前記第一のフォトレジストからな
    るレジストパターンをマスクにして、側壁付着を起こし
    やすい膜を含む単一または複数の膜からなる薄膜をパタ
    ーニングすることを特徴とする半導体集積回路装置の製
    造方法。
  15. 【請求項１５】 請求項１３記載の半導体集積回路装置
    の製造方法であって、前記薄膜をパターニングした後、
    さらにオーバーエッチングを行って前記薄膜パターンの
    側面に残留した側壁付着膜を除去することを特徴とする
    半導体集積回路装置の製造方法。
  16. 【請求項１６】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、単一または複数の膜か
    らなる第一の薄膜を直接または間接に形成する工程、
    （ｂ）前記第一の薄膜上に、ポジ型非ベンゾフェノン系
    ノボラックレジストからなる第一のフォトレジスト膜を
    直接または間接に形成する工程、（ｃ）前記第一のフォ
    トレジスト膜を縮小投影露光処理により露光した後、前
    記露光が完了した前記第一のフォトレジスト膜を現像処
    理して、前記第一の薄膜上に第一のレジストパターンを
    形成する工程、（ｄ）前記第一のレジストパターンをマ
    スクにしたドライエッチングにより前記第一の薄膜をパ
    ターニングして、前記ウエハの第一の主面上にＭＩＳＦ
    ＥＴのゲート電極を形成する工程、（ｅ）前記ゲート電
    極が形成された前記ウエハの第一の主面上に、ドライエ
    ッチング時に側壁付着を起こしやすい膜を含む単一また
    は複数の膜からなる第二の薄膜を直接または間接に形成
    する工程、（ｆ）前記第二の薄膜上に、ポジ型ベンゾフ
    ェノン系ノボラックレジストからなる第二のフォトレジ
    スト膜を直接または間接にスピン塗布する工程、（ｇ）
    前記第二のフォトレジスト膜を縮小投影露光処理により
    露光した後、前記露光が完了した前記第二のフォトレジ
    スト膜を現像処理して、前記第二の薄膜上に第二のレジ
    ストパターンを形成する工程、（ｈ）前記第二のレジス
    トパターンをマスクにしたドライエッチングにより、前
    記第二の薄膜を、薄膜パターンの側面にその下端に達す
    る順テーパが形成されるようにパターニングする工程、
    （ｉ）前記薄膜パターンを形成した後、さらにオーバー
    エッチングを行って前記薄膜パターンの側面に残留した
    側壁付着膜を除去する工程。
  17. 【請求項１７】 請求項１６記載の半導体集積回路装置
    の製造方法であって、前記第二の薄膜は、ＤＲＡＭのメ
    モリセルのキャパシタを構成する薄膜であることを特徴
    とする半導体集積回路装置の製造方法。
  18. 【請求項１８】 請求項１６記載の半導体集積回路装置
    の製造方法であって、前記第二の薄膜は、強誘電体ＲＡ
    Ｍのメモリセルのキャパシタを構成する薄膜であること
    を特徴とする半導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    の製造方法であって、前記第二の薄膜は、Ｐｔ、Ｉｒ、
    ＩｒＯ2 、Ｒｈ、ＲｈＯ2 、Ｏｓ、ＯｓＯ2、Ｒｕ、Ｒ
    ｕＯ2 、Ｒｅ、ＲｅＯ3 、ＰｄおよびＡｕから選ばれた
    群よりなる１種または２種以上の金属薄膜もしくは導電
    性金属酸化物薄膜を含むことを特徴とする半導体集積回
    路装置の製造方法。
  20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    の製造方法であって、前記第二の薄膜は、ＰＺＴ、ＰＬ
    Ｔ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 お
    よびＢａＴｉＯ3 から選ばれた群よりなる１種または２
    種以上の強誘電体薄膜を含むことを特徴とする半導体集
    積回路装置の製造方法。
  21. 【請求項２１】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、単一または複数の膜か
    らなる第一の薄膜を直接または間接に形成する工程、
    （ｂ）前記第一の薄膜上に、パターン側面の上端部また
    は上側半分の断面形状が直角的なポジ型の第一のフォト
    レジスト膜を直接または間接に形成する工程、（ｃ）前
    記第一のフォトレジスト膜を縮小投影露光処理により露
    光した後、前記露光が完了した前記第一のフォトレジス
    ト膜を現像処理して、前記第一の薄膜上に第一のレジス
    トパターンを形成する工程、（ｄ）前記第一のレジスト
    パターンをマスクにしたドライエッチングにより前記第
    一の薄膜をパターニングして、前記ウエハの第一の主面
    上にＭＩＳＦＥＴのゲート電極を形成する工程、（ｅ）
    前記ゲート電極が形成された前記ウエハの第一の主面上
    に、単一または複数の膜からなる第二の薄膜を直接また
    は間接に形成する工程、（ｆ）前記第二の薄膜上に、パ
    ターン側面の上端部または上側半分の断面形状が前記第
    一のフォトレジスト膜のそれよりも直角的でないポジ型
    の第二のフォトレジスト膜を直接または間接にスピン塗
    布する工程、（ｇ）前記第二のフォトレジスト膜を縮小
    投影露光処理により露光した後、前記露光が完了した前
    記第二のフォトレジスト膜を現像処理して、前記第二の
    薄膜上に第二のレジストパターンを形成する工程、
    （ｈ）前記第二のレジストパターンをマスクにしたドラ
    イエッチングにより、前記第二の薄膜を、薄膜パターン
    の側面にその下端に達する順テーパが形成されるように
    パターニングする工程、（ｉ）前記薄膜パターンを形成
    した後、さらにオーバーエッチングを行って前記薄膜パ
    ターンの側面に残留した側壁付着膜を除去する工程。
  22. 【請求項２２】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、単一または複数の膜か
    らなる第一の薄膜を直接または間接に形成する工程、
    （ｂ）前記第一の薄膜上に、パターン側面の上端部また
    は上側半分の断面形状が直角的な第一のフォトレジスト
    膜を直接または間接に形成する工程、（ｃ）前記第一の
    フォトレジスト膜を縮小投影露光処理により露光した
    後、前記露光が完了した前記第一のフォトレジスト膜を
    現像処理して、前記第一の薄膜上に第一のレジストパタ
    ーンを形成する工程、（ｄ）前記第一のレジストパター
    ンをマスクにしたドライエッチングにより前記第一の薄
    膜をパターニングして、前記ウエハの第一の主面上にＭ
    ＩＳＦＥＴのゲート電極を形成する工程、（ｅ）前記ゲ
    ート電極が形成された前記ウエハの第一の主面上に、単
    一または複数の膜からなる導電膜を含む第二の薄膜を直
    接または間接に形成する工程、（ｆ）前記第二の薄膜上
    に、パターン側面の上端部または上側半分の断面形状が
    前記第一のフォトレジスト膜のそれよりも直角的でない
    第二のフォトレジスト膜を直接または間接にスピン塗布
    する工程、（ｇ）前記第二のフォトレジスト膜を縮小投
    影露光処理により露光した後、前記露光が完了した前記
    第二のフォトレジスト膜を現像処理して、前記第二の薄
    膜上に第二のレジストパターンを形成する工程、（ｈ）
    前記第二のレジストパターンをマスクにしたドライエッ
    チングにより、前記第二の薄膜を、薄膜パターンの側面
    にその下端に達する順テーパが形成されるようにパター
    ニングする工程、（ｉ）前記薄膜パターンを形成した
    後、さらにオーバーエッチングを行って前記薄膜パター
    ンの側面に残留した側壁付着膜を除去する工程。
  23. 【請求項２３】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、側壁付着を起こしやす
    い膜を含む単一または複数の膜からなる薄膜を直接また
    は間接に形成する工程、（ｂ）前記薄膜上に、少なくと
    も下側半分の側面がほぼ垂直で、頭部外周部に丸みを有
    するポジ型のレジストパターンを直接または間接に形成
    する工程、（ｃ）前記レジストパターンをマスクにし
    て、前記薄膜を、薄膜パターンの側面にその下端に達す
    る順テーパが形成されると共に、前記レジストパターン
    および前記薄膜パターンのそれぞれの側面に付着する側
    壁付着膜の側面にその下端に達する順テーパが形成され
    るように、ドライエッチングによりパターニングする工
    程、（ｄ）前記薄膜パターンを形成した後、さらにオー
    バーエッチングを行って前記薄膜パターンの側面に残留
    した側壁付着膜を除去する工程。
  24. 【請求項２４】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、側壁付着を起こしやす
    い膜を含む単一または複数の膜からなる薄膜を直接また
    は間接に形成する工程、（ｂ）前記薄膜上に、側面がほ
    ぼ垂直なポジ型のレジストパターンを直接または間接に
    形成する工程、（ｃ）前記レジストパターンをベーク処
    理することにより、前記レジストパターンの頭部の外周
    部に順テーパを形成する工程、（ｄ）前記レジストパタ
    ーンをマスクにして、前記薄膜を、薄膜パターンの側面
    にその下端に達する順テーパが形成されると共に、前記
    レジストパターンおよび前記薄膜パターンのそれぞれの
    側面に付着する側壁付着膜の側面にその下端に達する順
    テーパが形成されるように、ドライエッチングによりパ
    ターニングする工程、（ｅ）前記薄膜パターンを形成し
    た後、さらにオーバーエッチングを行って前記薄膜パタ
    ーンの側面に残留した側壁付着膜を除去する工程。
  25. 【請求項２５】 （ａ）ウエハの第一の主面上に、側壁
    付着を起こしやすい膜を含む単一または複数の膜からな
    る薄膜を直接または間接に形成する工程、（ｂ）前記薄
    膜上にフォトレジストを直接または間接にスピン塗布す
    る工程、（ｃ）前記フォトレジストを露光および現像し
    て所定のレジストパターンを形成する工程、（ｄ）前記
    レジストパターンをマスクにして、前記薄膜を、薄膜パ
    ターンの側面にその下端に達する順テーパが形成される
    ように、ドライエッチングによりパターニングする工
    程、（ｅ）前記薄膜パターンを形成した後、さらにオー
    バーエッチングを行って前記薄膜パターンの側面に残留
    した側壁付着膜を除去する工程、を含み、前記フォトレ
    ジストの露光時に露光光のフォーカス条件を制御するこ
    とによって、前記レジストパターンの頭部の外周部に順
    テーパまたは丸みを形成することを特徴とする半導体集
    積回路装置の製造方法。
  26. 【請求項２６】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、単一または複数の膜か
    らなる第一の薄膜を直接または間接に形成する工程、
    （ｂ）前記第一の薄膜上に、ポジ型の化学増幅型フォト
    レジストからなる第一のフォトレジスト膜を直接または
    間接に形成する工程、（ｃ）前記第一のフォトレジスト
    膜を露光および現像して、前記第一の薄膜上に第一のレ
    ジストパターンを形成する工程、（ｄ）前記第一のレジ
    ストパターンをマスクにしたドライエッチングにより前
    記第一の薄膜をパターニングして、前記ウエハの第一の
    主面上にＭＩＳＦＥＴのゲート電極を形成する工程、
    （ｅ）前記ゲート電極が形成された前記ウエハの第一の
    主面上に、ドライエッチング時に側壁付着を起こしやす
    い膜を含む単一または複数の膜からなる第二の薄膜を直
    接または間接に形成する工程、（ｆ）前記第二の薄膜上
    に、ネガ型の化学増幅型フォトレジストからなる第二の
    フォトレジスト膜を直接または間接にスピン塗布する工
    程、（ｇ）前記第二のフォトレジスト膜を露光および現
    像して、前記第二の薄膜上に、頭部の外周部に丸みを有
    する第二のレジストパターンを形成する工程、（ｈ）前
    記第二のレジストパターンをマスクにしたドライエッチ
    ングにより、前記第二の薄膜をパターニングする工程。
  27. 【請求項２７】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、単一または複数の膜か
    らなる第一の薄膜を直接または間接に形成する工程、
    （ｂ）前記第一の薄膜上に、ポジ型の化学増幅型フォト
    レジストからなる第一のフォトレジスト膜を直接または
    間接に形成する工程、（ｃ）前記第一のフォトレジスト
    膜を露光および現像して、前記第一の薄膜上に第一のレ
    ジストパターンを形成する工程、（ｄ）前記第一のレジ
    ストパターンをマスクにしたドライエッチングにより前
    記第一の薄膜をパターニングして、前記ウエハの第一の
    主面上にＭＩＳＦＥＴのゲート電極を形成する工程、
    （ｅ）前記ゲート電極が形成された前記ウエハの第一の
    主面上に、ドライエッチング時に側壁付着を起こしやす
    い膜を含む単一または複数の膜からなる第二の薄膜を直
    接または間接に形成する工程、（ｆ）前記第二の薄膜上
    に、ポジ型の化学増幅型フォトレジストからなる第二の
    フォトレジスト膜を直接または間接にスピン塗布する工
    程、（ｇ）前記第二のフォトレジスト膜を露光および現
    像して、前記第二の薄膜上に第二のレジストパターンを
    形成する工程、（ｈ）前記第二のレジストパターンに紫
    外線を照射してその表面のみを溶解させる工程、（ｉ）
    前記表面のみを溶解させた第二のレジストパターンの表
    面に酸性ポリマーをスピン塗布した後、前記第二のレジ
    ストパターンをベーク処理することにより、頭部の外周
    部に丸みを有する第二のレジストパターンを形成する工
    程、（ｊ）前記第二のレジストパターンをマスクにした
    ドライエッチングにより、前記第二の薄膜をパターニン
    グする工程。
  28. 【請求項２８】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの第一の主面上に、単一または複数の膜か
    らなる第一の薄膜を直接または間接に形成する工程、
    （ｂ）前記第一の薄膜上に、ポジ型のメタクリル酸系フ
    ォトレジストからなる第一のフォトレジスト膜を直接ま
    たは間接に形成する工程、（ｃ）前記第一のフォトレジ
    スト膜を露光および現像して、前記第一の薄膜上に第一
    のレジストパターンを形成する工程、（ｄ）前記第一の
    レジストパターンをマスクにしたドライエッチングによ
    り前記第一の薄膜をパターニングして、前記ウエハの第
    一の主面上にＭＩＳＦＥＴのゲート電極を形成する工
    程、（ｅ）前記ゲート電極が形成された前記ウエハの第
    一の主面上に、ドライエッチング時に側壁付着を起こし
    やすい膜を含む単一または複数の膜からなる第二の薄膜
    を直接または間接に形成する工程、（ｆ）前記第二の薄
    膜上に、ネガ型のメタクリル酸系フォトレジストからな
    る第二のフォトレジスト膜を直接または間接にスピン塗
    布する工程、（ｇ）前記第二のフォトレジスト膜を露光
    および現像して、前記第二の薄膜上に、頭部の外周部に
    丸みを有する第二のレジストパターンを形成する工程、
    （ｈ）前記第二のレジストパターンをマスクにしたドラ
    イエッチングにより、前記第二の薄膜をパターニングす
    る工程。
  29. 【請求項２９】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法。 （ａ）ウエハの主面上に、側壁付着を起こしやすい膜を
    含む単一または複数の膜からなる薄膜を直接または間接
    に形成する工程、（ｂ）前記薄膜上にポジ型のフォトレ
    ジストを直接または間接にスピン塗布する工程、（ｃ）
    前記フォトレジストを露光および現像して所定のレジス
    トパターンを形成する工程、（ｄ）前記レジストパター
    ンのみがエッチングされ、かつ前記レジストパターンの
    頭部の角部から斜め方向に削れが進行するような条件で
    短時間ドライエッチングを行うことにより、前記レジス
    トパターンの頭部の外周部に順テーパを形成する工程、
    （ｅ）前記レジストパターンをマスクにしたドライエッ
    チングにより、前記薄膜をパターニングする工程、
    （ｆ）前記薄膜をパターニングした後、さらにオーバー
    エッチングを行って前記薄膜パターンの側面に残留した
    側壁付着膜を除去する工程。
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