KR20000033199A - 반도체 장치의 패드 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 패드 및 그의 제조 방법에 관한 것으로, 게이트 전극 및 게이트 마스크 패턴이 형성된 반도체 기판 상에 층간 절연막을 형성한 후, 상기 반도체 기판의 소정의 영역이 노출되도록 상기 층간 절연막을 제거하여 패드 형성용 오프닝을 형성한 후, 상기 오프닝을 채우도록 층간 절연막 상에 게이트 마스크 패턴과 식각 선택비를 갖는 도전막이 형성된다. 상기 도전막을 에치 백 공정으로 식각하여 전기적으로 분리된 콘택 패드들을 형성하되, 상기 층간 절연막이 디텍트 될 때까지 상기 도전막의 일부 두께를 식각하고, 소정 시간 동안 상기 도전막을 식각한 다음, 상기 도전막과 상기 게이트 마스크 패턴과의 선택비를 이용한 에치 백 공정으로 식각함으로써 상기 콘택 패드들이 형성된다. 이와 같은 반도체 장치의 패드 및 그의 제조 방법에 의해서, 패드 형성시 에치 백 공정으로 패드 형성용 도전막과 마스크용 절연막과의 선택비를 이용하여 공정을 수행함으로써 패드 분리를 위해 식각된 영역을 뺀 나머지 부분을 모두 패드로 사용할 수 있어 후속 공정시 미스얼라인먼트 마진을 확보할 수 있고, 식각 공정시 발생되는 부산물을 최소화할 수 있으며, 하부 절연막의 손실이 방지되어 도전막간의 단락을 방지할 수 있다.

Description

반도체 장치의 패드 및 그의 제조 방법(PAD OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME)
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 패드 및 그의 제조 방법에 관한 것이다.
반도체 소자의 제조 기술이 발달되어 감에 따라 집적도를 향상시키기 위해 패턴 크기(pattern size)가 감소되고 있다. 특히, 메모리 소자인 디램(DRAM)의 집적도가 기가 비트(Giga bit) 이상으로 이루어지기 위해서는 0.18㎛ 이하의 패턴 형성과 이에 알맞는 공정 개발이 이루어져야 한다. 이에 따라, 포토리소그라피(photolithography) 공정에서 제작되는 콘택홀(contact hole) 크기를 작게 형성하고, 포토 설비에서 얼라인먼트(alignment) 정확도를 증가시키기 위해 자기 정렬 콘택(self-aligned contact:이하 SAC) 공정이 적용되고 있다. 상기 SAC에 관한 내용은, U.S. Patent. No. 4,992,848에 잘 나타나 있다. 상기 SAC의 장점은 포토 공정에서의 작은 콘택홀 형성에 대한 마진 및 얼라인먼트 마진을 확보할 수 있고, 모든 면적을 콘택으로 사용할 수 있어 콘택 저항을 낮출 수 있다. 상기한 바와 같은 장점으로 인하여 상기 SAC 공정은 향후 고집적 디바이스에서 사용될 중요한 콘택 형성 방법 중의 하나이다.
상기 SAC 공정은 이미 널리 상용화되어 있으며, IEDM '95. p.907, IEDM '96 p.597에 잘 나타나 있다. 이들이 제시한 SAC 공정에서의 패턴 모양은 원형 또는 타원형으로 비트 라인 콘택 패드와 스토리지 노드 콘택 패드가 포토리소그라피 공정에서부터 분리되어 형성되어 진다. 여기서, 공정의 진행시 패턴 크기가 작아질수록 즉, 콘택홀의 크기가 작아질수록 식각 공정에서 식각되는 면적은 작아지고, 식각해야할 상대적인 깊이는 깊어진다. 즉, 콘택의 종횡비(contact depth/contact diameter)가 증가함에 따라서 식각 반응 가스와 식각시의 화학 반응 부산물의 확산이 어려워져 식각 속도가 감소하게 되거나 식각 정지 현상(식각되는 콘택홀 내에서의 반응 부산물이 확산되어 나오지 못함에 따라 식각 반응 속도가 현저히 떨어지거나, 식각 반응이 멈추는 현상)이 발생하게 된다. 이를 방지하기 위해 폴리머(polymer) 발생이 덜 되는 조건으로 식각을 진행하거나 식각 시간을 증가시키는 방법을 적용하면 게이트 마스크 및 게이트 스페이서용 절연막이 식각됨에 따라 SAC 패드와 게이트가 전기적으로 단락되어 SAC 고유의 목적을 잃게 된다.
이와 같은 문제를 해결하기 위해 kohyama 등은 포토리소그라피 공정에서 비트 라인 콘택홀과 스토리지 노드 콘택홀을 하나로 묶은 새로운 구조를 제시하였다("A Fully Printable, Self-aligned and planarized Stacked Capacitor DRAM CELL Technology for 1G bit DRAM and Beyond", Y.Kohyama, 1997 Sym. VLSI Tech. Digest of Technical papers, pp.17-18). 상기 구조를 이용한 콘택 패드 형성 공정은 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 장치의 패드 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 활성 영역(11)과 비활성 영역(12)이 정의된 반도체 기판(10) 상에 게이트 산화막(도면에 미도시)을 사이에 두고 게이트 전극 형성용 도전막(13 및 14) 및 게이트 마스크(15 및 16)가 차례로 형성된다. 상기 도전막(13 및 14)은 일반적으로, 폴리실리콘막(13)과 텅스텐 실리사이드막(14)이 적층된 구조를 갖고, 상기 게이트 마스크(15 및 16)는 질화막(15)과 산화막(16)이 적층된 구조를 갖는다. 상기 질화막(15)은 후속 층간 절연막으로 사용되는 산화막에 대해 식각 선택비를 갖는 막질이다. 포토레지스트 패턴(도면에 미도시)을 마스크로 사용하여 상기 게이트 마스크(16 및 15), 도전막(14 및 13), 그리고 게이트 산화막을 차례로 식각함으로써 상부가 절연막 예컨대, 질화막(15)과 산화막(16)으로 덮여진 게이트 전극들이 형성되고, 상기 게이트 전극들 양측의 반도체 기판(10)에 소스/드레인 영역을 형성하기 위한 저농도 불순물 이온이 주입된다.
이어, 상기 반도체 기판(10)에 형성된 구조물들의 표면을 따라 후속 층간 절연막과 선택비를 갖는 게이트 스페이서 형성용 제 1 질화막을 형성한 후, 상기 제 1 질화막을 에치 백 공정으로 식각함으로써 상기 게이트 전극들의 양측벽 및 상기 게이트 마스크(15 및 16)의 양측벽에 게이트 스페이서(18)가 형성되어 양측벽 및 상부가 절연막으로 둘러싸여진 게이트 전극(17)이 형성된다. 그런 후, 상기 게이트 스페이서(18) 양측의 반도체 기판(10)에 고농도 불순물 이온을 주입함으로써 트랜지스터가 형성된다. 다음에, 상기 반도체 기판(10) 상에 형성된 구조물들의 표면을 따라 산화막과 선택비를 갖는 제 2 질화막(20)이 형성된다. 상기 제 2 질화막(20)은 후속 자기 정렬 콘택 형성을 위한 층간 절연막의 식각 공정시 식각 정지층으로 사용된다.
도 1b에 있어서, 상기 반도체 기판(10)의 전면에 산화막으로 층간 절연막(22)이 형성된 후, 상기 산화막(22)이 CMP(chemical mechanical polishing) 공정으로 평탄화된다. 사진 식각 공정으로 형성된 포토레지스트 패턴(도면 미도시)이 마스크로 사용되어 상기 제 2 질화막(20)을 식각 정지층으로 하여 상기 층간 절연막(22)을 식각한 후, 상기 노출된 제 2 질화막(20)을 제거함으로써 반도체 기판(10)의 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드가 형성되는 활성 영역(11)의 반도체 기판(10)이 모두 노출되어 도 1c와 같이, 패드 형성용 오프닝(24)이 형성된다. 이때, 상기 포토레지스트 패턴에 의해 완전히 노출된 게이트 마스크인 산화막(16)은 제거되어 하부의 게이트 마스크인 질화막(15)이 노출되게 된다.
도 1d를 참조하면, 상기 오프닝(24)을 채우도록 상기 층간 절연막(22) 상에 폴리실리콘막이 형성되고, 콘택 패드 형성을 위한 폴리실리콘막 식각 공정이 수행된다. 상기 식각 공정은 CMP(chemical mechanical polishing) 공정과 에치 백(etch back) 공정 중 어느 하나로 수행되며, 상기 식각 공정으로 자기 정렬 콘택 패드가 분리되어 도 1e에 도시되어 있는 바와 같이, 스토리지 노드 콘택 패드(26a) 및 비트 라인 콘택 패드(26b)가 형성된다. 이때, 상기 스토리지 노드 콘택 패드(26a) 및 이에 인접한 비트 라인 콘택 패드(26b)의 확실한 분리를 위해서 대개 오버 에치(over-etch)를 하게된다.
도 1f에 있어서, 상기 반도체 기판(10)의 전면에 제 2 층간 절연막(28)이 형성되고, 후속 비트 라인 및 스토리지 노드 형성 공정이 진행된다.
그러나, 이들 구조에서는 패드 형성용 오프닝(24) 형성 공정시 포토레지스트가 덮고 있는 표면적이 작기 때문에 식각시에 폴리머 생성이 작아 절연막간 예컨대, 산화막과 질화막의 선택비가 감소되어 패드 분리를 위한 식각 공정시 게이트 전극 보호용 절연막의 일부가 제거될 수 있다. 또한, 게이트 라인 사이에 폴리실리콘을 채우고 CMP 공정과 에치 백 공정 중 어느 하나의 공정에 의한 패드간의 분리시 앞에서 기술한 것처럼, 확실한 패드 분리를 위한 오버 에치 공정에 의해 패드 크기가 게이트 라인 사이의 공간으로 제한된다. 결과적으로, 상기 패드 상부의 크기가 상대적으로 감소되어 상기 패드들과 후속 비트 라인 형성을 위한 비트 라인 콘택 및 스토리지 노드 형성을 위한 스토리지 노드 콘택간의 미스얼라인 마진(misalign margin)을 충분히 확보할 수 없게 된다. 그리고, 상기 패드 분리를 위해 평탄화 식각 공정시 표면에 폴리실리콘, 실리콘 질화막, 그리고 산화막의 세 막질이 드러나게 되어 상기 CMP 공정시 부산물이 발생된다. 이는 후속 공정에서 부가적인 세정 공정이 요구되는 등 공정의 원활한 진행을 저해할 뿐만 아니라 제조 비용을 증가시키는 요인이 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 게이트 마스크 및 게이트 스페이서 등의 게이트 보호용 절연막이 손실되는 것을 방지할 수 있고, 콘택 패드의 상부 크기를 증대시켜 미스얼라인먼트 마진을 확보할 수 있는 반도체 장치의 패드 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 공정을 단순화할 수 있고, 평탄화 공정 진행시 발생되는 부산물을 최소화할 수 있는 반도체 장치의 패드 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 장치의 패드 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2는 본 발명의 실시예에 따른 반도체 장치의 패드를 보여주는 평면도; 그리고
도 3a 내지 도 3f는 본 발명의 실시예에 따른 도 2의 A-A' 라인을 따라 절취한 반도체 장치의 패드 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 11, 101 : 활성 영역
12, 102 : 소자 격리 영역 17, 107 : 게이트 전극
24, 114 : 오프닝
26a, 116a : 스토리지 노드 콘택 패드
26b, 116b : 비트 라인 콘택 패드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 패드 제조 방법은, 반도체 기판 상에 게이트 도전막 패턴과 게이트 마스크 패턴이 차례로 적층되고 양측벽에 스페이서를 갖는 게이트 전극들을 형성하는 단계와; 상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 제 1 절연막을 형성하는 단계와; 상기 반도체 기판의 전면에 상기 제 1 절연막과 식각 선택비를 갖는 제 2 절연막을 형성하는 단계와; 콘택 패드 형성용 마스크를 사용하여 상기 제 1 절연막의 표면이 노출될 때까지 상기 제 2 절연막을 식각하는 단계와; 상기 반도체 기판 상의 제 1 절연막을 제거하여 패드 형성용 오프닝을 형성하는 단계와; 상기 오프닝을 채우도록 상기 제 2 절연막 상에 상기 게이트 마스크 패턴과 식각 선택비를 갖는 도전막을 형성하는 단계 및; 상기 도전막을 에치 백 공정으로 식각하여 전기적으로 분리된 콘택 패드들을 형성하되, 상기 제 2 절연막이 디텍트 될 때까지 상기 도전막의 일부 두께를 식각하고, 소정 시간 동안 상기 도전막을 식각한 다음, 상기 도전막과 상기 게이트 마스크 패턴과의 선택비를 이용한 에치 백 공정으로 상기 콘택 패드들을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 패드는, 소정 간격을 두고 바 형태로 배열되어 있는 복수 개의 워드 라인과; 소정의 간격을 두고 상기 워드 라인과 직교하도록 바 형태로 배열되어 있는 복수 개의 비트 라인 및; 상기 워드 라인의 사이에 형성되어 있는 콘택 패드들을 포함하되, 상기 콘택 패드들은 상기 워드 라인과 일부가 오버랩 되도록 형성된다.
(작용)
도 3e를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 패드 및 그의 제조 방법은, 게이트 전극 및 게이트 마스크 패턴이 형성된 반도체 기판 상에 층간 절연막을 형성한 후, 상기 반도체 기판의 소정의 영역이 노출되도록 상기 층간 절연막을 제거하여 패드 형성용 오프닝을 형성한 후, 상기 오프닝을 채우도록 층간 절연막 상에 게이트 마스크 패턴과 식각 선택비를 갖는 도전막이 형성된다. 상기 도전막을 에치 백 공정으로 식각하여 전기적으로 분리된 콘택 패드들을 형성하되, 상기 층간 절연막이 디텍트 될 때까지 상기 도전막의 일부 두께를 식각하고, 소정 시간 동안 상기 도전막을 식각한 다음, 상기 도전막과 상기 게이트 마스크 패턴과의 선택비를 이용한 에치 백 공정으로 식각함으로써 상기 콘택 패드들이 형성된다. 이와 같은 반도체 장치의 패드 및 그의 제조 방법에 의해서, 패드 형성시 에치 백 공정으로 패드 형성용 도전막과 마스크용 절연막과의 선택비를 이용하여 공정을 수행함으로써 패드 분리를 위해 식각된 영역을 뺀 나머지 부분을 모두 패드로 사용할 수 있어 후속 공정시 미스얼라인먼트 마진을 확보할 수 있고, 식각 공정시 발생되는 부산물을 최소화할 수 있으며, 하부 절연막의 손실이 방지되어 도전막간의 단락을 방지할 수 있다.
(실시예)
이하, 도 2 및 도 3a 내지 도 3f를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 패드를 보여주는 평면도이다.
도 2를 참조하면, 반도체 장치는, 소정 간격을 두고 바(bar) 형태로 배열되어 있는 복수개의 워드 라인과 소정의 간격을 두고 상기 워드 라인과 직교하도록 바 형태로 배열되어 있는 복수 개의 비트 라인 그리고 상기 워드 라인의 사이에 형성되어 있는 콘택 패드들을 포함하되, 상기 콘택 패드들은 상기 워드 라인과 일부가 오버랩 되도록 형성되어 있다. 즉, 게이트 전극 상에도 콘택 패드가 형성되어 패드 면적이 증가된다. 상기 콘택 패드의 제조 방법은 다음과 같다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리 장치의 콘택 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 반도체 메모리 장치의 패드 형성 방법은, 먼저 반도체 기판(100)에 활성 영역(101)과 비활성 영역을 정의하기 위한 소자 격리 영역(102)이 형성된다. 상기 소자 격리 영역(102)은 LOCOS(LOCal Oxidation of Silicon) 공정과 STI(shallow trench isolation) 공정 중 어느 하나로 형성된다. 이어, 상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시), 게이트 전극용 도전막, 게이트 마스크, 그리고 포토레지스트막(도면에 미도시)이 차례로 형성된다. 상기 도전막은 폴리실리콘막(103) 및 텅스텐 실리사이드막(104)이 적층된 구조를 갖고, 상기 게이트 마스크는 실리콘 질화막(105), 산화막(106)의 이중 구조와 이들 막의 조합에 의한 혼용 다층 구조 중 어느 하나의 구조를 갖는다. 상기 폴리실리콘막(103)과 텅스텐 실리사이드막(104)은 각각 1000Å의 두께로 형성되고, 상기 실리콘 질화막(105)은 1000Å 내지 2000Å, 그리고 상기 산화막(106)은 300Å 내지 1000Å의 두께 범위 내로 형성된다.
다음에, 잘 알려진 사진 식각 공정에 의해 게이트 전극 형성을 위한 포토레지스트 패턴(도면에 미도시)이 형성되고, 이것을 마스크로 사용하여 상기 산화막(106), 실리콘 질화막(105), 텅스텐 실리사이드막(104), 폴리실리콘막(103), 그리고 게이트 산화막을 차례로 식각함으로써 상부 표면이 절연막들 예컨대, 실리콘 질화막(105) 및 산화막(106)으로 덮여진 게이트 전극들이 형성된다. 이어, 상기 게이트 전극들 양측의 반도체 기판(100)에 소스/드레인 영역 형성을 위한 저농도 불순물 이온이 주입된다. 그런 후, 상기 반도체 기판(100)의 전면에 스페이서 형성용 실리콘 질화막이 약 300Å 내지 1000Å의 두께 범위 내로 형성되며, 바람직하게는 500Å의 두께가 형성된다. 이 막질을 이방성 식각함으로써 상기 게이트 전극들 및 그 상에 형성되어 있는 절연막들의 양측벽에 게이트 스페이서(108)가 형성되고 따라서, 절연막으로 둘러싸인 게이트 전극(107)들이 형성된다. 다음에는 상기 게이트 스페이서(108) 양측의 반도체 기판(100)에 고농도 불순물 이온을 주입함으로써 LDD(lightly doped drain) 구조의 트랜지스터가 형성된다.
이어, 상기 반도체 기판(100) 상에 형성된 구조물들의 표면을 따라 후속 SAC 형성을 위한 식각 공정시 식각 정지층으로 사용하기 위한 절연막으로 실리콘 질화막(110)이 형성된다. 상기 실리콘 질화막(110)은 후속 층간 절연막인 산화막과 선택비를 갖는 막질이며, 50Å 내지 200Å의 두께 범위 내로 형성된다.
도 3b에 있어서, 상기 반도체 기판(100)의 전면에 상기 실리콘 질화막(110)과 선택비를 갖는 층간 절연막(112)이 형성된다. 상기 층간 절연막(112)은 CVD(chemical vapor deposition) 공정으로 형성되는 BPSG(borophosphosilicate glass), USG(undoped silicate glass), HDP(high density plasma) 중 어느 하나의 산화막이며, 3500Å 내지 5500Å의 두께 범위 내로 형성된다. 상기 층간 절연막(112)은 후속 포토 마진의 확보를 위해 CMP 공정으로 평탄화되는데, 상기 게이트 전극(107)들 상에 500Å 내지 1000Å 두께 범위의 층간 절연막(112)이 남도록 평탄화 공정이 수행된다.
다음에, 상기 층간 절연막(112) 상에 자기 정렬 콘택 패드 형성을 위한 포토레지스트 패턴(도면에 미도시)이 형성된다. 상기 포토레지스트 패턴은 스토리지 노드 콘택 및 비트 라인 콘택 형성 영역이 모두 오픈되도록 하기 위해 T 자형 패턴이 사용되며, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘 질화막(110)의 표면이 노출될 때까지 상기 층간 절연막(112)이 식각된다. 이어, 상기 반도체 기판(100) 상에 남아있는 식각 정지층인 실리콘 질화막(110)을 제거함으로써 도 3c와 같이, 자기 정렬 콘택 패드 형성용 오프닝(114)이 형성된다.
상기 층간 절연막(112) 식각 공정시 게이트 전극용 도전막(103 및 104) 상의 게이트 마스크인 질화막(105)과 게이트 스페이서(108), 그리고 식각 정지층인 실리콘 질화막(110)은 상기 층간 절연막(112)에 대해서 식각 선택비를 갖는다. 다시 말하면, 상기 층간 절연막(112)이 식각되는 동안 상기 게이트 마스크의 실리콘 질화막(105), 게이트 스페이서(108), 그리고 식각 정지층인 실리콘 질화막(110)은 식각되지 않거나 식각되는 양이 상대적으로 작다. 또한, 상기 층간 절연막(112)의 식각 공정시 게이트 전극(107)의 상부에 있는 상기 층간 절연막(112)은 포토레지스트 경계면을 따라 수직으로 식각된다. 식각이 계속되어 게이트 전극 상부의 게이트 마스크인 질화막(105)이 노출되게 되면 식각 선택비 차이에 의하여 게이트 마스크 및 게이트 스페이서(108)의 질화막은 모서리 부분에서만 약간의 손실이 발생되고 층간 절연막(112)은 더 깊이 식각된다.
도 3d를 참조하면, 상기 오프닝(114)을 채우도록 상기 층간 절연막(112) 상에 상기 실리콘 질화막(105)과 선택비를 갖는 폴리실리콘막(116)이 3500Å 내지 5000Å의 두께 범위로 형성된다. 앞서 기술한 내용은 종래의 기술과 큰 차이는 없고 본 발명의 이해를 돕기 위한 것으로 기술되었다.
본 발명의 방법적 특징을 이하 설명한다. 앞서 기술한 바와 같이 상기 반도체 기판(100)의 전면에 형성된 폴리실리콘막(116)의 일부 두께가 식각되는데 상기 층간 절연막(112)을 EPD(end point detect) 막으로 하여 수행된다. 이어, 타임 에치를 하여 소정의 시간 동안 나머지 폴리실리콘막(116)과 층간 절연막(112)을 식각한 다음, 선택비를 이용한 식각 공정을 수행함으로써 도 3e에 도시되어 있는 바와 같이, 콘택 패드가 분리된다. 구체적으로, 상기 반도체 기판(100)의 전면에 형성된 폴리실리콘막(116)의 일부 두께가 상기 층간 절연막(112)이 디텍트 될 때까지 에치 백 공정으로 식각된다. 다음에, 상기 게이트 전극(107) 상에 남아있는 폴리실리콘막(116)을 타임 에치로 상기 게이트 전극(107) 상의 게이트 마스크가 노출될 때까지 식각한 후, 상기 게이트 마스크인 질화막(105)과의 선택비를 이용하여 상기 폴리실리콘막(116)을 에치 백 공정으로 식각함으로써 전기적으로 절연된 스토리지 노드 콘택 패드(116a) 및 비트 라인 콘택 패드(116b)가 형성된다. 이때, 상기 타임 에치는 상기 게이트 전극(107) 상에 남아있는 폴리실리콘막(116)의 두께가 예로서, 1000Å 내지 1500Å 범위일 때 약 40초 동안 수행되고, 선택비를 이용한 식각 공정시 상기 폴리실리콘막(116)과 질화막(105)의 식각 선택비는 1:2 내지 1:4이며, 상기 질화막(116)은 약 1/3 만큼의 두께가 식각된다.
상기 에치 백 공정은 플라즈마 식각 공정으로 수행되는데, 일반적으로 실리콘-실리콘의 결합은 실리콘-옥사이드 결합보다 선택비가 작고, 식각률은 실리콘, 실리콘 질화막, 그리고 실리콘 옥사이드 순으로 크다. 이 경우, 불소(flourine)보다 많은 양의 탄소(carbon)가 조합되면 폴리머가 많이 발생되고, 실리콘과 실리콘 질화막의 선택비는 크지만 식각률이 작아진다. 그리고, 불소보다 적은 양의 탄소가 조합되면 폴리머가 적게 발생되지만, 선택비가 작아지며 식각률이 커지게 된다. 따라서, 본 발명은 식각 특성을 최대한 살리기 위해 상기의 탄소와 불소의 적절한 조합으로 식각 공정이 수행된다. 즉, 상기 EPD 방법을 이용한 상기 폴리실리콘막(116)의 식각시에는 CF4가스로 식각 공정을 수행하여 폴리실리콘막(116)만이 식각되도록 하고, 선택비를 이용한 식각 공정시에는 CHF3가스로 공정을 수행하여 폴리실리콘막(116)과 질화막이 선택비를 갖도록 한다. 이어, 상기 콘택 패드들(116a 및 116b)이 형성된 반도체 기판(100) 상에 도 3f와 같이, 제 2 층간 절연막(118)이 형성된 후, 후속 비트 라인 형성 공정 및 스토리지 노드 형성 공정이 수행된다.
결과적으로, 본 발명에서는 에치 백 공정으로 패드 분리를 위해 식각되는 영역을 뺀 나머지 부분을 모두 패드 영역으로 사용할 수 있어 후속 공정시 오정렬 마진을 충분히 확보할 수 있고, 게이트 전극 상부의 실리콘 질화막이 부분적으로 손실되므로 도전막의 노출이 방지되어 후속 콘택 형성 공정시 발생되는 도전막간의 브리지를 방지할 수 있다. 그리고, 패드 분리시 CMP 공정이 아닌 에치 백 공정을 이용함으로써 종래의 CMP 공정시보다 비용과 시간을 줄일 수 있다.
또한, 종래의 경우 CMP 공정으로 패드 분리를 하는 경우 표면에 패드 형성용 폴리실리콘막(26), 게이크 마스크인 실리콘 질화막(16), 그리고 층간 절연막(22)인 산화막의 세 막질이 드러나게 되는데, 상기 세 막질에 의해 CMP 공정 중에 부산물이 많이 발생되어 후속 공정에서 부가적인 세정 공정이 요구된다. 그러나, 본 발명에 따른 패드 형성 방법에서는 패드 분리를 위한 에치 백 공정시 부산물이 거의 발생되지 않고, 상기 패드 분리 후, 층간 절연막으로 1000Å 내지 3000Å의 두께 범위를 갖는 USG와 RE-TEOS 중 어느 하나의 산화막을 증착함으로써 표면의 평탄화가 양호하게 되어, CMP 공정이 필요가 없게 된다.
그러나, 소자가 고집적화되어 감에 따라 후속 공정에 포토 마진을 주기 위해서 CMP 공정을 수행할 수도 있다. 상기 CMP 공정시 산화막인 단일 막질만이 표면 상에 존재하게 되므로 부산물이 발생되지 않고 표면이 평탄화된다.
본 발명은 패드 형성시 에치 백 공정으로 패드 형성용 도전막과 마스크용 절연막과의 선택비를 이용하여 공정을 수행함으로써 패드 분리를 위해 식각된 영역을 뺀 나머지 부분을 모두 패드로 사용할 수 있어 후속 공정시 미스얼라인먼트 마진을 확보할 수 있고, 식각 공정시 발생되는 부산물을 최소화할 수 있으며, 하부 절연막의 손실이 방지되어 도전막간의 단락을 방지할 수 있다. 그리고, 에치 백 공정을 적용함으로써 비용 및 시간을 줄일 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판 상에 게이트 도전막 패턴과 게이트 마스크 패턴이 차례로 적층되고 양측벽에 스페이서를 갖는 게이트 전극들을 형성하는 단계와;
    상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 제 1 절연막을 형성하는 단계와;
    상기 반도체 기판의 전면에 상기 제 1 절연막과 식각 선택비를 갖는 제 2 절연막을 형성하는 단계와;
    콘택 패드 형성용 마스크를 사용하여 상기 제 1 절연막의 표면이 노출될 때까지 상기 제 2 절연막을 식각하는 단계와;
    상기 반도체 기판 상의 제 1 절연막을 제거하여 패드 형성용 오프닝을 형성하는 단계와;
    상기 오프닝을 채우도록 상기 제 2 절연막 상에 상기 게이트 마스크 패턴과 식각 선택비를 갖는 도전막을 형성하는 단계 및;
    상기 도전막을 에치 백 공정으로 식각하여 전기적으로 분리된 콘택 패드들을 형성하되, 상기 제 2 절연막이 디텍트될 때까지 상기 도전막의 일부 두께를 식각하고, 소정 시간 동안 상기 도전막을 식각한 다음, 상기 도전막과 상기 게이트 마스크 패턴과의 선택비를 이용한 에치 백 공정으로 상기 콘택 패드들을 형성하는 단계를 포함하는 반도체 장치의 패드 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전막 패턴은 폴리실리콘막과 텅스텐 실리사이드막이 적층된 구조를 갖고, 게이트 마스크 패턴은 실리콘 질화막과 산화막의 이중 구조와 이들 막의 조합에 의한 혼용 다층 구조 중 어느 하나의 구조를 갖는 반도체 장치의 패드 제조 방법.
  3. 제 2 항에 있어서.
    상기 폴리실리콘막과 텅스텐 실리사이드막은 각각 1000Å의 두께로 형성되고, 상기 실리콘 질화막은 1000Å 내지 2000Å의 두께 범위 내로 형성되며, 상기 산화막은 300Å 내지 1000Å의 두께 범위 내로 형성되는 것을 특징으로 하는 반도체 장치의 패드 제조 방법.
  4. 제 1 항에 있어서,
    제 1 절연막은 식각 정지층으로 사용되는 실리콘 질화막이고, 50Å 내지 200Å의 두께 범위 내로 형성되는 반도체 장치의 패드 제조 방버.
  5. 제 1 항에 있어서,
    상기 제 2 절연막은 CVD 공정으로 증착되는 BPSG(borophosphosilicate glass), USG(undoped dilicate glass), HDP(high density palsma) 중 어느 하나의 산화막이며, 3500Å 내지 5500Å의 두께 범위 내로 형성되는 반도체 장치의 패드 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 도전막과 실리콘 질화막은 1:2 내지 1:4의 식각 선택비를 갖는 반도체 장치의 패드 제조 방법.
  7. 제 1 항에 있어서,
    상기 에치 백 공정시의 식각 가스로 CF4가스와 CHF3가스가 차례로 사용되는 반도체 장치의 패드 제조 방법.
  8. 소정 간격을 두고 바 형태로 배열되어 있는 복수 개의 워드 라인과;
    소정의 간격을 두고 상기 워드 라인과 직교하도록 바 형태로 배열되어 있는 복수 개의 비트 라인 및;
    상기 워드 라인의 사이에 형성되어 있는 콘택 패드들을 포함하되, 상기 콘택 패드들은 상기 워드 라인과 일부가 오버랩 되도록 형성되는 반도체 장치의 패드.
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