JPH0982920A - 高集積dramセルの製造方法 - Google Patents
高集積dramセルの製造方法Info
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Abstract
工程を改善したDRAMセルの製造方法を提供する。 【解決手段】 平面的な観点からワ−ドラインとビット
ラインが互いに交叉するセルアレイ上でシリコン酸化膜
に対するシリコン窒化膜の食刻比率が20:1以上とな
る食刻物質を用いることにより、ストレ−ジ電極とビッ
トライン又はストレ−ジ電極とワ−ドとのストリンガや
ブリッジ現象を防止することができる。かつ、ストレ−
ジノ−ドがビットラインとワ−ドラインによる自己整列
方式でセルトランジスタのソ−スに直接的に接続される
ので整列マ−ジンを改善することができる。
Description
セルを備えた高集積半導体メモリ装置の製造方法に関
し、特に高い横縦比を有する埋没コンタクト(Buried C
ontact;以下、「BC」と称する)を形成する工程を改
善した高集積DRAMセルの製造方法に関する。
MビットDRAM(Dynamic Random Access Memory)の
約1μmの水準から1GビットDRAMの約0.15μ
mの水準に小さくなりつつある。これにより、シリコン
に対する電気的な接触部のコンタクトホ−ルのサイズも
徐々に縮んでおり、3次元キャパシタの構造などを用い
ることによりコンタクトの横縦比も高くなる傾向にあ
る。このようなコンタクトホ−ルの直径の縮小及びコン
タクトの高い横縦比は後続のフォトリソグラフ食刻工程
に大きな負担を与えることになる。
す因子となるが、ディ−プサブミクロン(deep submicr
on) でのデザインル−ルについての整列公差は、素子に
致命的な欠陥を与える主な要因となっている。図1及び
図2は従来の技術によるDRAMセルをそれぞれワ−ド
ラインとビットライン方向に切断した面を概略的に示し
た断面図である。
Mセルのワ−ドライン方向の切断面図であり、参照符号
の5は露出されたビットラインを、10は半導体基板
を、12はフィ−ルド領域を、13はソ−ス領域を、1
6はポリサイドよりなるビットラインを、17はキャッ
ピングを、18は層間絶縁膜を、21はスペ−サを、2
3はストレ−ジノ−ドをそれぞれ示す。
がミスアラインされた状態で層間絶縁膜18を食刻して
ストレ−ジ電極を形成する場合を考えると、ミスアライ
ンされた部分(Aで表す)に形成されたビットラインの
一部17Aが露出し、後続の工程で形成されたストレ−
ジ電極と前記露出されたビットライン17Aとが電気的
に連結して半導体デバイスの不良を誘発する。
Mセルのビットライン方向の断面図である。参照符号の
26はポリサイドよりなるワ−ドラインを、27はキャ
ッピング層を、29はスペ−サを示す。図2でコンタク
トホ−ルパタ−ンがミスアラインされた状態で層間絶縁
膜18を食刻してストレ−ジ電極を形成する場合を考え
る。前記ミスアラインされた部分(Bで表す)に形成さ
れたワ−ドラインの一部26Bが露出され、後続の工程
で形成されたストレ−ジ電極と前記露出されたワ−ドラ
イン26Bとが電気的に連結して半導体デバイスの不良
を誘発する。
工程の整列マ−ジンを確保するためにビットライン16
とワ−ドライン26による自己整合技術を用い、前記ビ
ットライン16とストレ−ジノ−ド23とが、またはワ
−ドライン26とストレ−ジノ−ド23とが連結してし
まうことを防止するために、BCの側壁にスペ−サ21
を使用した。
方法でBCを形成する場合、コンタクトホ−ルパタ−ン
がビットラインまたはワ−ドラインの上にミスアライン
されることもある。その場合、BC形成のための食刻工
程中にビットラインまたはワ−ドラインの一部が露出さ
れてストレ−ジノ−ドと電気的に連結され、これが不良
を招く。
しても、コンタクトホ−ルパタ−ンのミスアラインによ
るゲ−ト電極の露出は防止できないことになる。
横縦比を有するBC形成時のフォトリソグラフ食刻工程
の整列マ−ジンの問題を解決しうる高集積DRAMセル
の製造方法を提供するにある。
に本発明のDRAMセルの製造方法は、半導体基板上に
ゲ−ト酸化膜、第1導電層、第2導電層及び第1絶縁層
を順次に積層した後にパターニングしてその上部にキャ
ッピング層の形成されたワ−ドラインを形成する工程
と、イオン注入によりセルトランジスタのソ−ス及びド
レイン領域を形成する工程と、前記ワ−ドラインの両側
壁にワ−ドラインスペ−サを形成する工程と、前記半導
体基板上に第1層間絶縁膜を形成する工程と、前記第1
層間絶縁膜の所定部分を食刻してコンタクトホ−ルを形
成する工程と、前記第1層間絶縁膜上にキャッピング層
の形成されたビットラインを形成する工程と、前記ビッ
トラインの両側壁にスペ−サを形成する工程と、前記半
導体基板上に第2層間絶縁膜を形成する工程と、前記ビ
ットラインのキャッピング層とワ−ドラインのキャッピ
ング層に対する第2層間絶縁膜と第1層間絶縁膜との食
刻比率が略20:1である食刻ガスを用いて、前記第2
層間絶縁膜及び第1層間絶縁膜を食刻してストレ−ジ電
極と前記セルトランジスタのソ−スを連結するためのコ
ンタクトホ−ルを形成する工程と、前記セルトランジス
タの前記ソ−スに直接的に接続されるストレ−ジ電極を
形成する工程とを具備することを特徴とする。
G及びO3−TEOSのうちいずれか一つを用いて形成
する。また、前記第1層間絶縁膜エッチバック及びCM
P工程のうちいずれか一つで形成することが望ましい。
明の実施形態を詳細に説明する。図3は一般的なDRA
Mセルの平面図である。図4は図3のワ−ドライン方向
(A−A′)の断面図、図5は図3のビットライン方向
(B−B′)の断面図である。
セルの構造を説明する。半導体基板100はアクティブ
領域とフィ−ルド領域に大別される。セルのトランジス
タは前記半導体基板100の上に形成されたソ−ス領域
118及びドレイン領域119と、前記一対のソ−ス領
域118及びドレイン領域119の間の基板上に形成さ
れたワ−ドライン115,116とを備える。
パッド130は、ワ−ドラインスペ−サ120により絶
縁されて、前記ワ−ドライン115,116の間の前記
ドレイン領域119に接続される。図5に示すように、
前記ビットラインコンタクト用のパッド130の上部に
位置したビットライン150は、第2層間絶縁膜135
の一部を貫いて前記パッド130に接続される。また、
キャパシタの下部電極をなすストレ−ジ電極170は、
前記ビットライン150とワ−ドライン115,116
により自己整列されて、前記ソ−ス領域118に直接的
にコンタクトされる。
の製造方法を図6乃至図13に基づいて詳細に説明す
る。図6はトランジスタを形成する工程を示す。先ず、
第1導電型の半導体基板100の上に、素子隔離工程
(例えばSTI(Shallow Trench Isolation)またはL
OCOS(Locos Oxidation of Silicon))によりフィ
−ルド領域105を形成して、トランジスタの形成され
るアクティブ領域を限定する。次に、前記半導体基板1
00の上にゲ−ト酸化膜110,第1導電層115,第
2導電層116及び第1絶縁層117を、順次、積層し
パターニングすることにより、ワ−ドラインを形成す
る。前記ワ−ドラインは、第1導電層115を構成する
不純物を含む多結晶シリコンと第2導電層116を構成
する金属シリサイドとが積層されたポリサイド(polyci
de) 構造を有する。前記ワ−ドラインのキャッピング層
の第1絶縁層117はシリコン窒化膜で形成する。引き
続き、前記ワ−ドラインをマスクとして用いるイオン注
入工程によりソ−ス及びドレイン領域118,119を
形成する。その後、約500Å厚の第2絶縁層を形成し
て、異方性食刻によりワ−ドラインスペ−サ120を形
成する。前記ワ−ドラインスペ−サ120を構成する第
2絶縁層はシリコン窒化膜で形成する。
板100の表面に、1次平坦化処理を施す工程を示す。
即ち、前記半導体基板100の全面に第3絶縁層123
を形成し、その上に前記ワ−ドラインのキャッピング絶
縁層117が充分に被覆される程度の厚さ、例えば50
00Å以下の厚さを有する第4絶縁層を形成した後、1
次平坦化工程を施して、第1層間絶縁膜125を形成す
る。この1次平坦化工程は、第4絶縁層として、流動性
の優れるBPSG(Borophosphorus Silica Glass)や
O3−TEOSを用いたリフロ−(reflow)工程、或い
は、リフロ−工程と結合されたエッチバック工程を用い
て平坦化する。
るビットラインとのコンタクトのためのパッドを形成す
るために第3導電層127を形成する工程を示す。即
ち、前記半導体基板100に前記ドレイン領域119に
接続されるビットラインとのコンタクトのためのフォト
レジストパタ−ンを形成し、フォトリソグラフ食刻工程
によりコンタクトホ−ルを形成する。次いで、第3導電
層127を形成する。前記第3導電層は不純物を含む多
結晶シリコン層よりなる。
坦化工程を施して第2層間絶縁膜135を形成する工程
を示す。即ち、前記第3導電層127をパターニングし
てビットラインコンタクトパッド130を形成し、この
パッド130を充分に被覆する程度の厚さで第5絶縁層
を形成した後に2次平坦化工程を施すことにより、第2
層間絶縁膜135を形成する。前記2次平坦化工程に
は、O3−TEOSを前記第4絶縁層として用いるエッ
チバック工程又はCMP工程を適用することができる。
を接続するためのコンタクトホ−ルを形成する工程を示
す。即ち、前記第2層間絶縁膜135の上にフォトレジ
スト膜を形成した後、フォトリソグラフ食刻工程によ
り、前記パッド130とビットラインを連結するための
コンタクトホ−ルを形成する。
電層150と第6絶縁層152を積層する工程を示す。
図12は、前記パッド130に接続されるビットライン
150を形成する工程を示す。即ち、前記第6絶縁層1
52の上にフォトレジスト膜を形成した後にビットライ
ンのためのパタ−ンを形成し、フォトリソグラフ食刻工
程によりビットライン150とキャッピング絶縁層15
2を形成する。次に、第7絶縁層を積層した後に、異方
性食刻でビットラインの両側壁にスペ−サ155を形成
する。この際、前記ビットライン150の構成物質とし
ては、伝導性のよいタングステンWまたはシリサイドを
主に用い、前記ビットライン150の障壁層としては、
数百ÅのTiNを積層することもできる。
工程を示す。即ち、前記ビットライン150の形成され
た半導体基板の全面に第8絶縁層を形成した後に、3次
平坦化工程を施して第3層間絶縁膜160を形成する。
前記第8絶縁層としては酸化膜を用いる。次に、前記ビ
ットライン150とワ−ドライン115,116による
自己整列を用いて、前記第3,第2,第1層間絶縁膜を
食刻する。この際、使用する食刻ガスとしてはC3F8や
C4F8を用い、3〜4mTorrの圧力で食刻する。ま
た、食刻比率は、シリコン酸化膜に対するシリコン窒化
膜が20:1以上となるべきである。ビットラインの上
部及び両側面にそれぞれ形成された前記第5絶縁層と第
6絶縁層は、酸化物との選択比の高いシリコン窒化膜よ
り構成する。
形成工程及び配線工程は通常の半導体装置の製造方法と
同一である。従って、通常のスタックキャパシタを形成
する方法を用いて本発明のDRAMセルの製作を終える
(図4及び図5参照)。
ような効果が得られる。第一に、平面的な観点からワ−
ドラインとビットラインが互いに交叉するセルアレイ上
でシリコン酸化膜に対するシリコン窒化膜の食刻比率が
20:1以上となる食刻物質を用いることにより、スト
レ−ジ電極とビットライン又はストレ−ジ電極とワ−ド
とのストリンガやブリッジ現象を防止することができ
る。
ワ−ドラインによる自己整列方式でセルトランジスタの
ソ−スに直接的に接続されるので整列マ−ジンを改善す
ることができる。
の方向による断面図である。
の方向による断面図である。
A′線による断面図である。
B′線による断面図である。
る。
る。
る。
る。
る。
る。
る。
る。
Claims (9)
- 【請求項1】 半導体基板上にゲ−ト酸化膜、第1導電
層、第2導電層及び第1絶縁層を順次に積層した後にパ
ターニングしてその上部にキャッピング層の形成された
ワ−ドラインを形成する工程と、 イオン注入によりセルトランジスタのソ−ス及びドレイ
ン領域を形成する工程と、 前記ワ−ドラインの両側壁にワ−ドラインスペ−サを形
成する工程と、 前記半導体基板上に第1層間絶縁膜を形成する工程と、 前記第1層間絶縁膜の所定部分を食刻してコンタクトホ
−ルを形成する工程と、 前記第1層間絶縁膜上にキャッピング層の形成されたビ
ットラインを形成する工程と、 前記ビットラインの両側壁にスペ−サを形成する工程
と、 前記半導体基板上に第2層間絶縁膜を形成する工程と、 前記ビットラインのキャッピング層とワ−ドラインのキ
ャッピング層に対する第2層間絶縁膜と第1層間絶縁膜
との食刻比率が略20:1である食刻ガスを用いて、前
記第2層間絶縁膜及び第1層間絶縁膜を食刻してストレ
−ジ電極と前記セルトランジスタのソ−スを連結するた
めのコンタクトホ−ルを形成する工程と、 前記セルトランジスタの前記ソ−スに直接的に接続され
るストレ−ジ電極を形成する工程とを具備することを特
徴とするDRAMセルの製造方法。 - 【請求項2】 前記第1絶縁層はシリコン窒化膜よりな
ることを特徴とする請求項1に記載のDRAMセルの製
造方法。 - 【請求項3】 前記ワ−ドラインスペ−サはシリコン窒
化膜で形成することを特徴とする請求項1に記載のDR
AMセルの製造方法。 - 【請求項4】 前記ビットラインは、伝導性の優れるタ
ングステンよりなる単一層で、あるいはTiNの障壁金
属とタングステンとが積層された二重層で形成すること
を特徴とする請求項1に記載のDRAMセルの製造方
法。 - 【請求項5】 前記ビットラインスペ−サは、酸化膜よ
り低い食刻比を有するシリコン窒化膜で形成することを
特徴とする請求項1に記載のDRAMセルの製造方法。 - 【請求項6】 前記食刻ガスはC3 F8またはC4F8で
あることを特徴とする請求項1に記載のDRAMセルの
製造方法。 - 【請求項7】 前記層間絶縁膜は3〜4mTorrの圧
力で食刻されることを特徴とする請求項1に記載のDR
AMセルの製造方法。 - 【請求項8】 前記第1層間絶縁膜はBPSG及びO3
−TEOSのうちいずれか一つを用いて形成することを
特徴とする請求項1に記載のDRAMセルの製造方法。 - 【請求項9】 前記第1層間絶縁膜と第2層間絶縁膜は
エッチバック及びCMP工程のうちいずれか一つで形成
することを特徴とする請求項1に記載のDRAMセルの
製造方法。
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