JPH0982920A - 高集積ｄｒａｍセルの製造方法 - Google Patents
高集積ｄｒａｍセルの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 高い横縦比を有するメモリ装置においてＢＣ
工程を改善したＤＲＡＭセルの製造方法を提供する。 【解決手段】 平面的な観点からワ−ドラインとビット
ラインが互いに交叉するセルアレイ上でシリコン酸化膜
に対するシリコン窒化膜の食刻比率が２０：１以上とな
る食刻物質を用いることにより、ストレ−ジ電極とビッ
トライン又はストレ−ジ電極とワ−ドとのストリンガや
ブリッジ現象を防止することができる。かつ、ストレ−
ジノ−ドがビットラインとワ−ドラインによる自己整列
方式でセルトランジスタのソ−スに直接的に接続される
ので整列マ−ジンを改善することができる。
工程を改善したＤＲＡＭセルの製造方法を提供する。 【解決手段】 平面的な観点からワ−ドラインとビット
ラインが互いに交叉するセルアレイ上でシリコン酸化膜
に対するシリコン窒化膜の食刻比率が２０：１以上とな
る食刻物質を用いることにより、ストレ−ジ電極とビッ
トライン又はストレ−ジ電極とワ−ドとのストリンガや
ブリッジ現象を防止することができる。かつ、ストレ−
ジノ−ドがビットラインとワ−ドラインによる自己整列
方式でセルトランジスタのソ−スに直接的に接続される
ので整列マ−ジンを改善することができる。
Description
【０００１】
【発明の属する技術分野】本発明はスタックキャパシタ
セルを備えた高集積半導体メモリ装置の製造方法に関
し、特に高い横縦比を有する埋没コンタクト（Buried C
ontact；以下、「ＢＣ」と称する）を形成する工程を改
善した高集積ＤＲＡＭセルの製造方法に関する。
セルを備えた高集積半導体メモリ装置の製造方法に関
し、特に高い横縦比を有する埋没コンタクト（Buried C
ontact；以下、「ＢＣ」と称する）を形成する工程を改
善した高集積ＤＲＡＭセルの製造方法に関する。
【０００２】
【従来の技術】高集積メモリ素子のデザインル−ルは１
ＭビットＤＲＡＭ（Dynamic Random Access Memory）の
約１μｍの水準から１ＧビットＤＲＡＭの約０．１５μ
ｍの水準に小さくなりつつある。これにより、シリコン
に対する電気的な接触部のコンタクトホ−ルのサイズも
徐々に縮んでおり、３次元キャパシタの構造などを用い
ることによりコンタクトの横縦比も高くなる傾向にあ
る。このようなコンタクトホ−ルの直径の縮小及びコン
タクトの高い横縦比は後続のフォトリソグラフ食刻工程
に大きな負担を与えることになる。
ＭビットＤＲＡＭ（Dynamic Random Access Memory）の
約１μｍの水準から１ＧビットＤＲＡＭの約０．１５μ
ｍの水準に小さくなりつつある。これにより、シリコン
に対する電気的な接触部のコンタクトホ−ルのサイズも
徐々に縮んでおり、３次元キャパシタの構造などを用い
ることによりコンタクトの横縦比も高くなる傾向にあ
る。このようなコンタクトホ−ルの直径の縮小及びコン
タクトの高い横縦比は後続のフォトリソグラフ食刻工程
に大きな負担を与えることになる。
【０００３】このようなデザインル−ルは製造限界を示
す因子となるが、ディ−プサブミクロン（deep submicr
on) でのデザインル−ルについての整列公差は、素子に
致命的な欠陥を与える主な要因となっている。図１及び
図２は従来の技術によるＤＲＡＭセルをそれぞれワ−ド
ラインとビットライン方向に切断した面を概略的に示し
た断面図である。
す因子となるが、ディ−プサブミクロン（deep submicr
on) でのデザインル−ルについての整列公差は、素子に
致命的な欠陥を与える主な要因となっている。図１及び
図２は従来の技術によるＤＲＡＭセルをそれぞれワ−ド
ラインとビットライン方向に切断した面を概略的に示し
た断面図である。
【０００４】図１は従来の技術により製作されたＤＲＡ
Ｍセルのワ−ドライン方向の切断面図であり、参照符号
の５は露出されたビットラインを、１０は半導体基板
を、１２はフィ−ルド領域を、１３はソ−ス領域を、１
６はポリサイドよりなるビットラインを、１７はキャッ
ピングを、１８は層間絶縁膜を、２１はスペ−サを、２
３はストレ−ジノ−ドをそれぞれ示す。
Ｍセルのワ−ドライン方向の切断面図であり、参照符号
の５は露出されたビットラインを、１０は半導体基板
を、１２はフィ−ルド領域を、１３はソ−ス領域を、１
６はポリサイドよりなるビットラインを、１７はキャッ
ピングを、１８は層間絶縁膜を、２１はスペ−サを、２
３はストレ−ジノ−ドをそれぞれ示す。
【０００５】図１において、コンタクトホ−ルパタ−ン
がミスアラインされた状態で層間絶縁膜１８を食刻して
ストレ−ジ電極を形成する場合を考えると、ミスアライ
ンされた部分（Ａで表す）に形成されたビットラインの
一部１７Ａが露出し、後続の工程で形成されたストレ−
ジ電極と前記露出されたビットライン１７Ａとが電気的
に連結して半導体デバイスの不良を誘発する。
がミスアラインされた状態で層間絶縁膜１８を食刻して
ストレ−ジ電極を形成する場合を考えると、ミスアライ
ンされた部分（Ａで表す）に形成されたビットラインの
一部１７Ａが露出し、後続の工程で形成されたストレ−
ジ電極と前記露出されたビットライン１７Ａとが電気的
に連結して半導体デバイスの不良を誘発する。
【０００６】図２は従来の技術により製作されたＤＲＡ
Ｍセルのビットライン方向の断面図である。参照符号の
２６はポリサイドよりなるワ−ドラインを、２７はキャ
ッピング層を、２９はスペ−サを示す。図２でコンタク
トホ−ルパタ−ンがミスアラインされた状態で層間絶縁
膜１８を食刻してストレ−ジ電極を形成する場合を考え
る。前記ミスアラインされた部分（Ｂで表す）に形成さ
れたワ−ドラインの一部２６Ｂが露出され、後続の工程
で形成されたストレ−ジ電極と前記露出されたワ−ドラ
イン２６Ｂとが電気的に連結して半導体デバイスの不良
を誘発する。
Ｍセルのビットライン方向の断面図である。参照符号の
２６はポリサイドよりなるワ−ドラインを、２７はキャ
ッピング層を、２９はスペ−サを示す。図２でコンタク
トホ−ルパタ−ンがミスアラインされた状態で層間絶縁
膜１８を食刻してストレ−ジ電極を形成する場合を考え
る。前記ミスアラインされた部分（Ｂで表す）に形成さ
れたワ−ドラインの一部２６Ｂが露出され、後続の工程
で形成されたストレ−ジ電極と前記露出されたワ−ドラ
イン２６Ｂとが電気的に連結して半導体デバイスの不良
を誘発する。
【０００７】図１及び図２に示したように、従来はＢＣ
工程の整列マ−ジンを確保するためにビットライン１６
とワ−ドライン２６による自己整合技術を用い、前記ビ
ットライン１６とストレ−ジノ−ド２３とが、またはワ
−ドライン２６とストレ−ジノ−ド２３とが連結してし
まうことを防止するために、ＢＣの側壁にスペ−サ２１
を使用した。
工程の整列マ−ジンを確保するためにビットライン１６
とワ−ドライン２６による自己整合技術を用い、前記ビ
ットライン１６とストレ−ジノ−ド２３とが、またはワ
−ドライン２６とストレ−ジノ−ド２３とが連結してし
まうことを防止するために、ＢＣの側壁にスペ−サ２１
を使用した。
【０００８】しかしながら、前述した従来の技術による
方法でＢＣを形成する場合、コンタクトホ−ルパタ−ン
がビットラインまたはワ−ドラインの上にミスアライン
されることもある。その場合、ＢＣ形成のための食刻工
程中にビットラインまたはワ−ドラインの一部が露出さ
れてストレ−ジノ−ドと電気的に連結され、これが不良
を招く。
方法でＢＣを形成する場合、コンタクトホ−ルパタ−ン
がビットラインまたはワ−ドラインの上にミスアライン
されることもある。その場合、ＢＣ形成のための食刻工
程中にビットラインまたはワ−ドラインの一部が露出さ
れてストレ−ジノ−ドと電気的に連結され、これが不良
を招く。
【０００９】従って、前記ＢＣの側壁にスペ−サを形成
しても、コンタクトホ−ルパタ−ンのミスアラインによ
るゲ−ト電極の露出は防止できないことになる。
しても、コンタクトホ−ルパタ−ンのミスアラインによ
るゲ−ト電極の露出は防止できないことになる。
【００１０】
【発明が解決しようとする課題】本発明の目的は、高い
横縦比を有するＢＣ形成時のフォトリソグラフ食刻工程
の整列マ−ジンの問題を解決しうる高集積ＤＲＡＭセル
の製造方法を提供するにある。
横縦比を有するＢＣ形成時のフォトリソグラフ食刻工程
の整列マ−ジンの問題を解決しうる高集積ＤＲＡＭセル
の製造方法を提供するにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に本発明のＤＲＡＭセルの製造方法は、半導体基板上に
ゲ−ト酸化膜、第１導電層、第２導電層及び第１絶縁層
を順次に積層した後にパターニングしてその上部にキャ
ッピング層の形成されたワ−ドラインを形成する工程
と、イオン注入によりセルトランジスタのソ−ス及びド
レイン領域を形成する工程と、前記ワ−ドラインの両側
壁にワ−ドラインスペ−サを形成する工程と、前記半導
体基板上に第１層間絶縁膜を形成する工程と、前記第１
層間絶縁膜の所定部分を食刻してコンタクトホ−ルを形
成する工程と、前記第１層間絶縁膜上にキャッピング層
の形成されたビットラインを形成する工程と、前記ビッ
トラインの両側壁にスペ−サを形成する工程と、前記半
導体基板上に第２層間絶縁膜を形成する工程と、前記ビ
ットラインのキャッピング層とワ−ドラインのキャッピ
ング層に対する第２層間絶縁膜と第１層間絶縁膜との食
刻比率が略２０：１である食刻ガスを用いて、前記第２
層間絶縁膜及び第１層間絶縁膜を食刻してストレ−ジ電
極と前記セルトランジスタのソ−スを連結するためのコ
ンタクトホ−ルを形成する工程と、前記セルトランジス
タの前記ソ−スに直接的に接続されるストレ−ジ電極を
形成する工程とを具備することを特徴とする。
に本発明のＤＲＡＭセルの製造方法は、半導体基板上に
ゲ−ト酸化膜、第１導電層、第２導電層及び第１絶縁層
を順次に積層した後にパターニングしてその上部にキャ
ッピング層の形成されたワ−ドラインを形成する工程
と、イオン注入によりセルトランジスタのソ−ス及びド
レイン領域を形成する工程と、前記ワ−ドラインの両側
壁にワ−ドラインスペ−サを形成する工程と、前記半導
体基板上に第１層間絶縁膜を形成する工程と、前記第１
層間絶縁膜の所定部分を食刻してコンタクトホ−ルを形
成する工程と、前記第１層間絶縁膜上にキャッピング層
の形成されたビットラインを形成する工程と、前記ビッ
トラインの両側壁にスペ−サを形成する工程と、前記半
導体基板上に第２層間絶縁膜を形成する工程と、前記ビ
ットラインのキャッピング層とワ−ドラインのキャッピ
ング層に対する第２層間絶縁膜と第１層間絶縁膜との食
刻比率が略２０：１である食刻ガスを用いて、前記第２
層間絶縁膜及び第１層間絶縁膜を食刻してストレ−ジ電
極と前記セルトランジスタのソ−スを連結するためのコ
ンタクトホ−ルを形成する工程と、前記セルトランジス
タの前記ソ−スに直接的に接続されるストレ−ジ電極を
形成する工程とを具備することを特徴とする。
【００１２】望ましくは、前記第１層間絶縁膜はＢＰＳ
Ｇ及びＯ3−ＴＥＯＳのうちいずれか一つを用いて形成
する。また、前記第１層間絶縁膜エッチバック及びＣＭ
Ｐ工程のうちいずれか一つで形成することが望ましい。
Ｇ及びＯ3−ＴＥＯＳのうちいずれか一つを用いて形成
する。また、前記第１層間絶縁膜エッチバック及びＣＭ
Ｐ工程のうちいずれか一つで形成することが望ましい。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施形態を詳細に説明する。図３は一般的なＤＲＡ
Ｍセルの平面図である。図４は図３のワ−ドライン方向
（Ａ−Ａ′）の断面図、図５は図３のビットライン方向
（Ｂ−Ｂ′）の断面図である。
明の実施形態を詳細に説明する。図３は一般的なＤＲＡ
Ｍセルの平面図である。図４は図３のワ−ドライン方向
（Ａ−Ａ′）の断面図、図５は図３のビットライン方向
（Ｂ−Ｂ′）の断面図である。
【００１４】図４及び図５を参照して本発明のＤＲＡＭ
セルの構造を説明する。半導体基板１００はアクティブ
領域とフィ−ルド領域に大別される。セルのトランジス
タは前記半導体基板１００の上に形成されたソ−ス領域
１１８及びドレイン領域１１９と、前記一対のソ−ス領
域１１８及びドレイン領域１１９の間の基板上に形成さ
れたワ−ドライン１１５，１１６とを備える。
セルの構造を説明する。半導体基板１００はアクティブ
領域とフィ−ルド領域に大別される。セルのトランジス
タは前記半導体基板１００の上に形成されたソ−ス領域
１１８及びドレイン領域１１９と、前記一対のソ−ス領
域１１８及びドレイン領域１１９の間の基板上に形成さ
れたワ−ドライン１１５，１１６とを備える。
【００１５】ビットライン１５とのコンタクトのための
パッド１３０は、ワ−ドラインスペ−サ１２０により絶
縁されて、前記ワ−ドライン１１５，１１６の間の前記
ドレイン領域１１９に接続される。図５に示すように、
前記ビットラインコンタクト用のパッド１３０の上部に
位置したビットライン１５０は、第２層間絶縁膜１３５
の一部を貫いて前記パッド１３０に接続される。また、
キャパシタの下部電極をなすストレ−ジ電極１７０は、
前記ビットライン１５０とワ−ドライン１１５，１１６
により自己整列されて、前記ソ−ス領域１１８に直接的
にコンタクトされる。
パッド１３０は、ワ−ドラインスペ−サ１２０により絶
縁されて、前記ワ−ドライン１１５，１１６の間の前記
ドレイン領域１１９に接続される。図５に示すように、
前記ビットラインコンタクト用のパッド１３０の上部に
位置したビットライン１５０は、第２層間絶縁膜１３５
の一部を貫いて前記パッド１３０に接続される。また、
キャパシタの下部電極をなすストレ−ジ電極１７０は、
前記ビットライン１５０とワ−ドライン１１５，１１６
により自己整列されて、前記ソ−ス領域１１８に直接的
にコンタクトされる。
【００１６】以下、前述した構成を有するＤＲＡＭセル
の製造方法を図６乃至図１３に基づいて詳細に説明す
る。図６はトランジスタを形成する工程を示す。先ず、
第１導電型の半導体基板１００の上に、素子隔離工程
（例えばＳＴＩ（Shallow Trench Isolation）またはＬ
ＯＣＯＳ（Locos Oxidation of Silicon））によりフィ
−ルド領域１０５を形成して、トランジスタの形成され
るアクティブ領域を限定する。次に、前記半導体基板１
００の上にゲ−ト酸化膜１１０，第１導電層１１５，第
２導電層１１６及び第１絶縁層１１７を、順次、積層し
パターニングすることにより、ワ−ドラインを形成す
る。前記ワ−ドラインは、第１導電層１１５を構成する
不純物を含む多結晶シリコンと第２導電層１１６を構成
する金属シリサイドとが積層されたポリサイド（polyci
de) 構造を有する。前記ワ−ドラインのキャッピング層
の第１絶縁層１１７はシリコン窒化膜で形成する。引き
続き、前記ワ−ドラインをマスクとして用いるイオン注
入工程によりソ−ス及びドレイン領域１１８，１１９を
形成する。その後、約５００Å厚の第２絶縁層を形成し
て、異方性食刻によりワ−ドラインスペ−サ１２０を形
成する。前記ワ−ドラインスペ−サ１２０を構成する第
２絶縁層はシリコン窒化膜で形成する。
の製造方法を図６乃至図１３に基づいて詳細に説明す
る。図６はトランジスタを形成する工程を示す。先ず、
第１導電型の半導体基板１００の上に、素子隔離工程
（例えばＳＴＩ（Shallow Trench Isolation）またはＬ
ＯＣＯＳ（Locos Oxidation of Silicon））によりフィ
−ルド領域１０５を形成して、トランジスタの形成され
るアクティブ領域を限定する。次に、前記半導体基板１
００の上にゲ−ト酸化膜１１０，第１導電層１１５，第
２導電層１１６及び第１絶縁層１１７を、順次、積層し
パターニングすることにより、ワ−ドラインを形成す
る。前記ワ−ドラインは、第１導電層１１５を構成する
不純物を含む多結晶シリコンと第２導電層１１６を構成
する金属シリサイドとが積層されたポリサイド（polyci
de) 構造を有する。前記ワ−ドラインのキャッピング層
の第１絶縁層１１７はシリコン窒化膜で形成する。引き
続き、前記ワ−ドラインをマスクとして用いるイオン注
入工程によりソ−ス及びドレイン領域１１８，１１９を
形成する。その後、約５００Å厚の第２絶縁層を形成し
て、異方性食刻によりワ−ドラインスペ−サ１２０を形
成する。前記ワ−ドラインスペ−サ１２０を構成する第
２絶縁層はシリコン窒化膜で形成する。
【００１７】図７はトランジスタの形成された半導体基
板１００の表面に、１次平坦化処理を施す工程を示す。
即ち、前記半導体基板１００の全面に第３絶縁層１２３
を形成し、その上に前記ワ−ドラインのキャッピング絶
縁層１１７が充分に被覆される程度の厚さ、例えば５０
００Å以下の厚さを有する第４絶縁層を形成した後、１
次平坦化工程を施して、第１層間絶縁膜１２５を形成す
る。この１次平坦化工程は、第４絶縁層として、流動性
の優れるＢＰＳＧ（Borophosphorus Silica Glass）や
Ｏ3−ＴＥＯＳを用いたリフロ−（reflow）工程、或い
は、リフロ−工程と結合されたエッチバック工程を用い
て平坦化する。
板１００の表面に、１次平坦化処理を施す工程を示す。
即ち、前記半導体基板１００の全面に第３絶縁層１２３
を形成し、その上に前記ワ−ドラインのキャッピング絶
縁層１１７が充分に被覆される程度の厚さ、例えば５０
００Å以下の厚さを有する第４絶縁層を形成した後、１
次平坦化工程を施して、第１層間絶縁膜１２５を形成す
る。この１次平坦化工程は、第４絶縁層として、流動性
の優れるＢＰＳＧ（Borophosphorus Silica Glass）や
Ｏ3−ＴＥＯＳを用いたリフロ−（reflow）工程、或い
は、リフロ−工程と結合されたエッチバック工程を用い
て平坦化する。
【００１８】図８は前記ドレイン領域１１９に接続され
るビットラインとのコンタクトのためのパッドを形成す
るために第３導電層１２７を形成する工程を示す。即
ち、前記半導体基板１００に前記ドレイン領域１１９に
接続されるビットラインとのコンタクトのためのフォト
レジストパタ−ンを形成し、フォトリソグラフ食刻工程
によりコンタクトホ−ルを形成する。次いで、第３導電
層１２７を形成する。前記第３導電層は不純物を含む多
結晶シリコン層よりなる。
るビットラインとのコンタクトのためのパッドを形成す
るために第３導電層１２７を形成する工程を示す。即
ち、前記半導体基板１００に前記ドレイン領域１１９に
接続されるビットラインとのコンタクトのためのフォト
レジストパタ−ンを形成し、フォトリソグラフ食刻工程
によりコンタクトホ−ルを形成する。次いで、第３導電
層１２７を形成する。前記第３導電層は不純物を含む多
結晶シリコン層よりなる。
【００１９】図９は、第５絶縁層を形成した後に２次平
坦化工程を施して第２層間絶縁膜１３５を形成する工程
を示す。即ち、前記第３導電層１２７をパターニングし
てビットラインコンタクトパッド１３０を形成し、この
パッド１３０を充分に被覆する程度の厚さで第５絶縁層
を形成した後に２次平坦化工程を施すことにより、第２
層間絶縁膜１３５を形成する。前記２次平坦化工程に
は、Ｏ3−ＴＥＯＳを前記第４絶縁層として用いるエッ
チバック工程又はＣＭＰ工程を適用することができる。
坦化工程を施して第２層間絶縁膜１３５を形成する工程
を示す。即ち、前記第３導電層１２７をパターニングし
てビットラインコンタクトパッド１３０を形成し、この
パッド１３０を充分に被覆する程度の厚さで第５絶縁層
を形成した後に２次平坦化工程を施すことにより、第２
層間絶縁膜１３５を形成する。前記２次平坦化工程に
は、Ｏ3−ＴＥＯＳを前記第４絶縁層として用いるエッ
チバック工程又はＣＭＰ工程を適用することができる。
【００２０】図１０は前記パッド１３０とビットライン
を接続するためのコンタクトホ−ルを形成する工程を示
す。即ち、前記第２層間絶縁膜１３５の上にフォトレジ
スト膜を形成した後、フォトリソグラフ食刻工程によ
り、前記パッド１３０とビットラインを連結するための
コンタクトホ−ルを形成する。
を接続するためのコンタクトホ−ルを形成する工程を示
す。即ち、前記第２層間絶縁膜１３５の上にフォトレジ
スト膜を形成した後、フォトリソグラフ食刻工程によ
り、前記パッド１３０とビットラインを連結するための
コンタクトホ−ルを形成する。
【００２１】図１１は、図１０の結果物の全面に第４導
電層１５０と第６絶縁層１５２を積層する工程を示す。
図１２は、前記パッド１３０に接続されるビットライン
１５０を形成する工程を示す。即ち、前記第６絶縁層１
５２の上にフォトレジスト膜を形成した後にビットライ
ンのためのパタ−ンを形成し、フォトリソグラフ食刻工
程によりビットライン１５０とキャッピング絶縁層１５
２を形成する。次に、第７絶縁層を積層した後に、異方
性食刻でビットラインの両側壁にスペ−サ１５５を形成
する。この際、前記ビットライン１５０の構成物質とし
ては、伝導性のよいタングステンＷまたはシリサイドを
主に用い、前記ビットライン１５０の障壁層としては、
数百ÅのＴｉＮを積層することもできる。
電層１５０と第６絶縁層１５２を積層する工程を示す。
図１２は、前記パッド１３０に接続されるビットライン
１５０を形成する工程を示す。即ち、前記第６絶縁層１
５２の上にフォトレジスト膜を形成した後にビットライ
ンのためのパタ−ンを形成し、フォトリソグラフ食刻工
程によりビットライン１５０とキャッピング絶縁層１５
２を形成する。次に、第７絶縁層を積層した後に、異方
性食刻でビットラインの両側壁にスペ−サ１５５を形成
する。この際、前記ビットライン１５０の構成物質とし
ては、伝導性のよいタングステンＷまたはシリサイドを
主に用い、前記ビットライン１５０の障壁層としては、
数百ÅのＴｉＮを積層することもできる。
【００２２】図１３は第３層間絶縁膜１６０を形成する
工程を示す。即ち、前記ビットライン１５０の形成され
た半導体基板の全面に第８絶縁層を形成した後に、３次
平坦化工程を施して第３層間絶縁膜１６０を形成する。
前記第８絶縁層としては酸化膜を用いる。次に、前記ビ
ットライン１５０とワ−ドライン１１５，１１６による
自己整列を用いて、前記第３，第２，第１層間絶縁膜を
食刻する。この際、使用する食刻ガスとしてはＣ3Ｆ8や
Ｃ4Ｆ8を用い、３〜４ｍＴｏｒｒの圧力で食刻する。ま
た、食刻比率は、シリコン酸化膜に対するシリコン窒化
膜が２０：１以上となるべきである。ビットラインの上
部及び両側面にそれぞれ形成された前記第５絶縁層と第
６絶縁層は、酸化物との選択比の高いシリコン窒化膜よ
り構成する。
工程を示す。即ち、前記ビットライン１５０の形成され
た半導体基板の全面に第８絶縁層を形成した後に、３次
平坦化工程を施して第３層間絶縁膜１６０を形成する。
前記第８絶縁層としては酸化膜を用いる。次に、前記ビ
ットライン１５０とワ−ドライン１１５，１１６による
自己整列を用いて、前記第３，第２，第１層間絶縁膜を
食刻する。この際、使用する食刻ガスとしてはＣ3Ｆ8や
Ｃ4Ｆ8を用い、３〜４ｍＴｏｒｒの圧力で食刻する。ま
た、食刻比率は、シリコン酸化膜に対するシリコン窒化
膜が２０：１以上となるべきである。ビットラインの上
部及び両側面にそれぞれ形成された前記第５絶縁層と第
６絶縁層は、酸化物との選択比の高いシリコン窒化膜よ
り構成する。
【００２３】以後の誘電膜の蒸着工程、プレ−ト電極の
形成工程及び配線工程は通常の半導体装置の製造方法と
同一である。従って、通常のスタックキャパシタを形成
する方法を用いて本発明のＤＲＡＭセルの製作を終える
（図４及び図５参照）。
形成工程及び配線工程は通常の半導体装置の製造方法と
同一である。従って、通常のスタックキャパシタを形成
する方法を用いて本発明のＤＲＡＭセルの製作を終える
（図４及び図５参照）。
【００２４】
【発明の効果】以上説明したように本発明によれば次の
ような効果が得られる。第一に、平面的な観点からワ−
ドラインとビットラインが互いに交叉するセルアレイ上
でシリコン酸化膜に対するシリコン窒化膜の食刻比率が
２０：１以上となる食刻物質を用いることにより、スト
レ−ジ電極とビットライン又はストレ−ジ電極とワ−ド
とのストリンガやブリッジ現象を防止することができ
る。
ような効果が得られる。第一に、平面的な観点からワ−
ドラインとビットラインが互いに交叉するセルアレイ上
でシリコン酸化膜に対するシリコン窒化膜の食刻比率が
２０：１以上となる食刻物質を用いることにより、スト
レ−ジ電極とビットライン又はストレ−ジ電極とワ−ド
とのストリンガやブリッジ現象を防止することができ
る。
【００２５】第二、ストレ−ジノ−ドがビットラインと
ワ−ドラインによる自己整列方式でセルトランジスタの
ソ−スに直接的に接続されるので整列マ−ジンを改善す
ることができる。
ワ−ドラインによる自己整列方式でセルトランジスタの
ソ−スに直接的に接続されるので整列マ−ジンを改善す
ることができる。
【図１】従来の技術によるＤＲＡＭセルのワ−ドライン
の方向による断面図である。
の方向による断面図である。
【図２】従来の技術によるＤＲＡＭセルのビットライン
の方向による断面図である。
の方向による断面図である。
【図３】一般的なＤＲＡＭセルのレイアウト図である。
【図４】本発明による図３に示したＤＲＡＭセルのＡ−
Ａ′線による断面図である。
Ａ′線による断面図である。
【図５】本発明による図３に示したＤＲＡＭセルのＢ−
Ｂ′線による断面図である。
Ｂ′線による断面図である。
【図６】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
【図７】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
【図８】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
【図９】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
【図１０】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
【図１１】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
【図１２】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
【図１３】本発明によるＤＲＡＭセルの工程順序図であ
る。
る。
Claims (9)
- 【請求項１】 半導体基板上にゲ−ト酸化膜、第１導電
層、第２導電層及び第１絶縁層を順次に積層した後にパ
ターニングしてその上部にキャッピング層の形成された
ワ−ドラインを形成する工程と、 イオン注入によりセルトランジスタのソ−ス及びドレイ
ン領域を形成する工程と、 前記ワ−ドラインの両側壁にワ−ドラインスペ−サを形
成する工程と、 前記半導体基板上に第１層間絶縁膜を形成する工程と、 前記第１層間絶縁膜の所定部分を食刻してコンタクトホ
−ルを形成する工程と、 前記第１層間絶縁膜上にキャッピング層の形成されたビ
ットラインを形成する工程と、 前記ビットラインの両側壁にスペ−サを形成する工程
と、 前記半導体基板上に第２層間絶縁膜を形成する工程と、 前記ビットラインのキャッピング層とワ−ドラインのキ
ャッピング層に対する第２層間絶縁膜と第１層間絶縁膜
との食刻比率が略２０：１である食刻ガスを用いて、前
記第２層間絶縁膜及び第１層間絶縁膜を食刻してストレ
−ジ電極と前記セルトランジスタのソ−スを連結するた
めのコンタクトホ−ルを形成する工程と、 前記セルトランジスタの前記ソ−スに直接的に接続され
るストレ−ジ電極を形成する工程とを具備することを特
徴とするＤＲＡＭセルの製造方法。 - 【請求項２】 前記第１絶縁層はシリコン窒化膜よりな
ることを特徴とする請求項１に記載のＤＲＡＭセルの製
造方法。 - 【請求項３】 前記ワ−ドラインスペ−サはシリコン窒
化膜で形成することを特徴とする請求項１に記載のＤＲ
ＡＭセルの製造方法。 - 【請求項４】 前記ビットラインは、伝導性の優れるタ
ングステンよりなる単一層で、あるいはＴｉＮの障壁金
属とタングステンとが積層された二重層で形成すること
を特徴とする請求項１に記載のＤＲＡＭセルの製造方
法。 - 【請求項５】 前記ビットラインスペ−サは、酸化膜よ
り低い食刻比を有するシリコン窒化膜で形成することを
特徴とする請求項１に記載のＤＲＡＭセルの製造方法。 - 【請求項６】 前記食刻ガスはＣ3 Ｆ8またはＣ4Ｆ8で
あることを特徴とする請求項１に記載のＤＲＡＭセルの
製造方法。 - 【請求項７】 前記層間絶縁膜は３〜４ｍＴｏｒｒの圧
力で食刻されることを特徴とする請求項１に記載のＤＲ
ＡＭセルの製造方法。 - 【請求項８】 前記第１層間絶縁膜はＢＰＳＧ及びＯ3
−ＴＥＯＳのうちいずれか一つを用いて形成することを
特徴とする請求項１に記載のＤＲＡＭセルの製造方法。 - 【請求項９】 前記第１層間絶縁膜と第２層間絶縁膜は
エッチバック及びＣＭＰ工程のうちいずれか一つで形成
することを特徴とする請求項１に記載のＤＲＡＭセルの
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030686A KR0155886B1 (ko) | 1995-09-19 | 1995-09-19 | 고집적 dram 셀의 제조방법 |
| KR95-30686 | 1995-09-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982920A true JPH0982920A (ja) | 1997-03-28 |
Family
ID=19427204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8141700A Pending JPH0982920A (ja) | 1995-09-19 | 1996-06-04 | 高集積ｄｒａｍセルの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5663092A (ja) |
| JP (1) | JPH0982920A (ja) |
| KR (1) | KR0155886B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294645A (ja) * | 1999-03-29 | 2000-10-20 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| US6346482B2 (en) | 1998-05-08 | 2002-02-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved contact structure and a manufacturing method thereof |
| US6483140B1 (en) | 1999-07-26 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | DRAM storage node with insulating sidewalls |
| JP2006261708A (ja) * | 1999-09-02 | 2006-09-28 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 |
| JP2007134699A (ja) * | 1999-07-22 | 2007-05-31 | Micron Technology Inc | キャパシタ・オーバー・ビットラインメモリセルの形成方法 |
| JP2007227944A (ja) * | 1998-07-13 | 2007-09-06 | Samsung Electronics Co Ltd | Ｄｒａｍ装置の製造方法 |
| US7449390B2 (en) | 1999-07-22 | 2008-11-11 | Micron Technology, Inc. | Methods of forming memory |
| JP2008277722A (ja) * | 2007-04-27 | 2008-11-13 | Nanya Sci & Technol Co Ltd | ビット線コンタクトプラグを形成する方法及びトランジスタ構造 |
| JP4642261B2 (ja) * | 2000-06-27 | 2011-03-02 | 三星電子株式会社 | 自己整合コンタクトを有する半導体メモリ素子およびその製造方法 |
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|---|---|---|---|---|
| KR0155831B1 (ko) * | 1995-06-20 | 1998-12-01 | 김광호 | 셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법 |
| US6599847B1 (en) * | 1996-08-27 | 2003-07-29 | Taiwan Semiconductor Manufacturing Company | Sandwich composite dielectric layer yielding improved integrated circuit device reliability |
| US6037211A (en) * | 1997-05-05 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method of fabricating contact holes in high density integrated circuits using polysilicon landing plug and self-aligned etching processes |
| US5736450A (en) * | 1997-06-18 | 1998-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a cylindrical capacitor |
| US6277720B1 (en) * | 1997-06-30 | 2001-08-21 | Texas Instruments Incorporated | Silicon nitride dopant diffusion barrier in integrated circuits |
| KR100477839B1 (ko) * | 1997-12-23 | 2005-07-07 | 주식회사 하이닉스반도체 | 자기정렬방식의전하저장전극콘택홀형성방법 |
| KR100480583B1 (ko) * | 1998-03-20 | 2005-05-16 | 삼성전자주식회사 | 비콘택패턴과자기정렬적방법을이용한반도체장치의콘택형성방법 |
| US5972789A (en) * | 1998-06-01 | 1999-10-26 | Vanguard International Semiconductor Corporation | Method for fabricating reduced contacts using retardation layers |
| KR100487511B1 (ko) * | 1998-07-06 | 2005-08-01 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
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| US7482278B1 (en) * | 1999-02-11 | 2009-01-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Key-hole free process for high aspect ratio gap filling with reentrant spacer |
| KR100319623B1 (ko) * | 1999-05-18 | 2002-01-05 | 김영환 | 디램 셀 어레이 및 그 제조방법 |
| US6455903B1 (en) | 2000-01-26 | 2002-09-24 | Advanced Micro Devices, Inc. | Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation |
| JP2001257325A (ja) * | 2000-03-08 | 2001-09-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| TW200425298A (en) * | 2003-05-01 | 2004-11-16 | Nanya Technology Corp | Fabrication method for a damascene bitline contact |
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| KR100800495B1 (ko) * | 2007-02-27 | 2008-02-04 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
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-
1995
- 1995-09-19 KR KR1019950030686A patent/KR0155886B1/ko not_active IP Right Cessation
-
1996
- 1996-06-04 JP JP8141700A patent/JPH0982920A/ja active Pending
- 1996-06-14 US US08/664,976 patent/US5663092A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR970018564A (ko) | 1997-04-30 |
| US5663092A (en) | 1997-09-02 |
| KR0155886B1 (ko) | 1998-10-15 |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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