JP2000294645A - 半導体素子及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 チャンファが形成されたシリサイド層を備
えた半導体素子及びその製造方法を提供する。 【解決手段】 半導体基板上に形成された第１絶縁膜
と、前記第１絶縁膜上に形成された第１導電層パター
ン、ならびに前記第１導電層パターン上に形成され、前
記半導体基板の主面と実質的に垂直な下部エッジ及びチ
ャンファが形成された上部エッジを備えた第２導電層パ
ターンを有するゲート構造と、前記第２導電層パターン
上に形成され、第１幅を以って前記第２導電層パターン
の上部エッジより突出された側壁を有する第２絶縁膜と
を含む。このとき、前記チャンファが形成された上部エ
ッジの形状に対応する輪郭を有するアンダーカット領域
を形成するために、フォトレジストパターンのエーシン
グ工程と同時にまたは前記エーシング工程後に同一のチ
ャンバ内で連続して行われる等方性乾式エッチング工程
を利用する。
えた半導体素子及びその製造方法を提供する。 【解決手段】 半導体基板上に形成された第１絶縁膜
と、前記第１絶縁膜上に形成された第１導電層パター
ン、ならびに前記第１導電層パターン上に形成され、前
記半導体基板の主面と実質的に垂直な下部エッジ及びチ
ャンファが形成された上部エッジを備えた第２導電層パ
ターンを有するゲート構造と、前記第２導電層パターン
上に形成され、第１幅を以って前記第２導電層パターン
の上部エッジより突出された側壁を有する第２絶縁膜と
を含む。このとき、前記チャンファが形成された上部エ
ッジの形状に対応する輪郭を有するアンダーカット領域
を形成するために、フォトレジストパターンのエーシン
グ工程と同時にまたは前記エーシング工程後に同一のチ
ャンバ内で連続して行われる等方性乾式エッチング工程
を利用する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特に、金属シリサイド導電層を含む半
導体素子、前記導電層からなる下部構造物によって自己
整列されるコンタクトプラグを含む半導体素子、及びこ
れらの半導体素子の製造方法に関する。
製造方法に係り、特に、金属シリサイド導電層を含む半
導体素子、前記導電層からなる下部構造物によって自己
整列されるコンタクトプラグを含む半導体素子、及びこ
れらの半導体素子の製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化が進むにつれて、
下部配線膜と上部配線膜とを連結させるコンタクトホー
ルとその周辺配線との間隔が縮まり、さらに前記コンタ
クトホールのアスペクト比が増大しつつある。このた
め、多層配線構造を採用する高集積半導体素子の製造に
は、リソグラフィ工程を用いたコンタクトホールの形成
時に、正確で且つ厳しい工程条件が要求される。特に、
デザインルールが０．２５μｍ以下である素子を製造す
る時には、現在のリソグラフィ技術では、所望の工程が
再現性良く行えない。
下部配線膜と上部配線膜とを連結させるコンタクトホー
ルとその周辺配線との間隔が縮まり、さらに前記コンタ
クトホールのアスペクト比が増大しつつある。このた
め、多層配線構造を採用する高集積半導体素子の製造に
は、リソグラフィ工程を用いたコンタクトホールの形成
時に、正確で且つ厳しい工程条件が要求される。特に、
デザインルールが０．２５μｍ以下である素子を製造す
る時には、現在のリソグラフィ技術では、所望の工程が
再現性良く行えない。
【０００３】これにより、コンタクトホールの形成時に
リソグラフィ工程の限界を克服するため、自己整列法に
よるコンタクトホールの形成技術が開発された。この自
己整列法によるコンタクトホールの形成方法の１つとし
て、窒化膜スペーサをエッチング障壁層として使用する
方法がある。
リソグラフィ工程の限界を克服するため、自己整列法に
よるコンタクトホールの形成技術が開発された。この自
己整列法によるコンタクトホールの形成方法の１つとし
て、窒化膜スペーサをエッチング障壁層として使用する
方法がある。
【０００４】窒化膜スペーサをエッチング障壁層として
自己整列コンタクトホールを形成する方法によると、先
ず、通常のフォトリソグラフィ工程を用いたパターニン
グ方法によって半導体基板上に略矩形の断面形状を有す
る所定の下部構造物、例えば、ゲート電極などの導電層
を形成する。次に、前記結果物の全面に窒化膜を形成し
た後にエッチバックして前記導電層の側壁に窒化膜スペ
ーサを形成する。次に、酸化膜からなる層間絶縁膜を順
次形成する。しかる後、コンタクトホール領域として予
定された部分上の層間絶縁膜を露出させるフォトレジス
トパターンを形成し、前記露出された層間絶縁膜をエッ
チングして自己整列コンタクトホールを形成する。
自己整列コンタクトホールを形成する方法によると、先
ず、通常のフォトリソグラフィ工程を用いたパターニン
グ方法によって半導体基板上に略矩形の断面形状を有す
る所定の下部構造物、例えば、ゲート電極などの導電層
を形成する。次に、前記結果物の全面に窒化膜を形成し
た後にエッチバックして前記導電層の側壁に窒化膜スペ
ーサを形成する。次に、酸化膜からなる層間絶縁膜を順
次形成する。しかる後、コンタクトホール領域として予
定された部分上の層間絶縁膜を露出させるフォトレジス
トパターンを形成し、前記露出された層間絶縁膜をエッ
チングして自己整列コンタクトホールを形成する。
【０００５】前述のように、従来の自己整列コンタクト
ホールの形成方法では、前記層間絶縁膜と窒化膜スペー
サとのエッチング選択比が高い条件下に前記層間絶縁膜
をエッチングしてコンタクトホールを形成する。エッチ
ング工程中には、エッチング選択比を高めるために、多
量のポリマーを発生させる過炭素炭化フッ素ガス、例え
ば、Ｃ4Ｆ8、Ｃ5Ｆ8などが使用される。
ホールの形成方法では、前記層間絶縁膜と窒化膜スペー
サとのエッチング選択比が高い条件下に前記層間絶縁膜
をエッチングしてコンタクトホールを形成する。エッチ
ング工程中には、エッチング選択比を高めるために、多
量のポリマーを発生させる過炭素炭化フッ素ガス、例え
ば、Ｃ4Ｆ8、Ｃ5Ｆ8などが使用される。
【０００６】
【発明が解決しようとする課題】ところが、エッチング
選択比を高める条件下にエッチング工程を行うと、多量
のポリマーが発生されてコンタクトホールが形成される
前にエッチングが止まってしまう不都合が生じる。
選択比を高める条件下にエッチング工程を行うと、多量
のポリマーが発生されてコンタクトホールが形成される
前にエッチングが止まってしまう不都合が生じる。
【０００７】一方、層間絶縁膜と窒化膜スペーサとのエ
ッチング選択比を小さくすると、コンタクトホールの形
成前にエッチングが止まってしまう問題は解消される。
ところが、層間絶縁膜のエッチング時に前記窒化膜スペ
ーサが合わせてエッチングされる可能性がある。従っ
て、エッチング後の残留窒化膜スペーサでは、前記導電
層の側壁から必要な絶縁長さが確保し難い。その結果、
前記コンタクトホール内に形成される自己整列コンタク
トと前記導電層との間に短絡が生じ易くなる。
ッチング選択比を小さくすると、コンタクトホールの形
成前にエッチングが止まってしまう問題は解消される。
ところが、層間絶縁膜のエッチング時に前記窒化膜スペ
ーサが合わせてエッチングされる可能性がある。従っ
て、エッチング後の残留窒化膜スペーサでは、前記導電
層の側壁から必要な絶縁長さが確保し難い。その結果、
前記コンタクトホール内に形成される自己整列コンタク
トと前記導電層との間に短絡が生じ易くなる。
【０００８】特に、デザインルールが０．２５μｍ以下
である高集積半導体素子の製造工程において、窒化膜な
どのエッチング障壁膜により覆われたゲート電極または
ビットラインなどの導電層上に自己整列コンタクトホー
ルを形成する場合には、前記導電層とその上に形成され
る自己整列コンタクトとの間で確保されるべき絶縁厚さ
のマージンが十分でない。従って、自己整列コンタクト
ホールの形成のためのエッチング工程時に、層間絶縁膜
とエッチング障壁膜とのエッチング選択比が小さい条件
下にエッチング工程を行うと、エッチング障壁膜が消耗
または損傷されて導電層のエッジ部分では最小限の絶縁
長さが確保され難く、前記導電層のエッジ部分がコンタ
クトホールの内部に露出され易い。
である高集積半導体素子の製造工程において、窒化膜な
どのエッチング障壁膜により覆われたゲート電極または
ビットラインなどの導電層上に自己整列コンタクトホー
ルを形成する場合には、前記導電層とその上に形成され
る自己整列コンタクトとの間で確保されるべき絶縁厚さ
のマージンが十分でない。従って、自己整列コンタクト
ホールの形成のためのエッチング工程時に、層間絶縁膜
とエッチング障壁膜とのエッチング選択比が小さい条件
下にエッチング工程を行うと、エッチング障壁膜が消耗
または損傷されて導電層のエッジ部分では最小限の絶縁
長さが確保され難く、前記導電層のエッジ部分がコンタ
クトホールの内部に露出され易い。
【０００９】従って、高集積半導体素子を製造するため
の自己整列コンタクトホールの形成時に最適の工程条件
の工程マージンが小さく、素子の再現性が低下され、さ
らに素子動作の信頼性が低下される。
の自己整列コンタクトホールの形成時に最適の工程条件
の工程マージンが小さく、素子の再現性が低下され、さ
らに素子動作の信頼性が低下される。
【００１０】本発明は、上記事情に鑑みて成されたもの
であり、その目的は、高集積半導体素子を製造するため
の自己整列コンタクトの形成工程時に、下部導電層と自
己整列コンタクトとの間で必要な絶縁長さを確保するよ
うに工程マージンを増大させることが可能な構造を有す
る半導体素子を提供することである。
であり、その目的は、高集積半導体素子を製造するため
の自己整列コンタクトの形成工程時に、下部導電層と自
己整列コンタクトとの間で必要な絶縁長さを確保するよ
うに工程マージンを増大させることが可能な構造を有す
る半導体素子を提供することである。
【００１１】本発明の他の目的は、前述の構造を有する
下部構造物によって自己整列されるコンタクトプラグを
備えた半導体素子を提供することである。本発明のさら
に他の目的は、前述の半導体素子の製造方法を提供する
ことである。
下部構造物によって自己整列されるコンタクトプラグを
備えた半導体素子を提供することである。本発明のさら
に他の目的は、前述の半導体素子の製造方法を提供する
ことである。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明の一態様による半導体素子は、半導体基板上
に形成された第１絶縁膜と、前記第１絶縁膜上に形成さ
れた第１導電層パターン、ならびに前記第１導電層パタ
ーン上に形成され、前記半導体基板の主面と実質的に垂
直な下部エッジ及びチャンファ(chamfer)が形成された
上部エッジを備えた第２導電層パターンを有するゲート
構造と、前記第２導電層パターン上に形成され、第１幅
を有し、前記第２導電層パターンの上部エッジより突出
された側壁を有する第２絶縁膜とを含む。
に、本発明の一態様による半導体素子は、半導体基板上
に形成された第１絶縁膜と、前記第１絶縁膜上に形成さ
れた第１導電層パターン、ならびに前記第１導電層パタ
ーン上に形成され、前記半導体基板の主面と実質的に垂
直な下部エッジ及びチャンファ(chamfer)が形成された
上部エッジを備えた第２導電層パターンを有するゲート
構造と、前記第２導電層パターン上に形成され、第１幅
を有し、前記第２導電層パターンの上部エッジより突出
された側壁を有する第２絶縁膜とを含む。
【００１３】前記半導体素子は、前記第１絶縁スペーサ
及び前記半導体基板の活性領域を同時に露出させる自己
整列コンタクトホール内に形成され、前記ゲート構造に
よって自己整列されるコンタクトプラグをさらに含むこ
とができる。
及び前記半導体基板の活性領域を同時に露出させる自己
整列コンタクトホール内に形成され、前記ゲート構造に
よって自己整列されるコンタクトプラグをさらに含むこ
とができる。
【００１４】さらに、前記半導体素子は、前記半導体基
板上に形成され、所定の機能を有する特定回路部と、前
記半導体基板上に形成され、前記特定回路部と同一の機
能を有する冗長回路部と、前記第１絶縁膜上に形成さ
れ、前記特定回路部が不良の場合に前記特定回路部を前
記冗長回路部に代えるためにヒュージングされて除去で
き、前記ゲート構造と同一の構造を有するヒューズとを
さらに含むことができる。
板上に形成され、所定の機能を有する特定回路部と、前
記半導体基板上に形成され、前記特定回路部と同一の機
能を有する冗長回路部と、前記第１絶縁膜上に形成さ
れ、前記特定回路部が不良の場合に前記特定回路部を前
記冗長回路部に代えるためにヒュージングされて除去で
き、前記ゲート構造と同一の構造を有するヒューズとを
さらに含むことができる。
【００１５】さらに、前記半導体素子は、前記第２絶縁
膜を覆う平坦化された第１層間絶縁膜パターンと、前記
第１層間絶縁膜パターン上に形成されたビットライン
と、前記ビットラインの上面を覆う第３絶縁膜とをさら
に含むことができ、ここで前記ビットラインは、チャン
ファが形成された上部エッジを備えた導電パターンを有
する。
膜を覆う平坦化された第１層間絶縁膜パターンと、前記
第１層間絶縁膜パターン上に形成されたビットライン
と、前記ビットラインの上面を覆う第３絶縁膜とをさら
に含むことができ、ここで前記ビットラインは、チャン
ファが形成された上部エッジを備えた導電パターンを有
する。
【００１６】前記半導体素子は、前記ビットラインの側
壁及び前記第３絶縁膜の側壁を覆う第２絶縁スペーサを
さらに含むことができる。さらに、前記半導体素子は、
前記第３絶縁膜を覆う第２層間絶縁膜パターンと、前記
第２絶縁スペーサ及び前記半導体基板の活性領域を同時
に露出させる自己整列コンタクトホール内に形成され、
前記ビットラインによって自己整列されるコンタクトプ
ラグとをさらに含むことができる。
壁及び前記第３絶縁膜の側壁を覆う第２絶縁スペーサを
さらに含むことができる。さらに、前記半導体素子は、
前記第３絶縁膜を覆う第２層間絶縁膜パターンと、前記
第２絶縁スペーサ及び前記半導体基板の活性領域を同時
に露出させる自己整列コンタクトホール内に形成され、
前記ビットラインによって自己整列されるコンタクトプ
ラグとをさらに含むことができる。
【００１７】さらに、前記半導体素子は、前記第３絶縁
膜を覆う第２層間絶縁膜と、前記第１絶縁スペーサ、第
２絶縁スペーサ及び前記半導体基板の活性領域を同時に
露出させる自己整列コンタクトホール内に形成され、前
記ゲート構造及び前記ビットラインによって自己整列さ
れるコンタクトプラグとをさらに含むことができる。
膜を覆う第２層間絶縁膜と、前記第１絶縁スペーサ、第
２絶縁スペーサ及び前記半導体基板の活性領域を同時に
露出させる自己整列コンタクトホール内に形成され、前
記ゲート構造及び前記ビットラインによって自己整列さ
れるコンタクトプラグとをさらに含むことができる。
【００１８】本発明の他の態様による半導体素子は、半
導体基板上に形成された層間絶縁膜パターンと、前記層
間絶縁膜パターン上に形成され、チャンファが形成され
た上部エッジを備えた導電パターンを含むビットライン
と、前記ビットライン上に形成され、第１幅Ｗを有し、
前記ビットラインの上部エッジより突出された側壁を有
する絶縁膜とを含む。
導体基板上に形成された層間絶縁膜パターンと、前記層
間絶縁膜パターン上に形成され、チャンファが形成され
た上部エッジを備えた導電パターンを含むビットライン
と、前記ビットライン上に形成され、第１幅Ｗを有し、
前記ビットラインの上部エッジより突出された側壁を有
する絶縁膜とを含む。
【００１９】本発明の一態様による半導体素子の製造方
法では、半導体基板上に第１導電層を形成する。次に、
前記第１導電層上に第２導電層を形成する。次に、前記
第２導電層上に前記第２導電層の上面の一部を露出させ
る第１マスクパターンを形成する。次に、前記第１マス
クパターンをエッチングマスクとして前記第２導電層の
一部を等方性エッチングして、前記第１マスクパターン
の底面エッジを露出させる第１アンダーカット領域を形
成する。次に、前記第１マスクパターンをエッチングマ
スクとして前記第２導電層の残りの一部を異方性エッチ
ングして、前記半導体基板の主面と実質的に垂直な下部
エッジ及び前記第１アンダーカット領域の輪郭に沿って
チャンファが形成された上部エッジを備えた第２導電層
パターンを形成する。次に、前記第１マスクパターンを
エッチングマスクとして前記第１導電層を異方性エッチ
ングして、第１導電層パターンを形成する。前記第１ア
ンダーカット領域を形成する段階は、乾式エッチング方
法または湿式エッチング方法によって行われる。
法では、半導体基板上に第１導電層を形成する。次に、
前記第１導電層上に第２導電層を形成する。次に、前記
第２導電層上に前記第２導電層の上面の一部を露出させ
る第１マスクパターンを形成する。次に、前記第１マス
クパターンをエッチングマスクとして前記第２導電層の
一部を等方性エッチングして、前記第１マスクパターン
の底面エッジを露出させる第１アンダーカット領域を形
成する。次に、前記第１マスクパターンをエッチングマ
スクとして前記第２導電層の残りの一部を異方性エッチ
ングして、前記半導体基板の主面と実質的に垂直な下部
エッジ及び前記第１アンダーカット領域の輪郭に沿って
チャンファが形成された上部エッジを備えた第２導電層
パターンを形成する。次に、前記第１マスクパターンを
エッチングマスクとして前記第１導電層を異方性エッチ
ングして、第１導電層パターンを形成する。前記第１ア
ンダーカット領域を形成する段階は、乾式エッチング方
法または湿式エッチング方法によって行われる。
【００２０】前記第１アンダーカット領域を乾式エッチ
ング方法によって形成する場合には、ＣＦ4、Ｃ2Ｆ6、
ＣＨＦ3、ＣＯ、Ａｒ、Ｏ2、Ｎ2及びＨｅ−Ｏ2からなる
群より選ばれる少なくともいずれか１種のガスを使用す
ることができる。前記第１アンダーカット領域を湿式エ
ッチング方法によって形成する場合には、ＮＨ4ＯＨ、
Ｈ2Ｏ2及びＨ2Ｏの混合液を使用することができる。
ング方法によって形成する場合には、ＣＦ4、Ｃ2Ｆ6、
ＣＨＦ3、ＣＯ、Ａｒ、Ｏ2、Ｎ2及びＨｅ−Ｏ2からなる
群より選ばれる少なくともいずれか１種のガスを使用す
ることができる。前記第１アンダーカット領域を湿式エ
ッチング方法によって形成する場合には、ＮＨ4ＯＨ、
Ｈ2Ｏ2及びＨ2Ｏの混合液を使用することができる。
【００２１】本発明に係る半導体素子の製造方法におい
て、前記第１マスクパターンを形成する段階は、前記第
２導電層上に絶縁膜を形成する段階と、前記絶縁膜上に
フォトレジストパターンを形成する段階と、前記フォト
レジストパターンを用い前記絶縁膜を異方性エッチング
して、前記第１マスクパターンを形成する段階とを含
む。
て、前記第１マスクパターンを形成する段階は、前記第
２導電層上に絶縁膜を形成する段階と、前記絶縁膜上に
フォトレジストパターンを形成する段階と、前記フォト
レジストパターンを用い前記絶縁膜を異方性エッチング
して、前記第１マスクパターンを形成する段階とを含
む。
【００２２】前記第１マスクパターンを形成する段階後
に、前記フォトレジストパターンをエーシングして除去
する段階をさらに含み、前記第１アンダーカット領域の
形成段階は、前記フォトレジストパターンのエーシング
段階と同時に行われる。または、前記第１アンダーカッ
ト領域の形成段階は、前記フォトレジストパターンのエ
ーシング段階の直後に同一のチャンバ内で連続的に行わ
れる。
に、前記フォトレジストパターンをエーシングして除去
する段階をさらに含み、前記第１アンダーカット領域の
形成段階は、前記フォトレジストパターンのエーシング
段階と同時に行われる。または、前記第１アンダーカッ
ト領域の形成段階は、前記フォトレジストパターンのエ
ーシング段階の直後に同一のチャンバ内で連続的に行わ
れる。
【００２３】さらに、前記フォトレジストパターンをエ
ーシングして除去した後に残留する残留物をストリップ
して除去する段階をさらに含み、このとき、前記第１ア
ンダーカット領域の形成段階は、前記ストリップ段階の
直後に同一の洗浄システム内で連続的に行われる。
ーシングして除去した後に残留する残留物をストリップ
して除去する段階をさらに含み、このとき、前記第１ア
ンダーカット領域の形成段階は、前記ストリップ段階の
直後に同一の洗浄システム内で連続的に行われる。
【００２４】さらに、本発明に係る半導体素子の製造方
法においては、少なくとも前記第１導電層パターンの側
壁、第２導電層パターンの側壁及び第１マスクパターン
の側壁を覆う絶縁膜を形成する。次に、前記絶縁膜上に
平坦化された第１層間絶縁膜を形成する。次に、前記第
１層間絶縁膜を選択的にエッチングして前記半導体基板
の活性領域を露出させる自己整列コンタクトホールを形
成する。
法においては、少なくとも前記第１導電層パターンの側
壁、第２導電層パターンの側壁及び第１マスクパターン
の側壁を覆う絶縁膜を形成する。次に、前記絶縁膜上に
平坦化された第１層間絶縁膜を形成する。次に、前記第
１層間絶縁膜を選択的にエッチングして前記半導体基板
の活性領域を露出させる自己整列コンタクトホールを形
成する。
【００２５】さらに、本発明に係る半導体素子の製造方
法においては、前記第１導電層パターンを形成する段階
後に、前記第２導電層パターンをその露出された表面か
ら所定幅だけ除去してその最大幅が前記第１マスクパタ
ーンの幅及び前記第１導電層パターンの幅より小さいリ
セス(recess)された第２導電層パターンを形成する段階
をさらに含むことができる。
法においては、前記第１導電層パターンを形成する段階
後に、前記第２導電層パターンをその露出された表面か
ら所定幅だけ除去してその最大幅が前記第１マスクパタ
ーンの幅及び前記第１導電層パターンの幅より小さいリ
セス(recess)された第２導電層パターンを形成する段階
をさらに含むことができる。
【００２６】さらに、本発明に係る半導体素子の製造方
法においては、少なくとも前記第１導電層パターンの側
壁、リセスされた第２導電層パターンの側壁及び第１マ
スクパターンの側壁を覆う絶縁膜を形成する。次に、前
記絶縁膜上に平坦化された第１層間絶縁膜を形成する。
次に、前記第１層間絶縁膜を選択的にエッチングして前
記半導体基板の活性領域を露出させる自己整列コンタク
トホールを形成する。
法においては、少なくとも前記第１導電層パターンの側
壁、リセスされた第２導電層パターンの側壁及び第１マ
スクパターンの側壁を覆う絶縁膜を形成する。次に、前
記絶縁膜上に平坦化された第１層間絶縁膜を形成する。
次に、前記第１層間絶縁膜を選択的にエッチングして前
記半導体基板の活性領域を露出させる自己整列コンタク
トホールを形成する。
【００２７】さらに、本発明に係る半導体素子の製造方
法においては、前記第１マスクパターンを覆う平坦化さ
れた第１層間絶縁膜を形成する。次に、前記第１層間絶
縁膜上にビットラインを形成する。ここで、前記ビット
ラインを形成するために、前記第１層間絶縁膜上に第３
導電層を形成する。次に、前記第３導電層上に前記第３
導電層の上面の一部を露出させる第２マスクパターンを
形成する。次に、前記第２マスクパターンをエッチング
マスクとして前記第３導電層の一部を等方性エッチング
して前記第２マスクパターンの底面エッジを露出させる
第２アンダーカット領域を形成する。次に、前記第２マ
スクパターンをエッチングマスクとして前記第３導電層
の残りの一部を異方性エッチングして、前記半導体基板
の主面と実質的に垂直な下部エッジ及び前記第２アンダ
ーカット領域の輪郭に沿ってチャンファが形成された上
部エッジを備えた第３導電層パターンを形成する。
法においては、前記第１マスクパターンを覆う平坦化さ
れた第１層間絶縁膜を形成する。次に、前記第１層間絶
縁膜上にビットラインを形成する。ここで、前記ビット
ラインを形成するために、前記第１層間絶縁膜上に第３
導電層を形成する。次に、前記第３導電層上に前記第３
導電層の上面の一部を露出させる第２マスクパターンを
形成する。次に、前記第２マスクパターンをエッチング
マスクとして前記第３導電層の一部を等方性エッチング
して前記第２マスクパターンの底面エッジを露出させる
第２アンダーカット領域を形成する。次に、前記第２マ
スクパターンをエッチングマスクとして前記第３導電層
の残りの一部を異方性エッチングして、前記半導体基板
の主面と実質的に垂直な下部エッジ及び前記第２アンダ
ーカット領域の輪郭に沿ってチャンファが形成された上
部エッジを備えた第３導電層パターンを形成する。
【００２８】さらに、本発明に係る半導体素子の製造方
法においては、前記第１導電層パターンの側壁、第２導
電層パターンの側壁及び第１マスクパターンの側壁を覆
う第１絶縁スペーサを形成する。次に、前記第３導電層
パターンの側壁及び第２マスクパターンの側壁を覆う第
２絶縁スペーサを形成する。次に、前記第２マスクパタ
ーンを覆う第２層間絶縁膜を形成する。次に、前記第２
層間絶縁膜及び第１層間絶縁膜を選択的にエッチングし
て前記第１絶縁スペーサ、第２絶縁スペーサ及び前記半
導体基板の活性領域を同時に露出させる自己整列コンタ
クトホールを形成する。次に、前記自己整列コンタクト
ホール内に導電物質を充填して前記第１導電層パター
ン、第２導電層パターン及びビットラインによって自己
整列されるコンタクトプラグを形成する。
法においては、前記第１導電層パターンの側壁、第２導
電層パターンの側壁及び第１マスクパターンの側壁を覆
う第１絶縁スペーサを形成する。次に、前記第３導電層
パターンの側壁及び第２マスクパターンの側壁を覆う第
２絶縁スペーサを形成する。次に、前記第２マスクパタ
ーンを覆う第２層間絶縁膜を形成する。次に、前記第２
層間絶縁膜及び第１層間絶縁膜を選択的にエッチングし
て前記第１絶縁スペーサ、第２絶縁スペーサ及び前記半
導体基板の活性領域を同時に露出させる自己整列コンタ
クトホールを形成する。次に、前記自己整列コンタクト
ホール内に導電物質を充填して前記第１導電層パター
ン、第２導電層パターン及びビットラインによって自己
整列されるコンタクトプラグを形成する。
【００２９】本発明によると、素子の電気的な特性にま
ったく悪影響せずに、前記ゲート構造と前記ゲート構造
によって自己整列されるコンタクトプラグとの間で十分
な幅を有する絶縁スペーサにより必要な絶縁長さが確保
できる。これにより、本発明は、デザインルールが０．
２５μｍ以下である高集積半導体素子を製造する上で有
効に適用される。
ったく悪影響せずに、前記ゲート構造と前記ゲート構造
によって自己整列されるコンタクトプラグとの間で十分
な幅を有する絶縁スペーサにより必要な絶縁長さが確保
できる。これにより、本発明は、デザインルールが０．
２５μｍ以下である高集積半導体素子を製造する上で有
効に適用される。
【００３０】さらに、本発明によると、コンタクトプラ
グをゲート構造及びビットラインに同時に自己整列され
るように形成する場合にも、ビットラインをチャンファ
が形成された上部エッジを有するように形成することが
できるので、自己整列コンタクトホールの形成のための
エッチング工程後にビットラインの側壁を覆うスペーサ
は必要な絶縁長さを確保するのに十分な幅を維持する。
これにより、素子の電気的な特性にまったく悪影響せず
に、ビットラインまたはゲート構造と、前記コンタクト
プラグとの間で十分な絶縁長さを確保することができ
る。
グをゲート構造及びビットラインに同時に自己整列され
るように形成する場合にも、ビットラインをチャンファ
が形成された上部エッジを有するように形成することが
できるので、自己整列コンタクトホールの形成のための
エッチング工程後にビットラインの側壁を覆うスペーサ
は必要な絶縁長さを確保するのに十分な幅を維持する。
これにより、素子の電気的な特性にまったく悪影響せず
に、ビットラインまたはゲート構造と、前記コンタクト
プラグとの間で十分な絶縁長さを確保することができ
る。
【００３１】さらに、本発明に係る半導体素子の製造方
法においては、チャンファが形成された上部エッジを備
えた金属シリサイド層パターンを形成するための複雑な
工程追加が無い。その代わりに、チャンファが形成され
た上部エッジを備えた金属シリサイド層パターンの形成
工程は、金属シリサイド層のパターニング時に使用され
たフォトレジストパターンを除去するために必ず施され
るフォトレジストパターンのエーシング及びストリップ
工程と共に行われる。半導体素子の製造に欠けることの
できない工程を効率良く利用することにより、最小限の
工数によってアンダーカット領域の形成が可能となる。
法においては、チャンファが形成された上部エッジを備
えた金属シリサイド層パターンを形成するための複雑な
工程追加が無い。その代わりに、チャンファが形成され
た上部エッジを備えた金属シリサイド層パターンの形成
工程は、金属シリサイド層のパターニング時に使用され
たフォトレジストパターンを除去するために必ず施され
るフォトレジストパターンのエーシング及びストリップ
工程と共に行われる。半導体素子の製造に欠けることの
できない工程を効率良く利用することにより、最小限の
工数によってアンダーカット領域の形成が可能となる。
【００３２】
【発明の実施の形態】本発明の実施例は様々な形態に変
形でき、本発明の範囲が後述する実施例に限定されるも
のではない。本発明の実施例は当業界において通常の知
識を有した者に本発明をより完全に説明するために提供
されるものである。添付図面において、膜または領域の
厚さは明細書の明確性のために誇張されている。添付図
面において、同一の符号は同一の要素を表わす。さら
に、ある膜が他の膜または基板の"上部"にあると記載さ
れた場合、前記ある膜が前記他の膜または基板の上部に
直接存在することもでき、その間に他の膜が介在される
こともできる。以下、添付した図面に基づき、本発明を
さらに詳細に説明する。
形でき、本発明の範囲が後述する実施例に限定されるも
のではない。本発明の実施例は当業界において通常の知
識を有した者に本発明をより完全に説明するために提供
されるものである。添付図面において、膜または領域の
厚さは明細書の明確性のために誇張されている。添付図
面において、同一の符号は同一の要素を表わす。さら
に、ある膜が他の膜または基板の"上部"にあると記載さ
れた場合、前記ある膜が前記他の膜または基板の上部に
直接存在することもでき、その間に他の膜が介在される
こともできる。以下、添付した図面に基づき、本発明を
さらに詳細に説明する。
【００３３】（実施例１）図１は、本発明の一実施例に
従って具現された半導体素子の構成の一部を示すレイア
ウト図であって、本発明をＤＲＡＭセルに適用した場合
を説明するための図面である。
従って具現された半導体素子の構成の一部を示すレイア
ウト図であって、本発明をＤＲＡＭセルに適用した場合
を説明するための図面である。
【００３４】これを参照すると、それぞれワードライン
Ｗ／Ｌを構成する複数のゲート構造２０が一定方向に延
長され、複数のビットライン４０が前記ゲート構造２０
の延長方向と直交する方向に延長されている。さらに、
複数の自己整列コンタクト６０ｃが前記ゲート構造２０
及び前記ビットライン４０によって自己整列されるよう
に形成されている。
Ｗ／Ｌを構成する複数のゲート構造２０が一定方向に延
長され、複数のビットライン４０が前記ゲート構造２０
の延長方向と直交する方向に延長されている。さらに、
複数の自己整列コンタクト６０ｃが前記ゲート構造２０
及び前記ビットライン４０によって自己整列されるよう
に形成されている。
【００３５】前記自己整列コンタクト６０ｃは、例え
ば、ＣＯＢ（Ｃａｐａｃｉｔｏｒ ＯｖｅｒＢｉｔ ｌｉ
ｎｅ）構造において、キャパシタを半導体基板の活性領
域に電気的に接続させるためのコンタクトプラグ、また
は前記ビットライン４０の上部の中間パッドに接続され
るコンタクトプラグを構成できる。
ば、ＣＯＢ（Ｃａｐａｃｉｔｏｒ ＯｖｅｒＢｉｔ ｌｉ
ｎｅ）構造において、キャパシタを半導体基板の活性領
域に電気的に接続させるためのコンタクトプラグ、また
は前記ビットライン４０の上部の中間パッドに接続され
るコンタクトプラグを構成できる。
【００３６】前記自己整列コンタクト６０ｃを形成する
ためのコンタクトホールの形成時に、前記ビットライン
４０及びゲート構造２０に同時に自己整列されるように
コンタクトホールを単一のエッチング工程により形成す
る場合には、前記ゲート構造２０を覆うスペーサなどの
エッチング障壁膜はもちろん、前記ビットライン４０を
覆うスペーサなどのエッチング障壁膜に過度なエッチン
グストレスが加わり、前記ゲート構造２０またはビット
ライン４０と前記自己整列コンタクト６０ｃとの間で必
要な絶縁長さが確保し難い。
ためのコンタクトホールの形成時に、前記ビットライン
４０及びゲート構造２０に同時に自己整列されるように
コンタクトホールを単一のエッチング工程により形成す
る場合には、前記ゲート構造２０を覆うスペーサなどの
エッチング障壁膜はもちろん、前記ビットライン４０を
覆うスペーサなどのエッチング障壁膜に過度なエッチン
グストレスが加わり、前記ゲート構造２０またはビット
ライン４０と前記自己整列コンタクト６０ｃとの間で必
要な絶縁長さが確保し難い。
【００３７】本発明に係る半導体素子においては、前述
のような場合であっても前記ゲート構造２０またはビッ
トライン４０と前記自己整列コンタクト６０ｃとの間で
十分な絶縁長さが確保可能である。以下、これについて
具体的に説明する。
のような場合であっても前記ゲート構造２０またはビッ
トライン４０と前記自己整列コンタクト６０ｃとの間で
十分な絶縁長さが確保可能である。以下、これについて
具体的に説明する。
【００３８】図２は、図１のII-II'線断面図である。こ
れを参照すると、前記ゲート構造２０が半導体基板１０
上のゲート酸化膜１２上に形成されている。前記ゲート
構造２０は、ポリシリコン層パターン２２及び金属シリ
サイド層パターン２４が順次積層されたポリサイド構造
となっている。前記金属シリサイド層パターン２４は、
前記半導体基板１０の主面と実質的に垂直な下部エッジ
２４ａ及びチャンファが形成された上部エッジ２４ｂを
備えている。
れを参照すると、前記ゲート構造２０が半導体基板１０
上のゲート酸化膜１２上に形成されている。前記ゲート
構造２０は、ポリシリコン層パターン２２及び金属シリ
サイド層パターン２４が順次積層されたポリサイド構造
となっている。前記金属シリサイド層パターン２４は、
前記半導体基板１０の主面と実質的に垂直な下部エッジ
２４ａ及びチャンファが形成された上部エッジ２４ｂを
備えている。
【００３９】前記ゲート構造２０の上面は、所定幅Ｗを
有する絶縁マスク２６によって覆われている。前記絶縁
マスク２６は、前記金属シリサイド層パターン２４の上
部エッジ２４ｂより突出された側壁２６ａを有する。従
って、前記金属シリサイド層パターン２４の上部エッジ
２４ｂによって前記絶縁マスク２６の底面エッジ近傍に
はアンダーカット領域２５が形成される。
有する絶縁マスク２６によって覆われている。前記絶縁
マスク２６は、前記金属シリサイド層パターン２４の上
部エッジ２４ｂより突出された側壁２６ａを有する。従
って、前記金属シリサイド層パターン２４の上部エッジ
２４ｂによって前記絶縁マスク２６の底面エッジ近傍に
はアンダーカット領域２５が形成される。
【００４０】前記ゲート構造２０の側壁及び前記絶縁マ
スク２６の側壁は、第１絶縁スペーサ２８によって覆わ
れている。さらに、第１層間絶縁膜パターン３２及び第
２層間絶縁膜パターン５２を貫通して形成されたコンタ
クトホール６０ｈを充填するコンタクトプラグ６０、例
えば、ポリシリコンプラグによって前記自己整列コンタ
クト６０ｃが構成される。
スク２６の側壁は、第１絶縁スペーサ２８によって覆わ
れている。さらに、第１層間絶縁膜パターン３２及び第
２層間絶縁膜パターン５２を貫通して形成されたコンタ
クトホール６０ｈを充填するコンタクトプラグ６０、例
えば、ポリシリコンプラグによって前記自己整列コンタ
クト６０ｃが構成される。
【００４１】前記金属シリサイド層パターン２４の上部
エッジ２４ｂにはチャンファが形成されているので、前
記ゲート構造２０と前記コンタクトプラグ６０との間、
特に前記ゲート構造２０のエッジ部分と前記コンタクト
プラグ６０との間で第１絶縁スペーサ２８の幅が十分確
保される。これにより、前記ゲート構造２０と前記コン
タクトプラグ６０との間で必要な絶縁長さが確保可能と
なる。
エッジ２４ｂにはチャンファが形成されているので、前
記ゲート構造２０と前記コンタクトプラグ６０との間、
特に前記ゲート構造２０のエッジ部分と前記コンタクト
プラグ６０との間で第１絶縁スペーサ２８の幅が十分確
保される。これにより、前記ゲート構造２０と前記コン
タクトプラグ６０との間で必要な絶縁長さが確保可能と
なる。
【００４２】図３は、図１のIII-III'線断面図である。
これを参照すると、前記第１層間絶縁膜パターン３２上
にアルミニウム（Ａｌ）またはタングステン（Ｗ）など
の金属からなるビットライン４０が形成されている。前
記ビットライン４０は、チャンファが形成された上部エ
ッジ４０ｂを備えている。
これを参照すると、前記第１層間絶縁膜パターン３２上
にアルミニウム（Ａｌ）またはタングステン（Ｗ）など
の金属からなるビットライン４０が形成されている。前
記ビットライン４０は、チャンファが形成された上部エ
ッジ４０ｂを備えている。
【００４３】前記ビットライン４０の上面は、絶縁マス
ク４６によって覆われている。前記絶縁マスク４６は前
記ビットライン４０の上部エッジ４０ｂより突出された
側壁４６ｂを有する。従って、前記ビットライン４０の
チャンファが形成された上部エッジ４０ｂによって前記
絶縁マスク４６の底面エッジ近傍にアンダーカット領域
４５が形成される。前記ビットライン４０の側壁及び前
記絶縁マスク４６の側壁は第２絶縁スペーサ４８によっ
て覆われている。
ク４６によって覆われている。前記絶縁マスク４６は前
記ビットライン４０の上部エッジ４０ｂより突出された
側壁４６ｂを有する。従って、前記ビットライン４０の
チャンファが形成された上部エッジ４０ｂによって前記
絶縁マスク４６の底面エッジ近傍にアンダーカット領域
４５が形成される。前記ビットライン４０の側壁及び前
記絶縁マスク４６の側壁は第２絶縁スペーサ４８によっ
て覆われている。
【００４４】前記ビットライン４０の上部エッジ４０ｂ
にはチャンファが形成されているので、前記ビットライ
ン４０とコンタクトプラグ６０との間で第２絶縁スペー
サ４８の幅が十分確保される。これにより、前記ビット
ライン４０と前記コンタクトプラグ６０との間で必要な
絶縁長さが確保可能となる。図３Ａは、前記ビットライ
ン４０が単一層の金属パターンによって形成された場合
を示すものであって、前記ビットライン４０の構造は、
この構造に限定されない。
にはチャンファが形成されているので、前記ビットライ
ン４０とコンタクトプラグ６０との間で第２絶縁スペー
サ４８の幅が十分確保される。これにより、前記ビット
ライン４０と前記コンタクトプラグ６０との間で必要な
絶縁長さが確保可能となる。図３Ａは、前記ビットライ
ン４０が単一層の金属パターンによって形成された場合
を示すものであって、前記ビットライン４０の構造は、
この構造に限定されない。
【００４５】図４は、図３に示されたビットライン構造
４０の変形実施例であって、図１のIII-III'線断面図に
対応するものである。図４を参照すると、ビットライン
４０'が、前記ゲート構造２０のように、ポリシリコン
層パターン４２及び金属シリサイド層パターン４４が順
次積層されたポリサイド構造で形成された以外は、図３
のビットライン４０と同様である。
４０の変形実施例であって、図１のIII-III'線断面図に
対応するものである。図４を参照すると、ビットライン
４０'が、前記ゲート構造２０のように、ポリシリコン
層パターン４２及び金属シリサイド層パターン４４が順
次積層されたポリサイド構造で形成された以外は、図３
のビットライン４０と同様である。
【００４６】図５は、図１のIV-IV'線断面図である。前
記コンタクトプラグ６０は、前記ゲート構造２０及びビ
ットライン４０によって自己整列されている。単一層の
金属ターン構造を有する前記ビットライン４０は、チャ
ンファが形成された上部エッジ４０ｂを備えており、前
記ゲート構造２０の金属シリサイド層パターン２４はチ
ャンファが形成された上部エッジ２４ｂを備えている。
従って、前記第１絶縁スペーサ２８及び第２絶縁スペー
サ４８を同時に露出させるコンタクトホール６０ｈを形
成するとき、前記第１絶縁スペーサ２８及び第２絶縁ス
ペーサ４８に過度なエッチングストレスが加わっても、
前記第１絶縁スペーサ２８及び第２絶縁スペーサ４８は
前記ゲート構造２０と前記コンタクトプラグ６０との
間、及び前記ビットライン４０と前記コンタクトプラグ
６０との間のそれぞれで必要な絶縁長さが十分確保でき
る程度に広い幅を有する。
記コンタクトプラグ６０は、前記ゲート構造２０及びビ
ットライン４０によって自己整列されている。単一層の
金属ターン構造を有する前記ビットライン４０は、チャ
ンファが形成された上部エッジ４０ｂを備えており、前
記ゲート構造２０の金属シリサイド層パターン２４はチ
ャンファが形成された上部エッジ２４ｂを備えている。
従って、前記第１絶縁スペーサ２８及び第２絶縁スペー
サ４８を同時に露出させるコンタクトホール６０ｈを形
成するとき、前記第１絶縁スペーサ２８及び第２絶縁ス
ペーサ４８に過度なエッチングストレスが加わっても、
前記第１絶縁スペーサ２８及び第２絶縁スペーサ４８は
前記ゲート構造２０と前記コンタクトプラグ６０との
間、及び前記ビットライン４０と前記コンタクトプラグ
６０との間のそれぞれで必要な絶縁長さが十分確保でき
る程度に広い幅を有する。
【００４７】図６は、図５に示されたビットライン構造
の変形実施例であって、図１のIV-IV'線断面図に対応す
るものである。図６を参照すると、ビットライン４０'
が、前記ゲート構造２０のように、ポリシリコン層パタ
ーン４２及び金属シリサイド層パターン４４が順次積層
されたポリサイド構造で形成されている以外は、図５の
ビットラインの構造と同様である。
の変形実施例であって、図１のIV-IV'線断面図に対応す
るものである。図６を参照すると、ビットライン４０'
が、前記ゲート構造２０のように、ポリシリコン層パタ
ーン４２及び金属シリサイド層パターン４４が順次積層
されたポリサイド構造で形成されている以外は、図５の
ビットラインの構造と同様である。
【００４８】図７は、図５に示されたビットライン構造
の他の変形実施例であって、図１のIV-IV'線断面図に対
応するものである。図７の実施例では、図４でのビット
ラインと同一の構造を有するビットライン４０'を形成
し、通常のゲート構造２０'、例えば、ドーピングされ
たポリシリコンからなるゲート構造を形成した。
の他の変形実施例であって、図１のIV-IV'線断面図に対
応するものである。図７の実施例では、図４でのビット
ラインと同一の構造を有するビットライン４０'を形成
し、通常のゲート構造２０'、例えば、ドーピングされ
たポリシリコンからなるゲート構造を形成した。
【００４９】図８は、本発明の他の実施例に従って具現
された不揮発性半導体メモリ素子、特にフラッシュメモ
リセルの構成の一部を示す断面図である。図中、参照番
号"ａ"はセル領域を表わし、参照番号"ｂ"は周辺回路領
域を表わす。
された不揮発性半導体メモリ素子、特にフラッシュメモ
リセルの構成の一部を示す断面図である。図中、参照番
号"ａ"はセル領域を表わし、参照番号"ｂ"は周辺回路領
域を表わす。
【００５０】素子分離領域６１０を備えた半導体基板６
００のセルアレイ領域"ａ"にはソース領域６２０及びド
レイン領域６２２が形成されている。セルアレイ領域"
ａ"にはトンネル酸化膜６３０、浮遊ゲート６４０、誘
電体膜６４２及び制御ゲート６４７が順次積層されてな
るゲート構造６４９が形成されている。
００のセルアレイ領域"ａ"にはソース領域６２０及びド
レイン領域６２２が形成されている。セルアレイ領域"
ａ"にはトンネル酸化膜６３０、浮遊ゲート６４０、誘
電体膜６４２及び制御ゲート６４７が順次積層されてな
るゲート構造６４９が形成されている。
【００５１】前記セルアレイ領域"ａ"において、前記制
御ゲート６４７は、ポリシリコン層パターン６４６及び
金属シリサイド層パターン６４８が順次積層されたポリ
サイド構造で形成されている。前記金属シリサイド層パ
ターン６４８は、前記半導体基板６００の主面と実質的
に垂直な下部エッジ６４８ａ、及びチャンファが形成さ
れた上部エッジ６４８ｂを備えている。
御ゲート６４７は、ポリシリコン層パターン６４６及び
金属シリサイド層パターン６４８が順次積層されたポリ
サイド構造で形成されている。前記金属シリサイド層パ
ターン６４８は、前記半導体基板６００の主面と実質的
に垂直な下部エッジ６４８ａ、及びチャンファが形成さ
れた上部エッジ６４８ｂを備えている。
【００５２】前記制御ゲート６４７の上面は、絶縁マス
ク６５０によって覆われている。前記絶縁マスク６５０
は、前記金属シリサイド層パターン６４８の上部エッジ
６４８ｂより突出された側壁６５０ａを有する。従っ
て、前記金属シリサイド層パターン６４８の上部エッジ
６４８ｂによって前記絶縁マスク６５０の底面エッジ近
傍にはアンダーカット領域６５５が形成される。前記ゲ
ート構造６４９の側壁及び前記絶縁マスク６５０の側壁
６５０ａは、絶縁スペーサ６５８によって覆われてい
る。
ク６５０によって覆われている。前記絶縁マスク６５０
は、前記金属シリサイド層パターン６４８の上部エッジ
６４８ｂより突出された側壁６５０ａを有する。従っ
て、前記金属シリサイド層パターン６４８の上部エッジ
６４８ｂによって前記絶縁マスク６５０の底面エッジ近
傍にはアンダーカット領域６５５が形成される。前記ゲ
ート構造６４９の側壁及び前記絶縁マスク６５０の側壁
６５０ａは、絶縁スペーサ６５８によって覆われてい
る。
【００５３】さらに、前記ゲート構造６４９、ソース領
域６２０及びドレイン領域６２２が形成されている前記
半導体基板６００とその上部に形成される金属配線層６
７０とを電気的に分離させるために、これらの間に層間
絶縁膜パターン６６０が形成されている。前記層間絶縁
膜パターン６６０を貫通して形成されたコンタクトホー
ル６７２ｈ内には前記ゲート構造６４９によって自己整
列されるコンタクトプラグ６７２が形成されている。前
記コンタクトプラグ６７２を介して前記セルアレイ領
域"ａ"のドレイン領域６２２及び前記金属配線層６７０
が電気的に接続される。
域６２０及びドレイン領域６２２が形成されている前記
半導体基板６００とその上部に形成される金属配線層６
７０とを電気的に分離させるために、これらの間に層間
絶縁膜パターン６６０が形成されている。前記層間絶縁
膜パターン６６０を貫通して形成されたコンタクトホー
ル６７２ｈ内には前記ゲート構造６４９によって自己整
列されるコンタクトプラグ６７２が形成されている。前
記コンタクトプラグ６７２を介して前記セルアレイ領
域"ａ"のドレイン領域６２２及び前記金属配線層６７０
が電気的に接続される。
【００５４】前記制御ゲート６４７を構成する金属シリ
サイド層パターン６４８の上部エッジ６４８ｂにはチャ
ンファが形成されているので、前記ゲート構造６４９と
前記コンタクトプラグ６７２との間、特に前記ゲート構
造６４９のエッジ部分と前記コンタクトプラグ６７２と
の間で前記絶縁スペーサ６５８の幅が十分確保される。
これにより、前記ゲート構造６４９と前記コンタクトプ
ラグ６７２との間で必要な絶縁長さが確保可能となる。
サイド層パターン６４８の上部エッジ６４８ｂにはチャ
ンファが形成されているので、前記ゲート構造６４９と
前記コンタクトプラグ６７２との間、特に前記ゲート構
造６４９のエッジ部分と前記コンタクトプラグ６７２と
の間で前記絶縁スペーサ６５８の幅が十分確保される。
これにより、前記ゲート構造６４９と前記コンタクトプ
ラグ６７２との間で必要な絶縁長さが確保可能となる。
【００５５】一般に、スタティックランダムアクセスメ
モリ（ＳＲＡＭ）及びダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）などの半導体素子には、それらの製造
収率を向上させるために冗長回路が組み込まれる。これ
らの冗長回路は、半導体素子の製造工程中に生じる欠陥
によって半導体素子の収率が減少されることを防止する
ために採用されるものである。
モリ（ＳＲＡＭ）及びダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）などの半導体素子には、それらの製造
収率を向上させるために冗長回路が組み込まれる。これ
らの冗長回路は、半導体素子の製造工程中に生じる欠陥
によって半導体素子の収率が減少されることを防止する
ために採用されるものである。
【００５６】半導体素子内で所定の機能をする特定回路
部と同じ機能を持たせて冗長回路部を構成して前記特定
回路部に冗長性を与えることにより、前記特定回路部で
生じうる欠陥によって前記半導体素子の全体の機能が損
傷されることを防止する。
部と同じ機能を持たせて冗長回路部を構成して前記特定
回路部に冗長性を与えることにより、前記特定回路部で
生じうる欠陥によって前記半導体素子の全体の機能が損
傷されることを防止する。
【００５７】不良の特定回路部を前記冗長回路部に代え
るために、半導体素子にはヒュージング可能な、すなわ
ち、レーザービームスポットによって溶断可能なヒュー
ズが取り付けられる。
るために、半導体素子にはヒュージング可能な、すなわ
ち、レーザービームスポットによって溶断可能なヒュー
ズが取り付けられる。
【００５８】図９は、それぞれ冗長回路を具備した複数
のチップを含む半導体素子の構成を示すものであって、
開ループ形成型の冗長回路を具備したチップＳＣの略図
である。
のチップを含む半導体素子の構成を示すものであって、
開ループ形成型の冗長回路を具備したチップＳＣの略図
である。
【００５９】チップＳＣは、例えば、半導体メモリ素子
内で同一の機能を有する複数のメモリセルをそれぞれ含
む同一の機能を有する特定回路部Ｎ1，Ｎ2，．．．，Ｎ
m を含む。前記特定回路部Ｎ1，Ｎ2，．．．，Ｎm に
は、それぞれこれらを活性化させるために溶断可能なヒ
ューズＦ1，Ｆ2，．．．，Ｆmが取り付けられている。
さらに、前記チップＳＣ内には、前記特定回路部Ｎ1，
Ｎ2，．．．，Ｎmのうち非活性化されたものと取り替え
るために前記特定回路部Ｎ1，Ｎ2，．．．，Ｎmと同一
の機能を有する冗長回路部Ｒが形成されている。前記冗
長回路部Ｒを活性化させるために、ヒューズＦRが溶断
可能である。
内で同一の機能を有する複数のメモリセルをそれぞれ含
む同一の機能を有する特定回路部Ｎ1，Ｎ2，．．．，Ｎ
m を含む。前記特定回路部Ｎ1，Ｎ2，．．．，Ｎm に
は、それぞれこれらを活性化させるために溶断可能なヒ
ューズＦ1，Ｆ2，．．．，Ｆmが取り付けられている。
さらに、前記チップＳＣ内には、前記特定回路部Ｎ1，
Ｎ2，．．．，Ｎmのうち非活性化されたものと取り替え
るために前記特定回路部Ｎ1，Ｎ2，．．．，Ｎmと同一
の機能を有する冗長回路部Ｒが形成されている。前記冗
長回路部Ｒを活性化させるために、ヒューズＦRが溶断
可能である。
【００６０】前記各ヒューズ Ｆ1，Ｆ2，．．．，Ｆm
は、ワードラインを構成するゲート構造と同時に形成さ
れるスペアゲート構造、またはビットラインと同時に形
成されるスペアビットラインによって形成できる。
は、ワードラインを構成するゲート構造と同時に形成さ
れるスペアゲート構造、またはビットラインと同時に形
成されるスペアビットラインによって形成できる。
【００６１】図１０は、本発明の好適な実施例によるヒ
ューズ付き半導体素子の断面図であって、ヒューズが前
述のようなスペアゲート構造と同時に形成される場合が
示されている。これを参照すると、半導体基板７０の一
部に絶縁膜７１が形成されている。前記絶縁膜７１は、
隣合った半導体素子を電気的に分離させるための素子分
離膜である。図１０には、前記絶縁膜７１をフィールド
酸化膜から形成する場合が示されているが、前記絶縁膜
７１はトレンチ素子分離法によって形成された素子分離
膜であっても構わない。前記絶縁膜７１は、２０００〜
８０００Åの膜厚にて形成される。
ューズ付き半導体素子の断面図であって、ヒューズが前
述のようなスペアゲート構造と同時に形成される場合が
示されている。これを参照すると、半導体基板７０の一
部に絶縁膜７１が形成されている。前記絶縁膜７１は、
隣合った半導体素子を電気的に分離させるための素子分
離膜である。図１０には、前記絶縁膜７１をフィールド
酸化膜から形成する場合が示されているが、前記絶縁膜
７１はトレンチ素子分離法によって形成された素子分離
膜であっても構わない。前記絶縁膜７１は、２０００〜
８０００Åの膜厚にて形成される。
【００６２】前記絶縁膜７１上にはヒューズ７４が形成
されている。前記ヒューズ７４は、ポリシリコン層パタ
ーン７２及び金属シリサイド層パターン７３が順次積層
されたポリサイド構造となっている。前記金属シリサイ
ド層パターン７３は、前記半導体基板７０の主面と実質
的に垂直な下部エッジ７３ａ、及びチャンファが形成さ
れた上部エッジ７３ｂを備えている。前記絶縁層７１
は、前記ヒューズ７４を隣合った素子、特に半導体基板
７０から取り外す機能をする。
されている。前記ヒューズ７４は、ポリシリコン層パタ
ーン７２及び金属シリサイド層パターン７３が順次積層
されたポリサイド構造となっている。前記金属シリサイ
ド層パターン７３は、前記半導体基板７０の主面と実質
的に垂直な下部エッジ７３ａ、及びチャンファが形成さ
れた上部エッジ７３ｂを備えている。前記絶縁層７１
は、前記ヒューズ７４を隣合った素子、特に半導体基板
７０から取り外す機能をする。
【００６３】図１０には、前記ヒューズ７４がポリサイ
ド構造となっている場合が示されているが、前記ヒュー
ズ７４は、チャンファが形成された上部エッジを備えた
単一層の金属パターンから形成しても良い。
ド構造となっている場合が示されているが、前記ヒュー
ズ７４は、チャンファが形成された上部エッジを備えた
単一層の金属パターンから形成しても良い。
【００６４】前記ヒューズ７４及び絶縁層７１上には、
複数の層間絶縁膜７５、７６、７７及び７８が順次積層
されている。前記ヒューズ７４の上部には、前記複数の
層間絶縁膜７５、７６、７７、７８を貫通して開口７９
が形成されている。
複数の層間絶縁膜７５、７６、７７及び７８が順次積層
されている。前記ヒューズ７４の上部には、前記複数の
層間絶縁膜７５、７６、７７、７８を貫通して開口７９
が形成されている。
【００６５】所定の機能を有する特定回路部と同一の機
能を有する冗長回路部を活性化させ、この活性化された
冗長回路部を不良の特定回路部と取り替えるために、前
記開口７９を介して前記ヒューズ７４にレーザーを印加
することにより前記ヒューズ７４が溶断される。
能を有する冗長回路部を活性化させ、この活性化された
冗長回路部を不良の特定回路部と取り替えるために、前
記開口７９を介して前記ヒューズ７４にレーザーを印加
することにより前記ヒューズ７４が溶断される。
【００６６】図１１は、本発明の他の実施例によるヒュ
ーズ付き半導体素子の断面図であって、ヒューズが前述
のようなスペアビットラインと同時に形成される場合が
示されている。これを参照すると、半導体基板８０上に
第１層間絶縁膜８２が形成されている。前記第１層間絶
縁膜８２は、ゲート構造などの下部構造物を上部導電層
と絶縁させるために、前記下部構造物を覆って形成され
た絶縁層である。
ーズ付き半導体素子の断面図であって、ヒューズが前述
のようなスペアビットラインと同時に形成される場合が
示されている。これを参照すると、半導体基板８０上に
第１層間絶縁膜８２が形成されている。前記第１層間絶
縁膜８２は、ゲート構造などの下部構造物を上部導電層
と絶縁させるために、前記下部構造物を覆って形成され
た絶縁層である。
【００６７】前記第１層間絶縁膜８２上にはヒューズ８
５が形成されている。前記ヒューズ８５は、ポリシリコ
ン層パターン８３及び金属シリサイド層パターン８４が
順次積層されたポリサイド構造となっている。前記金属
シリサイド層パターン８４は、前記半導体基板８０の主
面と実質的に垂直な下部エッジ８４ａ、及びチャンファ
が形成された上部エッジ８４ｂを備えている。
５が形成されている。前記ヒューズ８５は、ポリシリコ
ン層パターン８３及び金属シリサイド層パターン８４が
順次積層されたポリサイド構造となっている。前記金属
シリサイド層パターン８４は、前記半導体基板８０の主
面と実質的に垂直な下部エッジ８４ａ、及びチャンファ
が形成された上部エッジ８４ｂを備えている。
【００６８】図１１には、前記ヒューズ８５がポリサイ
ド構造となっている場合が示されているが、前記ヒュー
ズ８５はチャンファが形成された上部エッジを備えた単
一層の金属パターンから形成しても良い。
ド構造となっている場合が示されているが、前記ヒュー
ズ８５はチャンファが形成された上部エッジを備えた単
一層の金属パターンから形成しても良い。
【００６９】前記ヒューズ８５及び第１層間絶縁膜８２
上には複数の層間絶縁膜８６、８７及び８８が順次積層
されている。前記ヒューズ８５の上部には、前記複数の
層間絶縁膜８６、８７及び８８を貫通して開口８９が形
成されている。
上には複数の層間絶縁膜８６、８７及び８８が順次積層
されている。前記ヒューズ８５の上部には、前記複数の
層間絶縁膜８６、８７及び８８を貫通して開口８９が形
成されている。
【００７０】所定の機能を有する特定回路部と同一の機
能を有する冗長回路部を活性化させ、この活性化された
冗長回路部を不良の特定回路部に取り替えるために、前
記開口８９を介して前記ヒューズ８５にレーザーを印加
することにより、前記ヒューズ８５が溶断される。本願
の発明者らは、前述のようにチャンファが形成された金
属シリサイド層パターンを形成するための方法を開発す
るために、次のような実験を行った。
能を有する冗長回路部を活性化させ、この活性化された
冗長回路部を不良の特定回路部に取り替えるために、前
記開口８９を介して前記ヒューズ８５にレーザーを印加
することにより、前記ヒューズ８５が溶断される。本願
の発明者らは、前述のようにチャンファが形成された金
属シリサイド層パターンを形成するための方法を開発す
るために、次のような実験を行った。
【００７１】図１２は、シリコンウェーハ上にタングス
テンシリサイド層（ＷＳｉｘ層）を形成した後にエッチ
ング液を使って前記タングステンシリサイド層を等方性
エッチングするとき、前記エッチング液の温度に対する
タングステンシリサイドの消耗量の変化を示すものであ
る。
テンシリサイド層（ＷＳｉｘ層）を形成した後にエッチ
ング液を使って前記タングステンシリサイド層を等方性
エッチングするとき、前記エッチング液の温度に対する
タングステンシリサイドの消耗量の変化を示すものであ
る。
【００７２】前記エッチング液としてはＮＨ4ＯＨ、Ｈ2
Ｏ2及びＨ2Ｏの混合液（以下、ＳＣＩ溶液）が使用され
た。前記ＳＣＩ溶液は、その総重量を基準に１．７重量
％のＮＨ4ＯＨ及び４．１重量％の Ｈ2Ｏ2を含有するよ
うに製造された。
Ｏ2及びＨ2Ｏの混合液（以下、ＳＣＩ溶液）が使用され
た。前記ＳＣＩ溶液は、その総重量を基準に１．７重量
％のＮＨ4ＯＨ及び４．１重量％の Ｈ2Ｏ2を含有するよ
うに製造された。
【００７３】ここで、ＳＣＩ溶液の温度を３０℃〜９０
℃の範囲にしてタングステンシリサイド層のエッチング
による消耗量を測定したところ、４０℃〜８０℃の範囲
内でタングステンシリサイド層の消耗量が略線形的に増
加することが確認できた（図１２参照）。これから、Ｓ
ＣＩ溶液の温度を前述の温度範囲内に調節することによ
り、タングステンシリサイド層のエッチングによる消耗
量が調節できることが分かる。
℃の範囲にしてタングステンシリサイド層のエッチング
による消耗量を測定したところ、４０℃〜８０℃の範囲
内でタングステンシリサイド層の消耗量が略線形的に増
加することが確認できた（図１２参照）。これから、Ｓ
ＣＩ溶液の温度を前述の温度範囲内に調節することによ
り、タングステンシリサイド層のエッチングによる消耗
量が調節できることが分かる。
【００７４】図１３は、シリコンウェーハ上に形成され
たタングステンシリサイド層をＳＣＩ溶液を使ってエッ
チングしたとき、エッチング時間に応じた垂直方向のエ
ッチング量（ａ）及び水平方向のエッチング量（ｂ）を
比較結果である。
たタングステンシリサイド層をＳＣＩ溶液を使ってエッ
チングしたとき、エッチング時間に応じた垂直方向のエ
ッチング量（ａ）及び水平方向のエッチング量（ｂ）を
比較結果である。
【００７５】この実験で使用されたサンプルを製造する
ために、シリコンウェーハ上にドーピングされたポリシ
リコン層及びタングステンシリサイド層を順次形成し
た。次に、前記タングステンシリサイド層上に前記タン
グステンシリサイド層の上面の一部を覆う窒化膜パター
ンを形成した。
ために、シリコンウェーハ上にドーピングされたポリシ
リコン層及びタングステンシリサイド層を順次形成し
た。次に、前記タングステンシリサイド層上に前記タン
グステンシリサイド層の上面の一部を覆う窒化膜パター
ンを形成した。
【００７６】ここで、前記ＳＣＩ溶液は、その総重量を
基準に１．７重量％のＮＨ4ＯＨ及び４．１重量％のＨ2
Ｏ2を含有するように製造した。この実験では、前記の
ように製造されたサンプルを複数個用意し、これらを３
分間の等方性エッチングのための第１サンプル群と１０
分間の等方性エッチングのための第２サンプル群に分け
た。次に、前記第１アンプル群及び第２サンプル群をそ
れぞれ３分間（ＳＣＩ３'）及び１０分間（ＳＣＩ １
０'）等方性エッチングし、７０℃に維持されるＳＣＩ
溶液を使って前記窒化膜パターンによって露出されたタ
ングステンシリサイド層のエッチングを行った。次に、
前記窒化膜パターンの底面エッジ近傍に形成されたアン
ダーカット領域でタングステンシリサイド層の垂直方向
のエッチング量（ＶＥＲ）及び水平方向のエッチング量
（ＬＡＴ）を測定した。
基準に１．７重量％のＮＨ4ＯＨ及び４．１重量％のＨ2
Ｏ2を含有するように製造した。この実験では、前記の
ように製造されたサンプルを複数個用意し、これらを３
分間の等方性エッチングのための第１サンプル群と１０
分間の等方性エッチングのための第２サンプル群に分け
た。次に、前記第１アンプル群及び第２サンプル群をそ
れぞれ３分間（ＳＣＩ３'）及び１０分間（ＳＣＩ １
０'）等方性エッチングし、７０℃に維持されるＳＣＩ
溶液を使って前記窒化膜パターンによって露出されたタ
ングステンシリサイド層のエッチングを行った。次に、
前記窒化膜パターンの底面エッジ近傍に形成されたアン
ダーカット領域でタングステンシリサイド層の垂直方向
のエッチング量（ＶＥＲ）及び水平方向のエッチング量
（ＬＡＴ）を測定した。
【００７７】その結果、得られたタングステンシリサイ
ド層の垂直方向の平均エッチング量は、ＳＣＩ ３'の場
合に２６４Åであり、ＳＣＩ １０'の場合に５８４Åで
あった。さらに、得られたタングステンシリサイド層の
水平方向の平均エッチング量は、ＳＣＩ ３'の場合に８
２Åであり、ＳＣＩ １０'の場合に３４５Åであった。
ＳＣＩ １０'とＳＣＩ ３'とのタングステンシリサイド
層の垂直方向の平均エッチング量の差分（ΔＶＥＲ）は
３２０Åであり、水平方向の平均エッチング量の差分
（ΔＬＡＴ）は２６３Åであった。
ド層の垂直方向の平均エッチング量は、ＳＣＩ ３'の場
合に２６４Åであり、ＳＣＩ １０'の場合に５８４Åで
あった。さらに、得られたタングステンシリサイド層の
水平方向の平均エッチング量は、ＳＣＩ ３'の場合に８
２Åであり、ＳＣＩ １０'の場合に３４５Åであった。
ＳＣＩ １０'とＳＣＩ ３'とのタングステンシリサイド
層の垂直方向の平均エッチング量の差分（ΔＶＥＲ）は
３２０Åであり、水平方向の平均エッチング量の差分
（ΔＬＡＴ）は２６３Åであった。
【００７８】図１３に示された結果に基づき、タングス
テンシリサイド層を部分的に覆う窒化膜パターンの底面
エッジ近傍で前記タングステンシリサイド層の垂直方向
または水平方向への所望のエッチング量を選択し、この
選択されたタングステンシリサイド層のエッチング量に
応じてエッチング時間を決定することができる。
テンシリサイド層を部分的に覆う窒化膜パターンの底面
エッジ近傍で前記タングステンシリサイド層の垂直方向
または水平方向への所望のエッチング量を選択し、この
選択されたタングステンシリサイド層のエッチング量に
応じてエッチング時間を決定することができる。
【００７９】理想的には、前記窒化膜パターンの底面エ
ッジ近傍に形成されるアンダーカット領域における前記
タングステンシリサイド層の垂直方向のエッチング量と
水平方向のエッチング量との比が１：１の場合である。
したがって、前述のような要求を満足するエッチング条
件が最適のエッチング条件に決定できる。
ッジ近傍に形成されるアンダーカット領域における前記
タングステンシリサイド層の垂直方向のエッチング量と
水平方向のエッチング量との比が１：１の場合である。
したがって、前述のような要求を満足するエッチング条
件が最適のエッチング条件に決定できる。
【００８０】図１４は、ＳＣＩ溶液を使ってタングステ
ンシリサイド層を等方性エッチングするとき、最適のエ
ッチング時間を決定するための実験結果を示すものであ
る。この実験で使用されたサンプル及びエッチング液
は、図１３に基づき説明された実験と同様にした。この
実験では、窒化膜パターンによって部分的に露出された
タングステンシリサイド層を７０℃に維持されるＳＣＩ
溶液を使ってそれぞれ３分、５分、７分、９分及び１１
分間エッチングし、前記窒化膜パターンの底面エッジ近
傍に形成されたアンダーカット領域でタングステンシリ
サイド層の垂直方向のエッチング量及び水平方向のエッ
チング量を測定した。
ンシリサイド層を等方性エッチングするとき、最適のエ
ッチング時間を決定するための実験結果を示すものであ
る。この実験で使用されたサンプル及びエッチング液
は、図１３に基づき説明された実験と同様にした。この
実験では、窒化膜パターンによって部分的に露出された
タングステンシリサイド層を７０℃に維持されるＳＣＩ
溶液を使ってそれぞれ３分、５分、７分、９分及び１１
分間エッチングし、前記窒化膜パターンの底面エッジ近
傍に形成されたアンダーカット領域でタングステンシリ
サイド層の垂直方向のエッチング量及び水平方向のエッ
チング量を測定した。
【００８１】図１４に示されたように、エッチング時間
を７分から１１分まで可変させることにより、タングス
テンシリサイド層の垂直方向のエッチング量（（ａ）に
て表示）が３５４Åから５２５Åまで可変された。さら
に、エッチング時間を３分から１１分まで可変させるこ
とにより、タングステンシリサイド層の水平方向のエッ
チング量（（ｂ）にて表示）が２２７Åから３９３Åま
で可変された。
を７分から１１分まで可変させることにより、タングス
テンシリサイド層の垂直方向のエッチング量（（ａ）に
て表示）が３５４Åから５２５Åまで可変された。さら
に、エッチング時間を３分から１１分まで可変させるこ
とにより、タングステンシリサイド層の水平方向のエッ
チング量（（ｂ）にて表示）が２２７Åから３９３Åま
で可変された。
【００８２】特に、エッチング時間を７分から１１分ま
で可変させたとき、前記アンダーカット領域におけるタ
ングステンシリサイド層の垂直方向のエッチング量と水
平方向のエッチング量との差分（ΔＵＮＤＥＲＣＵＴ）
は、ＳＣＩ ７'（７分間エッチング）の場合に５８Å、
ＳＣＩ ９'（９分間エッチング）の場合に８４Å、ＳＣ
Ｉ １１'（１１分間エッチング）の場合に１３２Åであ
った。すなわち、ＳＣＩ ７'の場合に、タングステンシ
リサイド層の垂直方向のエッチング量と水平方向のエッ
チング量との比がほぼ１：１であり、他の場合に比べ最
も理想的であった。
で可変させたとき、前記アンダーカット領域におけるタ
ングステンシリサイド層の垂直方向のエッチング量と水
平方向のエッチング量との差分（ΔＵＮＤＥＲＣＵＴ）
は、ＳＣＩ ７'（７分間エッチング）の場合に５８Å、
ＳＣＩ ９'（９分間エッチング）の場合に８４Å、ＳＣ
Ｉ １１'（１１分間エッチング）の場合に１３２Åであ
った。すなわち、ＳＣＩ ７'の場合に、タングステンシ
リサイド層の垂直方向のエッチング量と水平方向のエッ
チング量との比がほぼ１：１であり、他の場合に比べ最
も理想的であった。
【００８３】図１５は、ＳＣＩ溶液を使ってタングステ
ンシリサイド層を等方性エッチングするとき、ウェーハ
の全面から得られるタングステンシリサイド層のエッチ
ング量の均一度を評価した結果を示すグラフである。こ
の実験で使用されたサンプル及びエッチング液は、図１
２に基づき説明された実験と同様にした。この実験で
は、７０℃に維持されるＳＣＩ溶液を使ってタングステ
ンシリサイド層を３分間エッチングした場合（ＳＣＩ
３'）及び１０分間エッチングした場合（ＳＣＩ１０'）
のそれぞれに対し、前記窒化膜パターンの底面エッジ近
傍に形成されたアンダーカット領域でタングステンシリ
サイド層の垂直方向のエッチング量（ＶＥＲ）及び水平
方向のエッチング量（ＬＡＴ）をウェーハ上のさまざま
な位置で測定した。ここで、ウェーハ上におけるタング
ステンシリサイド層のエッチング量の測定位置は、図１
６に示されている。
ンシリサイド層を等方性エッチングするとき、ウェーハ
の全面から得られるタングステンシリサイド層のエッチ
ング量の均一度を評価した結果を示すグラフである。こ
の実験で使用されたサンプル及びエッチング液は、図１
２に基づき説明された実験と同様にした。この実験で
は、７０℃に維持されるＳＣＩ溶液を使ってタングステ
ンシリサイド層を３分間エッチングした場合（ＳＣＩ
３'）及び１０分間エッチングした場合（ＳＣＩ１０'）
のそれぞれに対し、前記窒化膜パターンの底面エッジ近
傍に形成されたアンダーカット領域でタングステンシリ
サイド層の垂直方向のエッチング量（ＶＥＲ）及び水平
方向のエッチング量（ＬＡＴ）をウェーハ上のさまざま
な位置で測定した。ここで、ウェーハ上におけるタング
ステンシリサイド層のエッチング量の測定位置は、図１
６に示されている。
【００８４】図１５の結果から、ＳＣＩ溶液によるエッ
チング時間が長引いても、ウェーハ上の各位置でエッチ
ング量の均一度が劣化しないことが分かる。以下、前述
の実験結果に基づき、本発明に係るチャンファが形成さ
れた金属シリサイド層を備えた半導体素子の製造方法に
ついて詳細に説明する。
チング時間が長引いても、ウェーハ上の各位置でエッチ
ング量の均一度が劣化しないことが分かる。以下、前述
の実験結果に基づき、本発明に係るチャンファが形成さ
れた金属シリサイド層を備えた半導体素子の製造方法に
ついて詳細に説明する。
【００８５】以下の実施例では、説明の便宜上、半導体
基板上にゲート構造を形成するとき、前記ゲート構造の
形成時にチャンファが形成された金属シリサイド層を採
用する構成について説明する。しかし、本発明はこれに
限定されるものではない。さらに、ゲート構造の形成時
に適用された本発明による思想がビットラインまたはヒ
ューズなど、他の素子の製造時にも同様に適用可能なの
は言うまでもない。
基板上にゲート構造を形成するとき、前記ゲート構造の
形成時にチャンファが形成された金属シリサイド層を採
用する構成について説明する。しかし、本発明はこれに
限定されるものではない。さらに、ゲート構造の形成時
に適用された本発明による思想がビットラインまたはヒ
ューズなど、他の素子の製造時にも同様に適用可能なの
は言うまでもない。
【００８６】（実施例１）図１７〜図２６は、本発明の
第１実施例による半導体素子の製造方法を説明するため
に示す工程手順断面図である。
第１実施例による半導体素子の製造方法を説明するため
に示す工程手順断面図である。
【００８７】図１７を参照すると、半導体基板１００上
にゲート酸化膜１１０を形成した後、その上にドーピン
グされたポリシリコン層１２０及び金属シリサイド層１
３０を形成する。前記金属シリサイド層１３０は、例え
ば、タングステンシリサイド（ＷＳｉｘ）、チタニウム
シリサイド（ＴｉＳｉＸ）、タンタルシリサイド（Ｔａ
ＳｉＸ）またはコバルトシリサイド（ＣｏＳｉｘ）から
形成できる。次に、前記金属シリサイド層１３０上にシ
リコン窒化膜１４２及び高温酸化膜（ＨｉｇｈＴｅｍｐ
ｅｒａｔｕｒｅ Ｏｘｉｄｅ、以下、ＨＴＯ膜）１４４
を順次形成する。前記ＨＴＯ膜１４４の形成は、場合に
よって省略可能である。しかる後、前記ＨＴＯ膜１４４
上にフォトレジストパターン１６０を形成する。
にゲート酸化膜１１０を形成した後、その上にドーピン
グされたポリシリコン層１２０及び金属シリサイド層１
３０を形成する。前記金属シリサイド層１３０は、例え
ば、タングステンシリサイド（ＷＳｉｘ）、チタニウム
シリサイド（ＴｉＳｉＸ）、タンタルシリサイド（Ｔａ
ＳｉＸ）またはコバルトシリサイド（ＣｏＳｉｘ）から
形成できる。次に、前記金属シリサイド層１３０上にシ
リコン窒化膜１４２及び高温酸化膜（ＨｉｇｈＴｅｍｐ
ｅｒａｔｕｒｅ Ｏｘｉｄｅ、以下、ＨＴＯ膜）１４４
を順次形成する。前記ＨＴＯ膜１４４の形成は、場合に
よって省略可能である。しかる後、前記ＨＴＯ膜１４４
上にフォトレジストパターン１６０を形成する。
【００８８】図１８を参照すると、前記フォトレジスト
パターン１６０をエッチングマスクとして前記ＨＴＯ膜
１４４及びシリコン窒化膜１４０を異方性乾式エッチン
グし、シリコン窒化膜パターン１４２ａ及びＨＴＯ膜パ
ターン１４４ａからなるマスクパターン１４０を形成す
る。前記マスクパターン１４０は、所定の幅Ｗｍを以っ
て前記金属シリサイド層１３０の上面を覆うように形成
される。その結果、前記マスクパターン１４０によって
前記金属シリサイド層１３０の上面の一部が露出され
る。
パターン１６０をエッチングマスクとして前記ＨＴＯ膜
１４４及びシリコン窒化膜１４０を異方性乾式エッチン
グし、シリコン窒化膜パターン１４２ａ及びＨＴＯ膜パ
ターン１４４ａからなるマスクパターン１４０を形成す
る。前記マスクパターン１４０は、所定の幅Ｗｍを以っ
て前記金属シリサイド層１３０の上面を覆うように形成
される。その結果、前記マスクパターン１４０によって
前記金属シリサイド層１３０の上面の一部が露出され
る。
【００８９】図１９を参照すると、前記フォトレジスト
パターン１６０をＯ2プラズマを用いたエーシング工程
によって除去する。前記エーシング工程時には、必要あ
ればＮ2、ＨｅまたはＨｅ-Ｏ2ガスを加えても良い。
パターン１６０をＯ2プラズマを用いたエーシング工程
によって除去する。前記エーシング工程時には、必要あ
ればＮ2、ＨｅまたはＨｅ-Ｏ2ガスを加えても良い。
【００９０】次に、前記マスクパターン１４０をエッチ
ングマスクとして前記露出された金属シリサイド層１３
０の一部を等方性乾式エッチングし、て前記マスクパタ
ーン１４０の下方に前記マスクパターン１４０の底面エ
ッジを露出させるアンダーカット領域１３５を形成す
る。その結果、上面に前記アンダーカット領域１３５の
輪郭に相応する形状の浅い溝が形成された金属シリサイ
ド層１３０ａが形成される。
ングマスクとして前記露出された金属シリサイド層１３
０の一部を等方性乾式エッチングし、て前記マスクパタ
ーン１４０の下方に前記マスクパターン１４０の底面エ
ッジを露出させるアンダーカット領域１３５を形成す
る。その結果、上面に前記アンダーカット領域１３５の
輪郭に相応する形状の浅い溝が形成された金属シリサイ
ド層１３０ａが形成される。
【００９１】このとき、前記金属シリサイド層１３０の
等方性乾式エッチングのために、ＣＦ4、Ｃ2Ｆ6、ＣＨ
Ｆ3、ＣＯ、Ａｒ、Ｏ2、Ｎ2及びＨｅ-Ｏ2からなる群よ
り選ばれる少なくとも１種のガスを用いたプラズマエッ
チング工程を利用することができる。さらに、エッチン
グ装置として、例えば、ＴＣＰ（Ｔｒａｎｓｆｏｒｍｅ
ｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ソース型装置または
ＤＰＳ（Ｄｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｓｏｕｒｓ
ｅ）型装置を利用することができる。さらに、前述の装
置のほか、別のエッチング装置を利用することもでき
る。
等方性乾式エッチングのために、ＣＦ4、Ｃ2Ｆ6、ＣＨ
Ｆ3、ＣＯ、Ａｒ、Ｏ2、Ｎ2及びＨｅ-Ｏ2からなる群よ
り選ばれる少なくとも１種のガスを用いたプラズマエッ
チング工程を利用することができる。さらに、エッチン
グ装置として、例えば、ＴＣＰ（Ｔｒａｎｓｆｏｒｍｅ
ｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ソース型装置または
ＤＰＳ（Ｄｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｓｏｕｒｓ
ｅ）型装置を利用することができる。さらに、前述の装
置のほか、別のエッチング装置を利用することもでき
る。
【００９２】例えば、エッチングガスとしてＣＦ4及び
Ｏ2の混合ガスを使用する場合には、ＣＦ4は５〜５０ｓ
ｃｃｍ、Ｏ2は５０〜５００ｓｃｃｍの範囲内で選ばれ
る所定の流量にて供給される。このとき、好ましくは、
ＣＦ4とＯ2との流量比は約１：１０である。さらに、好
ましくは、プラズマエッチングチャンバ内のウェーハス
テージの温度を１００〜４００℃に、工程圧力を０．５
〜３Ｔｏｒｒ（略６６．５〜３９９Ｐａ）に維持する。
Ｏ2の混合ガスを使用する場合には、ＣＦ4は５〜５０ｓ
ｃｃｍ、Ｏ2は５０〜５００ｓｃｃｍの範囲内で選ばれ
る所定の流量にて供給される。このとき、好ましくは、
ＣＦ4とＯ2との流量比は約１：１０である。さらに、好
ましくは、プラズマエッチングチャンバ内のウェーハス
テージの温度を１００〜４００℃に、工程圧力を０．５
〜３Ｔｏｒｒ（略６６．５〜３９９Ｐａ）に維持する。
【００９３】好ましくは、前記アンダーカット領域１３
５の形成のための等方性乾式エッチング工程時に、エッ
チング条件として前記金属シリサイド層１３０における
水平方向のエッチング量ＬＡＴと垂直方向のエッチング
量ＶＥＲとの比を１以上（すなわち、ＬＡＴ＞ＶＥＲ）
に設定する。
５の形成のための等方性乾式エッチング工程時に、エッ
チング条件として前記金属シリサイド層１３０における
水平方向のエッチング量ＬＡＴと垂直方向のエッチング
量ＶＥＲとの比を１以上（すなわち、ＬＡＴ＞ＶＥＲ）
に設定する。
【００９４】前記アンダーカット領域１３５の形成段階
は、前記フォトレジストパターン１６０のエーシング段
階と同時に行われても良い。或いは、前記アンダーカッ
ト領域１３５の形成段階を前記フォトレジストパターン
１６０のエーシング段階後に同一のチャンバ内にて連続
的に行なっても良い。
は、前記フォトレジストパターン１６０のエーシング段
階と同時に行われても良い。或いは、前記アンダーカッ
ト領域１３５の形成段階を前記フォトレジストパターン
１６０のエーシング段階後に同一のチャンバ内にて連続
的に行なっても良い。
【００９５】図２０を参照すると、前記フォトレジスト
パターン１６０のエーシング工程後の残留物、例えば、
フォトレジスト残基、エッチング反応時に形成された有
機物など、ウェーハ表面に残留する汚れ物を除去するた
め、所定のストリップ溶液１７０を使ってストリップ工
程を行う。ストリップ工程時に前記ストリップ溶液１７
０として硫酸溶液が使用できる。或いは、前記ストリッ
プ溶液１７０として硫酸溶液及びＮＨ4ＯＨ、Ｈ2Ｏ2及
びＨ2Ｏの混合液ＳＣＩ溶液が併用できる。
パターン１６０のエーシング工程後の残留物、例えば、
フォトレジスト残基、エッチング反応時に形成された有
機物など、ウェーハ表面に残留する汚れ物を除去するた
め、所定のストリップ溶液１７０を使ってストリップ工
程を行う。ストリップ工程時に前記ストリップ溶液１７
０として硫酸溶液が使用できる。或いは、前記ストリッ
プ溶液１７０として硫酸溶液及びＮＨ4ＯＨ、Ｈ2Ｏ2及
びＨ2Ｏの混合液ＳＣＩ溶液が併用できる。
【００９６】前記ストリップ溶液１７０として硫酸溶液
及びＳＣＩ溶液を併用する場合には、硫酸溶液が入って
いる第１バス及びＳＣＩ溶液が入っている第２バスを同
時に具備した単一の洗浄システム内で、前記第１バス及
び第２バスを順次経由することにより前記ストリップ工
程が行われる。
及びＳＣＩ溶液を併用する場合には、硫酸溶液が入って
いる第１バス及びＳＣＩ溶液が入っている第２バスを同
時に具備した単一の洗浄システム内で、前記第１バス及
び第２バスを順次経由することにより前記ストリップ工
程が行われる。
【００９７】好ましくは、前記ＳＣＩ溶液の温度は約３
０〜９０℃に、より好ましくは、約７０℃に維持され
る。好ましくは、前記ＳＣＩ溶液はその総重量を基準に
約０．５〜３重量％のＮＨ 4ＯＨ及び約２〜２０重量％
のＨ2Ｏ2を含む。より好ましくは、前記ＳＣＩ溶液はそ
の総重量を基準に約１．５〜２重量％のＮＨ4ＯＨ及び
約３．８〜４．５重量％のＨ2Ｏ2を含む。
０〜９０℃に、より好ましくは、約７０℃に維持され
る。好ましくは、前記ＳＣＩ溶液はその総重量を基準に
約０．５〜３重量％のＮＨ 4ＯＨ及び約２〜２０重量％
のＨ2Ｏ2を含む。より好ましくは、前記ＳＣＩ溶液はそ
の総重量を基準に約１．５〜２重量％のＮＨ4ＯＨ及び
約３．８〜４．５重量％のＨ2Ｏ2を含む。
【００９８】前記ストリップ溶液１７０にＳＣＩ溶液が
含まれる場合、前記浅い溝が形成された金属シリサイド
層１３０ａの等方性湿式エッチングが進んで、前記アン
ダーカット領域１３５が大きくなる場合がある。従っ
て、この場合には、図１９に基づき説明されたように、
前記金属シリサイド層１３０の等方性乾式エッチング段
階で前記ストリップ工程時にエッチングされる量を考慮
して前記水平方向のエッチング量ＬＡＴ及び垂直方向の
エッチング量ＶＥＲを決定する必要がある。
含まれる場合、前記浅い溝が形成された金属シリサイド
層１３０ａの等方性湿式エッチングが進んで、前記アン
ダーカット領域１３５が大きくなる場合がある。従っ
て、この場合には、図１９に基づき説明されたように、
前記金属シリサイド層１３０の等方性乾式エッチング段
階で前記ストリップ工程時にエッチングされる量を考慮
して前記水平方向のエッチング量ＬＡＴ及び垂直方向の
エッチング量ＶＥＲを決定する必要がある。
【００９９】図２１を参照すると、前記マスクパターン
１４０をエッチングマスクとして前記浅い溝が形成され
た金属シリサイド層１３０ａ及び前記ドーピングされた
ポリシリコン層１２０を異方性乾式エッチングし、ドー
ピングされたポリシリコン層パターン１２０ａ及び金属
シリサイド層パターン１３２からなる第１ゲート構造１
２２を形成する。
１４０をエッチングマスクとして前記浅い溝が形成され
た金属シリサイド層１３０ａ及び前記ドーピングされた
ポリシリコン層１２０を異方性乾式エッチングし、ドー
ピングされたポリシリコン層パターン１２０ａ及び金属
シリサイド層パターン１３２からなる第１ゲート構造１
２２を形成する。
【０１００】前記金属シリサイド層パターン１３２は、
前記半導体基板１００の主面と実質的に垂直な下部エッ
ジ１３２ａ、及び前記アンダーカット領域１３５の輪郭
に沿ってチャンファが形成された上部エッジ１３２ｂを
備えている。
前記半導体基板１００の主面と実質的に垂直な下部エッ
ジ１３２ａ、及び前記アンダーカット領域１３５の輪郭
に沿ってチャンファが形成された上部エッジ１３２ｂを
備えている。
【０１０１】さらに、前記金属シリサイド層パターン１
３２は、前記マスクパターン１４０の幅Ｗｍと実質的に
同一の幅Ｗｂを有する底面１３２ｃ、及び前記マスクパ
ターン１４０の幅Ｗｍより狭く、且つ前記幅Ｗｍの半分
（すなわち、Ｗｍ／２）より大きい上面１３２ｄを備え
ている。ここで、前記金属シリサイド層パターン１３２
の最大幅は前記ドーピングされたポリシリコン層パター
ン１２０ａの幅と実質的に同一である。
３２は、前記マスクパターン１４０の幅Ｗｍと実質的に
同一の幅Ｗｂを有する底面１３２ｃ、及び前記マスクパ
ターン１４０の幅Ｗｍより狭く、且つ前記幅Ｗｍの半分
（すなわち、Ｗｍ／２）より大きい上面１３２ｄを備え
ている。ここで、前記金属シリサイド層パターン１３２
の最大幅は前記ドーピングされたポリシリコン層パター
ン１２０ａの幅と実質的に同一である。
【０１０２】前記金属シリサイド層パターン１３２及び
前記ドーピングされたポリシリコン層パターン１２０ａ
の異方性乾式エッチング工程はそれぞれ、ＳＦ6、Ｏ2、
Ｎ2、ＨＢｒ及びＨｅ-Ｏ2からなる群より選ばれる少な
くとも１種のガス及びＣｌ2ガスのガス混合物を使用す
るプラズマエッチング方法によって行われる。このと
き、エッチング装置としては、例えば、ＴＣＰソース型
装置またはＤＰＳ型装置が採用できる。さらに、前述の
エッチング装置のほか、別のエッチング装置が採用でき
る。
前記ドーピングされたポリシリコン層パターン１２０ａ
の異方性乾式エッチング工程はそれぞれ、ＳＦ6、Ｏ2、
Ｎ2、ＨＢｒ及びＨｅ-Ｏ2からなる群より選ばれる少な
くとも１種のガス及びＣｌ2ガスのガス混合物を使用す
るプラズマエッチング方法によって行われる。このと
き、エッチング装置としては、例えば、ＴＣＰソース型
装置またはＤＰＳ型装置が採用できる。さらに、前述の
エッチング装置のほか、別のエッチング装置が採用でき
る。
【０１０３】前述のガス混合物の組成比を適宜調節する
ことにより、前記金属シリサイドパターン１３２を形成
するためのエッチング工程及び前記ドーピングされたポ
リシリコン層パターン１２０ａを形成するためのエッチ
ング工程が同時になされるようにしても良い。或いは、
まず、通常の組成比にて混合された前記ガス混合物を使
用するエッチング工程によって前記金属シリサイドパタ
ーン１３２を形成した後に、前記ゲート酸化膜１１０と
のエッチング選択比が大きくできる組成比にて混合され
た前記ガス混合物を使用するエッチング工程によって前
記ドーピングされたポリシリコン層パターン１２０ａを
形成することもできる。
ことにより、前記金属シリサイドパターン１３２を形成
するためのエッチング工程及び前記ドーピングされたポ
リシリコン層パターン１２０ａを形成するためのエッチ
ング工程が同時になされるようにしても良い。或いは、
まず、通常の組成比にて混合された前記ガス混合物を使
用するエッチング工程によって前記金属シリサイドパタ
ーン１３２を形成した後に、前記ゲート酸化膜１１０と
のエッチング選択比が大きくできる組成比にて混合され
た前記ガス混合物を使用するエッチング工程によって前
記ドーピングされたポリシリコン層パターン１２０ａを
形成することもできる。
【０１０４】図２２を参照すると、前記金属シリサイド
層パターン１３２及びドーピングされたポリシリコン層
パターン１２０ａの形成のためのエッチング工程時に損
傷された前記ゲート酸化膜１１０の露出された部分をＨ
Ｆを用いた湿式洗浄方法によって除去し、前記半導体基
板１００の表面を露出させる。前記ゲート酸化膜１１０
の露出された部分を除去する段階は場合によって省略し
ても良い。
層パターン１３２及びドーピングされたポリシリコン層
パターン１２０ａの形成のためのエッチング工程時に損
傷された前記ゲート酸化膜１１０の露出された部分をＨ
Ｆを用いた湿式洗浄方法によって除去し、前記半導体基
板１００の表面を露出させる。前記ゲート酸化膜１１０
の露出された部分を除去する段階は場合によって省略し
ても良い。
【０１０５】しかる後、洗浄液１８０を用いた洗浄方法
によって前記金属シリサイド層パターン１３２を該露出
された表面から所定の厚さＤだけ除去して、そのエッジ
部分が前記ドーピングされたポリシリコン層パターン１
２０ａの側壁または前記マスクパターン１４０の側壁に
対してリセスされた金属シリサイド層パターン１３３を
形成する。その結果、前記ドーピングされたポリシリコ
ン層パターン１２０ａ及びリセスされた金属シリサイド
層パターン１３３からなる第２ゲート構造１２４が形成
される。
によって前記金属シリサイド層パターン１３２を該露出
された表面から所定の厚さＤだけ除去して、そのエッジ
部分が前記ドーピングされたポリシリコン層パターン１
２０ａの側壁または前記マスクパターン１４０の側壁に
対してリセスされた金属シリサイド層パターン１３３を
形成する。その結果、前記ドーピングされたポリシリコ
ン層パターン１２０ａ及びリセスされた金属シリサイド
層パターン１３３からなる第２ゲート構造１２４が形成
される。
【０１０６】前記洗浄液１８０として、約３０〜６０
℃、好ましくは、約５０℃に維持される比較的に低温の
ＳＣＩ溶液が使用できる。好ましくは、前記ＳＣＩ溶液
は、その総重量を基準に約０．５〜３重量％のＮＨ4Ｏ
Ｈ及び約２〜２０重量％のＨ2Ｏ2を含む。より好ましく
は、前記ＳＣＩ溶液は、その総重量を基準に約０．８〜
１．３重量％のＮＨ4ＯＨ及び約５〜５．５重量％のＨ2
Ｏ2を含む。
℃、好ましくは、約５０℃に維持される比較的に低温の
ＳＣＩ溶液が使用できる。好ましくは、前記ＳＣＩ溶液
は、その総重量を基準に約０．５〜３重量％のＮＨ4Ｏ
Ｈ及び約２〜２０重量％のＨ2Ｏ2を含む。より好ましく
は、前記ＳＣＩ溶液は、その総重量を基準に約０．８〜
１．３重量％のＮＨ4ＯＨ及び約５〜５．５重量％のＨ2
Ｏ2を含む。
【０１０７】このとき、前記洗浄液１８０によって除去
される前記金属シリサイド層パターン１３２の膜厚さＤ
は比較的に薄膜である。従って、前記リセスされた金属
シリサイド層パターン１３３は前記金属シリサイド層パ
ターン１３２と同様に、前記半導体基板１００の主面と
実質的に垂直な下部エッジ１３３ａ、及び前記アンダー
カット領域１３５の輪郭に沿ってチャンファが形成され
た上部エッジ１３３ｂを備えている。ただ、前記洗浄液
１８０による湿式洗浄によって前記金属シリサイド層パ
ターン１３２の露出された表面から厚さＤだけ除去され
るので、前記リセスされた金属シリサイド層パターン１
３３その最大幅が前記マスクパターン１４０の幅Ｗｍよ
り小さく、前記ドーピングされたポリシリコン層パター
ン１２０ａの幅より小さい。
される前記金属シリサイド層パターン１３２の膜厚さＤ
は比較的に薄膜である。従って、前記リセスされた金属
シリサイド層パターン１３３は前記金属シリサイド層パ
ターン１３２と同様に、前記半導体基板１００の主面と
実質的に垂直な下部エッジ１３３ａ、及び前記アンダー
カット領域１３５の輪郭に沿ってチャンファが形成され
た上部エッジ１３３ｂを備えている。ただ、前記洗浄液
１８０による湿式洗浄によって前記金属シリサイド層パ
ターン１３２の露出された表面から厚さＤだけ除去され
るので、前記リセスされた金属シリサイド層パターン１
３３その最大幅が前記マスクパターン１４０の幅Ｗｍよ
り小さく、前記ドーピングされたポリシリコン層パター
ン１２０ａの幅より小さい。
【０１０８】前記リセスされた金属シリサイド層パター
ン１３３は前記マスクパターン１４０の幅Ｗｍより小さ
く、且つ前記幅Ｗｍの半分（すなわち、Ｗｍ／２）より
大きい上面１３３ｄを備える。図２３を参照すると、前
記半導体基板１００の露出された表面に酸化膜１１２を
形成する。
ン１３３は前記マスクパターン１４０の幅Ｗｍより小さ
く、且つ前記幅Ｗｍの半分（すなわち、Ｗｍ／２）より
大きい上面１３３ｄを備える。図２３を参照すると、前
記半導体基板１００の露出された表面に酸化膜１１２を
形成する。
【０１０９】図２４を参照すると、前記マスクパターン
１４０によって覆われている第２ゲート構造１２４が形
成された結果物の全面にシリコン窒化膜を蒸着した後、
これをエッチバックして前記マスクパターン１４０の側
壁及び前記第２ゲート構造１２４の側壁を覆うスペーサ
１８５を形成する。
１４０によって覆われている第２ゲート構造１２４が形
成された結果物の全面にシリコン窒化膜を蒸着した後、
これをエッチバックして前記マスクパターン１４０の側
壁及び前記第２ゲート構造１２４の側壁を覆うスペーサ
１８５を形成する。
【０１１０】前記スペーサ１８５の形成のためのエッチ
バック工程時に、オーバーエッチングによって前記各ス
ペーサ１８５間の領域から前記酸化膜１１２を除去し、
前記半導体基板１００の活性領域１００ａを露出させ
る。
バック工程時に、オーバーエッチングによって前記各ス
ペーサ１８５間の領域から前記酸化膜１１２を除去し、
前記半導体基板１００の活性領域１００ａを露出させ
る。
【０１１１】図２５を参照すると、前記スペーサ１８５
が形成された結果物上に平坦化された層間絶縁膜１９０
を形成した後、フォトレジストパターン（図示せず）を
用いコンタクトホール領域として予定された部分上の前
記第１層間絶縁膜１９０を選択的にエッチングして、前
記スペーサ１８５及び前記半導体基板１００の活性領域
１００ａを同時に露出させる自己整列コンタクトホール
１９２を形成する。
が形成された結果物上に平坦化された層間絶縁膜１９０
を形成した後、フォトレジストパターン（図示せず）を
用いコンタクトホール領域として予定された部分上の前
記第１層間絶縁膜１９０を選択的にエッチングして、前
記スペーサ１８５及び前記半導体基板１００の活性領域
１００ａを同時に露出させる自己整列コンタクトホール
１９２を形成する。
【０１１２】図２６を参照すると、前記自己整列コンタ
クトホール１９２内に導電物質、例えば、ドーピングさ
れたポリシリコンを充填して前記第２ゲート構造１２４
によって自己整列されるコンタクトプラグ１９５を形成
する。
クトホール１９２内に導電物質、例えば、ドーピングさ
れたポリシリコンを充填して前記第２ゲート構造１２４
によって自己整列されるコンタクトプラグ１９５を形成
する。
【０１１３】前記第２ゲート構造１２４を構成する前記
リセスされた金属シリサイド層パターン１３３はチャン
ファが形成された上部エッジ１３３ｂを備えており、前
記マスクパターン１４０の底面エッジ近傍に前記チャン
ファが形成された上部エッジ１３３ｂに相応する輪郭を
有するアンダーカット領域１３５が形成されているの
で、前記第２ゲート構造１２４と前記コンタクトプラグ
１９５との間で必要な絶縁長さを前記スペーサ１８５に
よって確保することができる。
リセスされた金属シリサイド層パターン１３３はチャン
ファが形成された上部エッジ１３３ｂを備えており、前
記マスクパターン１４０の底面エッジ近傍に前記チャン
ファが形成された上部エッジ１３３ｂに相応する輪郭を
有するアンダーカット領域１３５が形成されているの
で、前記第２ゲート構造１２４と前記コンタクトプラグ
１９５との間で必要な絶縁長さを前記スペーサ１８５に
よって確保することができる。
【０１１４】（実施例２）図２７〜図３０は、本発明の
第２実施例による半導体素子の製造方法を説明するため
に工程手順断面図である。。
第２実施例による半導体素子の製造方法を説明するため
に工程手順断面図である。。
【０１１５】図２７を参照すると、第１実施例中に図１
７及び図１８に基づき説明された方法と同様にして半導
体基板２００上にゲート酸化膜２１０、ドーピングされ
たポリシリコン層２２０及び金属シリサイド層２３０を
形成し、フォトレジストパターン２６０を使用するパタ
ーニングによってシリコン窒化膜パターン２４２ａ及び
ＨＴＯ膜パターン２４４ａからなるマスクパターン２４
０を形成する。
７及び図１８に基づき説明された方法と同様にして半導
体基板２００上にゲート酸化膜２１０、ドーピングされ
たポリシリコン層２２０及び金属シリサイド層２３０を
形成し、フォトレジストパターン２６０を使用するパタ
ーニングによってシリコン窒化膜パターン２４２ａ及び
ＨＴＯ膜パターン２４４ａからなるマスクパターン２４
０を形成する。
【０１１６】図２８を参照すると、図１９に基づき説明
された方法と同様にして前記フォトレジストパターン２
６０をエーシングして除去する。図２９を参照すると、
前記フォトレジストパターン２６０のエーシング工程後
に残留しているウェーハ上の汚れ物を除去するために硫
酸溶液からなるストリップ溶液２７０を使ってストリッ
プ工程を行う。
された方法と同様にして前記フォトレジストパターン２
６０をエーシングして除去する。図２９を参照すると、
前記フォトレジストパターン２６０のエーシング工程後
に残留しているウェーハ上の汚れ物を除去するために硫
酸溶液からなるストリップ溶液２７０を使ってストリッ
プ工程を行う。
【０１１７】図３０を参照すると、前記マスクパターン
２４０をエッチングマスクとしてＳＣＩ溶液２７２を使
って前記金属シリサイド層２３０の一部を等方性湿式エ
ッチングし、前記マスクパターン２４０の下方に前記マ
スクパターン２４０の底面エッジを露出させるアンダー
カット領域２３５を形成する。その結果、上面に前記ア
ンダーカット領域２３５の輪郭に相応する形状の浅い溝
が形成された金属シリサイド層２３０ａが形成される。
２４０をエッチングマスクとしてＳＣＩ溶液２７２を使
って前記金属シリサイド層２３０の一部を等方性湿式エ
ッチングし、前記マスクパターン２４０の下方に前記マ
スクパターン２４０の底面エッジを露出させるアンダー
カット領域２３５を形成する。その結果、上面に前記ア
ンダーカット領域２３５の輪郭に相応する形状の浅い溝
が形成された金属シリサイド層２３０ａが形成される。
【０１１８】前記金属シリサイド層２３０を等方性湿式
エッチングする時、前記ＳＣＩ溶液２７２の温度は約３
０〜９０℃、好ましくは約７０℃に維持される。好まし
くは、前記ＳＣＩ溶液はその総重量を基準に約０．５〜
３重量％のＮＨ 4ＯＨ及び約２〜２０重量％のＨ2Ｏ2を
含む。より好ましくは、前記ＳＣＩ溶液はその総重量を
基準に約１．５〜２重量％のＮＨ4ＯＨ及び約３．８〜
４．５重量％のＨ2Ｏ2を含む。
エッチングする時、前記ＳＣＩ溶液２７２の温度は約３
０〜９０℃、好ましくは約７０℃に維持される。好まし
くは、前記ＳＣＩ溶液はその総重量を基準に約０．５〜
３重量％のＮＨ 4ＯＨ及び約２〜２０重量％のＨ2Ｏ2を
含む。より好ましくは、前記ＳＣＩ溶液はその総重量を
基準に約１．５〜２重量％のＮＨ4ＯＨ及び約３．８〜
４．５重量％のＨ2Ｏ2を含む。
【０１１９】好ましくは、前記アンダーカット領域２３
５を形成するために前記金属シリサイド層２３０を等方
性湿式エッチングするとき、水平方向のエッチング量Ｌ
ＡＴと垂直方向のエッチング量ＶＥＲとの比を１以上
（すなわち、ＬＡＴ>ＶＥＲ）に設定する。
５を形成するために前記金属シリサイド層２３０を等方
性湿式エッチングするとき、水平方向のエッチング量Ｌ
ＡＴと垂直方向のエッチング量ＶＥＲとの比を１以上
（すなわち、ＬＡＴ>ＶＥＲ）に設定する。
【０１２０】前記アンダーカット領域２３５の形成のた
めの等方性湿式エッチング工程及び図２９に基づき説明
されたストリップ工程は、ストリップのための硫酸溶液
が入っている第３バス及び前記アンダーカット領域２３
５の形成のためのＳＣＩ溶液が入っている第４バスを同
時に具備した単一の洗浄システム内で前記第３バス及び
第４バスを順次経由することにより連続的に行われる。
めの等方性湿式エッチング工程及び図２９に基づき説明
されたストリップ工程は、ストリップのための硫酸溶液
が入っている第３バス及び前記アンダーカット領域２３
５の形成のためのＳＣＩ溶液が入っている第４バスを同
時に具備した単一の洗浄システム内で前記第３バス及び
第４バスを順次経由することにより連続的に行われる。
【０１２１】しかる後、図２１〜図２６に基づき説明さ
れた方法と同様にしてチャンファが形成された上部エッ
ジを備えた金属シリサイド層パターンから形成されるゲ
ート構造及びそのゲート構造によって自己整列されるコ
ンタクトプラグを形成する。
れた方法と同様にしてチャンファが形成された上部エッ
ジを備えた金属シリサイド層パターンから形成されるゲ
ート構造及びそのゲート構造によって自己整列されるコ
ンタクトプラグを形成する。
【０１２２】（実施例３）図３１は、本発明の第３実施
例による半導体素子の製造方法を説明するための断面図
である。第３実施例は、第１実施例中に図２２に基づき
説明された前記リセスされた金属シリサイド層パターン
１３３の形成工程を省略した以外は、第１実施例と同様
にして行った。
例による半導体素子の製造方法を説明するための断面図
である。第３実施例は、第１実施例中に図２２に基づき
説明された前記リセスされた金属シリサイド層パターン
１３３の形成工程を省略した以外は、第１実施例と同様
にして行った。
【０１２３】そのため、第３実施例では、半導体基板３
００上のゲート酸化膜３１０上に形成され、ドーピング
されたポリシリコン層パターン３２０ａ及び金属シリサ
イド層パターン３３２からなるゲート構造３２２が得ら
れる。前記金属シリサイド層パターン３３２は前記半導
体基板３００の主面と実質的に垂直な下部エッジ３３２
ａ、及びマスクパターン３４０の底面エッジを露出させ
るアンダーカット領域３３５を限定する形状のチャンフ
ァが形成された上部エッジ３３２ｂを備えている。
００上のゲート酸化膜３１０上に形成され、ドーピング
されたポリシリコン層パターン３２０ａ及び金属シリサ
イド層パターン３３２からなるゲート構造３２２が得ら
れる。前記金属シリサイド層パターン３３２は前記半導
体基板３００の主面と実質的に垂直な下部エッジ３３２
ａ、及びマスクパターン３４０の底面エッジを露出させ
るアンダーカット領域３３５を限定する形状のチャンフ
ァが形成された上部エッジ３３２ｂを備えている。
【０１２４】前記マスクパターン３４０は、シリコン窒
化膜パターン３４２ａ及びＨＴＯ膜パターン３４４ａか
らなる。前記ＨＴＯ膜パターン３４４ａは場合によって
省略しても良い。さらに、前記金属シリサイド層パター
ン３３２は前記マスクパターン３４０の幅及び前記ドー
ピングされたポリシリコン層パターン３２０ａの幅と実
質的に同一の幅を有する底面３３２ｃ、及び前記マスク
パターン３４０の幅より小さく、前記マスクパターン３
４０の幅の半分より大きい上面３３２ｄを備えている。
ここで、前記金属シリサイド層パターン３３２の最大幅
は前記マスクパターン３４０の幅及び前記ドーピングさ
れたポリシリコン層パターン３２０ａの幅と実質的に同
一である。
化膜パターン３４２ａ及びＨＴＯ膜パターン３４４ａか
らなる。前記ＨＴＯ膜パターン３４４ａは場合によって
省略しても良い。さらに、前記金属シリサイド層パター
ン３３２は前記マスクパターン３４０の幅及び前記ドー
ピングされたポリシリコン層パターン３２０ａの幅と実
質的に同一の幅を有する底面３３２ｃ、及び前記マスク
パターン３４０の幅より小さく、前記マスクパターン３
４０の幅の半分より大きい上面３３２ｄを備えている。
ここで、前記金属シリサイド層パターン３３２の最大幅
は前記マスクパターン３４０の幅及び前記ドーピングさ
れたポリシリコン層パターン３２０ａの幅と実質的に同
一である。
【０１２５】第３実施例によって得られた半導体素子の
構造では、前記金属シリサイド層パターン３３２の上部
エッジ３３２ｂにチャンファが形成されており、これに
対応する輪郭を有する前記アンダーカット領域３３５が
前記マスクパターン３４０の底面エッジ近傍に形成され
ているので、前記ゲート構造３２２と、それによって自
己整列されて自己整列コンタクトホール３９２中に前記
半導体基板の活性領域３００ａと接触するように形成さ
れるコンタクトプラグ３９５との間で必要な絶縁長さを
スペーサ３８５によって確保することができる。
構造では、前記金属シリサイド層パターン３３２の上部
エッジ３３２ｂにチャンファが形成されており、これに
対応する輪郭を有する前記アンダーカット領域３３５が
前記マスクパターン３４０の底面エッジ近傍に形成され
ているので、前記ゲート構造３２２と、それによって自
己整列されて自己整列コンタクトホール３９２中に前記
半導体基板の活性領域３００ａと接触するように形成さ
れるコンタクトプラグ３９５との間で必要な絶縁長さを
スペーサ３８５によって確保することができる。
【０１２６】（実施例４）図３２〜図３５は、本発明の
第４実施例による半導体素子の製造方法を説明するため
の工程手順断面図である。
第４実施例による半導体素子の製造方法を説明するため
の工程手順断面図である。
【０１２７】図３２を参照すると、第１実施例中に図１
７〜図２３に基づき説明された方法と同様にして半導体
基板４００上にゲート酸化膜４１０を形成し、その上に
ドーピングされたポリシリコン層パターン４２０ａ及び
リセスされた金属シリサイド層パターン４３３からなる
ゲート構造４２４を形成する。前記ゲート構造は、その
上面が、シリコン窒化膜パターン４４２ａ及びＨＴＯ膜
パターン４４４ａからなるマスクパターン４４０によっ
て覆われている。
７〜図２３に基づき説明された方法と同様にして半導体
基板４００上にゲート酸化膜４１０を形成し、その上に
ドーピングされたポリシリコン層パターン４２０ａ及び
リセスされた金属シリサイド層パターン４３３からなる
ゲート構造４２４を形成する。前記ゲート構造は、その
上面が、シリコン窒化膜パターン４４２ａ及びＨＴＯ膜
パターン４４４ａからなるマスクパターン４４０によっ
て覆われている。
【０１２８】前記リセスされた金属シリサイド層パター
ン４３３は、前記半導体基板４００の主面と実質的に垂
直な下部エッジ４３３ａ、及びアンダーカット領域４３
５を限定する形状にチャンファが形成された上部エッジ
４３３ｂを備えている。前記金属シリサイド層パターン
４３３の下部エッジ４３３ｂは、前記ドーピングされた
ポリシリコン層パターン４２０ａの側壁または前記マス
クパターン４４０の側壁から所定の厚さＤ´だけリセス
されている。
ン４３３は、前記半導体基板４００の主面と実質的に垂
直な下部エッジ４３３ａ、及びアンダーカット領域４３
５を限定する形状にチャンファが形成された上部エッジ
４３３ｂを備えている。前記金属シリサイド層パターン
４３３の下部エッジ４３３ｂは、前記ドーピングされた
ポリシリコン層パターン４２０ａの側壁または前記マス
クパターン４４０の側壁から所定の厚さＤ´だけリセス
されている。
【０１２９】しかる後、図３２の結果物を完全に覆うシ
リコン窒化膜４８０を形成する。図３３を参照すると、
前記シリコン窒化膜４８０が形成された結果物上に平坦
化された層間絶縁膜４９０を形成した後、フォトレジス
トパターン（図示せず）を用いコンタクトホール領域と
して予定された部分上の前記層間絶縁膜４９０を選択的
にエッチングし、前記コンタクトホール領域で前記シリ
コン窒化膜４８０の上面を露出させる開口４９１を形成
する。
リコン窒化膜４８０を形成する。図３３を参照すると、
前記シリコン窒化膜４８０が形成された結果物上に平坦
化された層間絶縁膜４９０を形成した後、フォトレジス
トパターン（図示せず）を用いコンタクトホール領域と
して予定された部分上の前記層間絶縁膜４９０を選択的
にエッチングし、前記コンタクトホール領域で前記シリ
コン窒化膜４８０の上面を露出させる開口４９１を形成
する。
【０１３０】図３４を参照すると、前記シリコン窒化膜
４８０の内前記開口４９１を介して露出された部分をエ
ッチングによって除去することにより、前記半導体基板
４００の活性領域４００ａを露出させる自己整列コンタ
クトホール４９２を形成すると同時に、前記ゲート構造
４２４の側壁及び前記マスクパターン４４０の側壁を覆
いながら、前記自己整列コンタクトホール４９２の幅を
限定するスペーサ４８５を形成する。
４８０の内前記開口４９１を介して露出された部分をエ
ッチングによって除去することにより、前記半導体基板
４００の活性領域４００ａを露出させる自己整列コンタ
クトホール４９２を形成すると同時に、前記ゲート構造
４２４の側壁及び前記マスクパターン４４０の側壁を覆
いながら、前記自己整列コンタクトホール４９２の幅を
限定するスペーサ４８５を形成する。
【０１３１】図３５を参照すると、前記自己整列コンタ
クトホール４９２内に導電物質、例えば、ドーピングさ
れたポリシリコンを充填して前記ゲート構造４２４によ
って自己整列されるコンタクトプラグ４９５を形成す
る。
クトホール４９２内に導電物質、例えば、ドーピングさ
れたポリシリコンを充填して前記ゲート構造４２４によ
って自己整列されるコンタクトプラグ４９５を形成す
る。
【０１３２】（実施例５）図３６及び図３７は、本発明
の第５実施例による半導体素子の製造方法を説明するた
めの工程手順断面図である。第５実施例では、図３１に
基づき説明された第３実施例と同様にして半導体基板５
００上にゲート酸化膜５１０上を形成し、ドーピングさ
れたポリシリコン層パターン５２０ａ及び金属シリサイ
ド層パターン５３２からなるゲート構造５２２を形成す
る。前記金属シリサイド層パターン５３２は、前記半導
体基板５００の主面と実質的に垂直な下部エッジ５３２
ａ、及びシリコン窒化膜パターン５４２ａ及びＨＴＯ膜
パターン５４４ａからなるマスクパターン５４０の底面
エッジを露出させるアンダーカット領域５３５を限定す
る形状のチャンファが形成された上部エッジ５３２ｂを
備えている。
の第５実施例による半導体素子の製造方法を説明するた
めの工程手順断面図である。第５実施例では、図３１に
基づき説明された第３実施例と同様にして半導体基板５
００上にゲート酸化膜５１０上を形成し、ドーピングさ
れたポリシリコン層パターン５２０ａ及び金属シリサイ
ド層パターン５３２からなるゲート構造５２２を形成す
る。前記金属シリサイド層パターン５３２は、前記半導
体基板５００の主面と実質的に垂直な下部エッジ５３２
ａ、及びシリコン窒化膜パターン５４２ａ及びＨＴＯ膜
パターン５４４ａからなるマスクパターン５４０の底面
エッジを露出させるアンダーカット領域５３５を限定す
る形状のチャンファが形成された上部エッジ５３２ｂを
備えている。
【０１３３】さらに、前記金属シリサイド層パターン５
３２はその最大幅が前記マスクパターン５４０の幅また
は前記ドーピングされたポリシリコン層パターン５２０
ａの幅と実質的に同一である。しかる後、図３２に基づ
き説明された方法と同様にしてシリコン窒化膜５８０を
前記結果物の全面に形成する。
３２はその最大幅が前記マスクパターン５４０の幅また
は前記ドーピングされたポリシリコン層パターン５２０
ａの幅と実質的に同一である。しかる後、図３２に基づ
き説明された方法と同様にしてシリコン窒化膜５８０を
前記結果物の全面に形成する。
【０１３４】図３７を参照すると、図３３〜図３５に基
づき説明された方法と同様にして前記ゲート構造５２２
の側壁及び前記マスクパターン５４０の側壁にスペーサ
５８５を形成すると同時に、前記層間絶縁膜５９０を貫
通して前記半導体基板５００の活性領域５００ａを露出
させる自己整列コンタクトホール５９２を形成する。し
かる後、前記自己整列コンタクトホール５９２内に前記
ゲート構造５２２によって自己整列されるコンタクトプ
ラグ５９５を形成する。
づき説明された方法と同様にして前記ゲート構造５２２
の側壁及び前記マスクパターン５４０の側壁にスペーサ
５８５を形成すると同時に、前記層間絶縁膜５９０を貫
通して前記半導体基板５００の活性領域５００ａを露出
させる自己整列コンタクトホール５９２を形成する。し
かる後、前記自己整列コンタクトホール５９２内に前記
ゲート構造５２２によって自己整列されるコンタクトプ
ラグ５９５を形成する。
【０１３５】図３８及び図３９は、本発明の第２実施例
の方法に従い製造された半導体素子の電気的特性を評価
した結果を示すグラフである。具体的には、マスクパタ
ーンの底面エッジ近傍に等方性湿式エッチング方法によ
ってアンダーカット領域を形成した。ここで、エッチン
グ液としては、７０℃に維持されるＳＣＩ溶液を使用し
た。前記ＳＣＩ溶液はその総重量を基準に１．７重量％
のＮＨ4ＯＨ及び４．１重量％のＨ2Ｏ2を含む。
の方法に従い製造された半導体素子の電気的特性を評価
した結果を示すグラフである。具体的には、マスクパタ
ーンの底面エッジ近傍に等方性湿式エッチング方法によ
ってアンダーカット領域を形成した。ここで、エッチン
グ液としては、７０℃に維持されるＳＣＩ溶液を使用し
た。前記ＳＣＩ溶液はその総重量を基準に１．７重量％
のＮＨ4ＯＨ及び４．１重量％のＨ2Ｏ2を含む。
【０１３６】アンダーカット領域を形成するために、Ｓ
ＣＩ溶液を使って等方性湿式エッチングをそれぞれ３
分、７分及び１０分間行い、半導体素子を完成した。こ
うして得られた半導体素子に５Ｖの電圧を印加し、チャ
ンファが形成された上部エッジを備えた金属シリサイド
層パターンを具備したゲート構造とそれによって自己整
列されるコンタクトプラグとの漏れ電流を測定した。さ
らに、前記ゲート構造を備えたトランジスタの抵抗を測
定した。その結果をそれぞれ図３８及び図３９に示し
た。
ＣＩ溶液を使って等方性湿式エッチングをそれぞれ３
分、７分及び１０分間行い、半導体素子を完成した。こ
うして得られた半導体素子に５Ｖの電圧を印加し、チャ
ンファが形成された上部エッジを備えた金属シリサイド
層パターンを具備したゲート構造とそれによって自己整
列されるコンタクトプラグとの漏れ電流を測定した。さ
らに、前記ゲート構造を備えたトランジスタの抵抗を測
定した。その結果をそれぞれ図３８及び図３９に示し
た。
【０１３７】図３８及び図３９中、"○"は図１６に"６"
にて示されたウェーハ上の位置での測定値を表わし、"
■"は図１６に"３"にて示された位置での測定値を表わ
し、"△"は図１６に"９"にて示された位置での測定値を
表わし、そして"●"は図１６の"１"〜"９"にて示された
位置での測定値の平均値を表わす。
にて示されたウェーハ上の位置での測定値を表わし、"
■"は図１６に"３"にて示された位置での測定値を表わ
し、"△"は図１６に"９"にて示された位置での測定値を
表わし、そして"●"は図１６の"１"〜"９"にて示された
位置での測定値の平均値を表わす。
【０１３８】図３８に示されたように、５Ｖの電圧が印
加されたとき、ＳＣＩ ３'の場合には平均４４．４９ｍ
Ａの漏れ電流が測定され、ＳＣＩ ７'の場合には平均４
０．４６ｍＡの漏れ電流が測定され、ＳＣＩ １０'の場
合には平均３８．４９ｍＡの漏れ電流が測定された。こ
れから、測定された漏れ電流値がいずれも許容範囲内に
あることが確認できた。
加されたとき、ＳＣＩ ３'の場合には平均４４．４９ｍ
Ａの漏れ電流が測定され、ＳＣＩ ７'の場合には平均４
０．４６ｍＡの漏れ電流が測定され、ＳＣＩ １０'の場
合には平均３８．４９ｍＡの漏れ電流が測定された。こ
れから、測定された漏れ電流値がいずれも許容範囲内に
あることが確認できた。
【０１３９】さらに、図３９に示されたように、ＳＣＩ
３'の場合には平均５７．５０Ω／セルの抵抗が測定さ
れ、ＳＣＩ ７'の場合には平均６３．２２Ω／セルの抵
抗が測定され、ＳＣＩ １０'の場合には平均６６．４６
Ω／セルの抵抗が測定された。これから、測定された抵
抗値がいずれも許容範囲内にあり、素子動作にはまった
く悪影響しないことが確認できた。
３'の場合には平均５７．５０Ω／セルの抵抗が測定さ
れ、ＳＣＩ ７'の場合には平均６３．２２Ω／セルの抵
抗が測定され、ＳＣＩ １０'の場合には平均６６．４６
Ω／セルの抵抗が測定された。これから、測定された抵
抗値がいずれも許容範囲内にあり、素子動作にはまった
く悪影響しないことが確認できた。
【０１４０】図４０は、本発明及び従来の方法に係る半
導体素子の漏れ電流の分布率を比較して示すグラフであ
る。図４０に示された各番号はウェーハ上の様々な測定
位置を表わす。
導体素子の漏れ電流の分布率を比較して示すグラフであ
る。図４０に示された各番号はウェーハ上の様々な測定
位置を表わす。
【０１４１】漏れ電流の分布率を測定するため、本発明
の第２実施例に従い半導体素子を製造した。具体的に
は、エーシングによるフォトレジストパターンの除去後
に、ＳＣＩ溶液を使って金属シリサイド層の等方性湿式
エッチングを７分間行い、マスクパターンの底面エッジ
近傍にアンダーカット領域を形成して、上部エッジにチ
ャンファが形成された金属シリサイド層パターンを備え
たゲート構造を形成した。前記ＳＣＩ溶液はその総重量
を基準に１．７重量％のＮＨ4ＯＨ及び４．１重量％の
Ｈ2Ｏ2を含む。
の第２実施例に従い半導体素子を製造した。具体的に
は、エーシングによるフォトレジストパターンの除去後
に、ＳＣＩ溶液を使って金属シリサイド層の等方性湿式
エッチングを７分間行い、マスクパターンの底面エッジ
近傍にアンダーカット領域を形成して、上部エッジにチ
ャンファが形成された金属シリサイド層パターンを備え
たゲート構造を形成した。前記ＳＣＩ溶液はその総重量
を基準に１．７重量％のＮＨ4ＯＨ及び４．１重量％の
Ｈ2Ｏ2を含む。
【０１４２】本発明の半導体素子と比較するために、金
属シリサイド層パターンにチャンファが形成されないよ
うに。エーシングによるフォトレジストパターンの除去
後に、ＳＣＩ溶液を使って通常の方法によるストリップ
工程を３分間行った以外は、本発明の第２実施例による
方法と同様にして従来の半導体素子を製造した。
属シリサイド層パターンにチャンファが形成されないよ
うに。エーシングによるフォトレジストパターンの除去
後に、ＳＣＩ溶液を使って通常の方法によるストリップ
工程を３分間行った以外は、本発明の第２実施例による
方法と同様にして従来の半導体素子を製造した。
【０１４３】図４０に示されたように、本発明の方法に
より製造された半導体素子は、金属シリサイド層パター
ンの上部エッジにチャンファが形成され、これによりゲ
ートラインの幅が従来の半導体素子に比べはるかに減っ
たにも関わらず、従来の半導体素子のように均一な漏れ
電流の分布を示す。
より製造された半導体素子は、金属シリサイド層パター
ンの上部エッジにチャンファが形成され、これによりゲ
ートラインの幅が従来の半導体素子に比べはるかに減っ
たにも関わらず、従来の半導体素子のように均一な漏れ
電流の分布を示す。
【０１４４】すなわち、従来の半導体素子のように均一
な漏れ電流分布を有しながら、チャンファが形成された
上部エッジを備えた金属シリサイド層からなるゲート構
造により前記ゲート構造と自己整列コンタクトとの間で
十分な絶縁距離が確保されるので、従来の半導体素子に
比べ工程マージンが格段に増大された半導体素子が提供
できる利点がある。
な漏れ電流分布を有しながら、チャンファが形成された
上部エッジを備えた金属シリサイド層からなるゲート構
造により前記ゲート構造と自己整列コンタクトとの間で
十分な絶縁距離が確保されるので、従来の半導体素子に
比べ工程マージンが格段に増大された半導体素子が提供
できる利点がある。
【０１４５】
【発明の効果】以上述べたように、本発明によるポリサ
イド構造から形成されるゲート構造は、上部エッジにチ
ャンファが形成された金属シリサイド層パターンを有す
る。さらに、必要あれば、前記金属シリサイド層の上部
エッジにチャンファを形成すると同時に、その下部エッ
ジがその下部のドーピングされたポリシリコン層パター
ンの側壁にリセスされたプロファイルを持たせることに
より、前記ドーピングされたポリシリコン層パターンの
幅より小さい幅を有するリセスされた金属シリサイド層
パターンを形成することが可能である。
イド構造から形成されるゲート構造は、上部エッジにチ
ャンファが形成された金属シリサイド層パターンを有す
る。さらに、必要あれば、前記金属シリサイド層の上部
エッジにチャンファを形成すると同時に、その下部エッ
ジがその下部のドーピングされたポリシリコン層パター
ンの側壁にリセスされたプロファイルを持たせることに
より、前記ドーピングされたポリシリコン層パターンの
幅より小さい幅を有するリセスされた金属シリサイド層
パターンを形成することが可能である。
【０１４６】これにより、素子の電気的特性にまったく
悪影響せずに、前記ゲート構造と前記ゲート構造によっ
て自己整列されるコンタクトプラグとの間で十分な幅を
維持する絶縁スペーサによって必要な絶縁長さが確保で
きる。従って、本発明は、デザインルールが０．２５μ
ｍ以下である高集積半導体素子を製造する上で有効であ
る。
悪影響せずに、前記ゲート構造と前記ゲート構造によっ
て自己整列されるコンタクトプラグとの間で十分な幅を
維持する絶縁スペーサによって必要な絶縁長さが確保で
きる。従って、本発明は、デザインルールが０．２５μ
ｍ以下である高集積半導体素子を製造する上で有効であ
る。
【０１４７】さらに、本発明によると、ビットラインも
前記ゲート構造と同一構造に形成できる。例えば、ＣＯ
Ｂ構造を有する 半導体メモリ素子のキャパシタを半導
体基板の活性領域に接続させるためのコンタクトプラ
グ、またはビットラインの上部に形成される中間パッド
と接続されるコンタクトプラグをゲート構造及びビット
ラインに同時に自己整列されるように形成できる。
前記ゲート構造と同一構造に形成できる。例えば、ＣＯ
Ｂ構造を有する 半導体メモリ素子のキャパシタを半導
体基板の活性領域に接続させるためのコンタクトプラ
グ、またはビットラインの上部に形成される中間パッド
と接続されるコンタクトプラグをゲート構造及びビット
ラインに同時に自己整列されるように形成できる。
【０１４８】この場合には、前記ゲート構造より上部に
位置するビットラインの側壁スペーサで比較的に大きい
エッチングストレスを受けることになる。しかし、本発
明によると、ビットラインをチャンファが形成された上
部エッジを有するように形成できるので、前述のように
自己整列コンタクトホールの形成のためのエッチング工
程後にもビットラインの側壁を覆うスペーサは必要な絶
縁長さを確保するのに十分な幅を維持する。従って、素
子の電気的特性にまったく悪影響せずに、ビットライン
またはゲート構造と、前記コンタクトプラグとの間で十
分な絶縁長さを確保することができる。
位置するビットラインの側壁スペーサで比較的に大きい
エッチングストレスを受けることになる。しかし、本発
明によると、ビットラインをチャンファが形成された上
部エッジを有するように形成できるので、前述のように
自己整列コンタクトホールの形成のためのエッチング工
程後にもビットラインの側壁を覆うスペーサは必要な絶
縁長さを確保するのに十分な幅を維持する。従って、素
子の電気的特性にまったく悪影響せずに、ビットライン
またはゲート構造と、前記コンタクトプラグとの間で十
分な絶縁長さを確保することができる。
【０１４９】前述のような構造のゲート構造またはビッ
トラインを備えた本発明による半導体素子を製造すると
き、そのゲート構造またはそのビットラインと同構造か
ら形成されたヒューズを同時に形成することが可能であ
る。
トラインを備えた本発明による半導体素子を製造すると
き、そのゲート構造またはそのビットラインと同構造か
ら形成されたヒューズを同時に形成することが可能であ
る。
【０１５０】さらに、本発明に係る半導体素子の製造方
法においては、上部エッジにチャンファが形成された金
属シリサイド層パターンを形成するために複雑な工程を
追加せず、その代わりに、金属シリサイド層のパターニ
ング時に使用されたフォトレジストパターンの除去時に
必ず行われるフォトレジストパターンのエーシング及び
ストリップ工程と一緒に行われる。
法においては、上部エッジにチャンファが形成された金
属シリサイド層パターンを形成するために複雑な工程を
追加せず、その代わりに、金属シリサイド層のパターニ
ング時に使用されたフォトレジストパターンの除去時に
必ず行われるフォトレジストパターンのエーシング及び
ストリップ工程と一緒に行われる。
【０１５１】すなわち、前記チャンファが形成された上
部エッジの形状に対応する輪郭を有するアンダーカット
領域を形成するとき、前記エーシング工程と同時にまた
は前記エーシング工程後に同一のチャンバ内で連続的に
行われる等方性乾式エッチング工程を利用することがで
きる。或いは、前記フォトレジストパターンを前記エー
シング工程によって除去後、単一の洗浄システム内で既
存のストリップ工程と連続的に行われる等方性湿式エッ
チング工程を利用することも可能である。従って、半導
体素子の製造時に必ず行われる工程を効率良く利用する
ことにより、最小限の工数でアンダーカット領域を形成
することができる。
部エッジの形状に対応する輪郭を有するアンダーカット
領域を形成するとき、前記エーシング工程と同時にまた
は前記エーシング工程後に同一のチャンバ内で連続的に
行われる等方性乾式エッチング工程を利用することがで
きる。或いは、前記フォトレジストパターンを前記エー
シング工程によって除去後、単一の洗浄システム内で既
存のストリップ工程と連続的に行われる等方性湿式エッ
チング工程を利用することも可能である。従って、半導
体素子の製造時に必ず行われる工程を効率良く利用する
ことにより、最小限の工数でアンダーカット領域を形成
することができる。
【０１５２】以上、本発明を好適な実施例に基づき詳細
に説明したが、本発明はこれに限定されるものではな
く、本発明の技術的な思想内で通常の知識を有した者に
とって種々なる変形が可能である。
に説明したが、本発明はこれに限定されるものではな
く、本発明の技術的な思想内で通常の知識を有した者に
とって種々なる変形が可能である。
【図１】本発明の一実施例によって具現されたＤＲＡＭ
セルの構成の一部を示すレイアウト図である。
セルの構成の一部を示すレイアウト図である。
【図２】図１のII-II'線断面図である。
【図３】図１のIII-III'線断面図である。
【図４】図１のIII-III'線断面図に対応する図３の変形
実施例である。
実施例である。
【図５】図１のIV-IV'線断面図である。
【図６】図１のIV-IV'線断面図に対応する図５の変形実
施例である。
施例である。
【図７】図１のV-IV'線断面図に対応する図５の他の変
形実施例である。
形実施例である。
【図８】本発明の他の実施例によって具現されたフラッ
シュメモリセルの構成の一部を示す断面図である。
シュメモリセルの構成の一部を示す断面図である。
【図９】冗長回路付きチップの概略構成図である。
【図１０】本発明の一実施例によるヒューズ付き半導体
素子の断面図である。
素子の断面図である。
【図１１】本発明の他の実施例によるヒューズ付き半導
体素子の断面図である。
体素子の断面図である。
【図１２】エッチング液の温度に応じたタングステンシ
リサイド層の消耗量を示すグラフ図である。
リサイド層の消耗量を示すグラフ図である。
【図１３】ＳＣＩ溶液を用いたタングステンシリサイド
層のエッチング時にエッチング時間による垂直方向のエ
ッチング量と水平方向のエッチング量との比較グラフ図
である。
層のエッチング時にエッチング時間による垂直方向のエ
ッチング量と水平方向のエッチング量との比較グラフ図
である。
【図１４】ＳＣＩ溶液を用いたタングステンシリサイド
層のエッチング時に最適のエッチング結果が得られるエ
ッチング時間を決定するためのグラフ図である。
層のエッチング時に最適のエッチング結果が得られるエ
ッチング時間を決定するためのグラフ図である。
【図１５】ＳＣＩ溶液を用いたタングステンシリサイド
層のエッチング時にタングステンシリサイド層のエッチ
ング量の均一度を評価したグラフ図である。
層のエッチング時にタングステンシリサイド層のエッチ
ング量の均一度を評価したグラフ図である。
【図１６】ウェーハ上の位置を示す図である。
【図１７】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１８】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１９】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２０】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２１】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２２】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２３】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２４】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２５】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２６】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２７】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２８】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２９】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３０】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３１】本発明の第３実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３２】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３３】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３４】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３５】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３６】本発明の第５実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３７】本発明の第５実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３８】本発明の方法によって製造された半導体素子
での電気的特性を評価したグラフ図である。
での電気的特性を評価したグラフ図である。
【図３９】本発明の方法によって製造された半導体素子
での電気的特性を評価したグラフ図である。
での電気的特性を評価したグラフ図である。
【図４０】本発明によって製造された半導体素子と従来
の半導体素子でそれぞれ測定された漏れ電流の分布率を
評価したグラフ図である。
の半導体素子でそれぞれ測定された漏れ電流の分布率を
評価したグラフ図である。
Ｗ／Ｌ ワードライン ２０ ゲート構造 ４０ ビットライン ６０ｃ 自己整列コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 // Ｈ０１Ｌ 27/10 ３０１ (72)発明者 金 佑▲是▼ 大韓民国ソウル特別市江南区道谷洞954− ８番地103号 (72)発明者 南 信佑 大韓民国京畿道水原市勧善区勧善洞1270番 地碧山アパート403棟404号 (72)発明者 尹 汝哲 大韓民国ソウル特別市陽川区木１洞927番 地木洞アパート734棟1207号 (72)発明者 金 凡洙 大韓民国京畿道水原市八達区遠川洞35番地 遠川アパート102棟505号 (72)発明者 朴 鐘浩 大韓民国ソウル特別市江南区開浦４洞656 番地市営アパート18棟205号 (72)発明者 崔 智煥 大韓民国ソウル特別市瑞草区良才洞10−24 番地201号
Claims (41)
- 【請求項１】 半導体基板上に形成された第１絶縁膜
と、 前記第１絶縁膜上に形成された第１導電層パターン、な
らびに前記第１導電層パターン上に形成され、前記半導
体基板の主面と実質的に垂直な下部エッジ及びチャンフ
ァが形成された上部エッジを備えた第２導電層パターン
を有するゲート構造と、 前記第２導電層パターン上に形成され、第１幅を有し、
前記第２導電層パターンの上部エッジより突出された側
壁を有する第２絶縁膜とを含むことを特徴とする半導体
素子。 - 【請求項２】 前記第１導電層パターンは、ドーピング
されたポリシリコンからなることを特徴とする請求項１
に記載の半導体素子。 - 【請求項３】 前記第２導電層パターンは、金属シリサ
イドからなることを特徴とする請求項１に記載の半導体
素子。 - 【請求項４】 前記第２絶縁膜は、窒化膜であることを
特徴とする請求項１に記載の半導体素子。 - 【請求項５】 前記第２絶縁膜は、窒化膜及び酸化膜か
らなることを特徴とする請求項１に記載の半導体素子。 - 【請求項６】 前記第２導電層パターンは、前記第１幅
と実質的に同じ幅を有する底面を備えたことを特徴とす
る請求項１に記載の半導体素子。 - 【請求項７】 前記第２導電層パターンは、その最大幅
が前記第１幅より小さいことを特徴とする請求項１に記
載の半導体素子。 - 【請求項８】 前記第２導電層パターンは、前記第１幅
より小さく、且つ前記第１幅の半分より大きい幅を有す
る上面を備えたことを特徴とする請求項１に記載の半導
体素子。 - 【請求項９】 前記第１導電層パターン及び前記第２導
電層パターンは不揮発性メモリセルの制御ゲートを構成
し、 前記ゲート構造は、 前記第１絶縁膜と前記第１導電層パターンとの間に形成
される浮遊ゲートと、 前記浮遊ゲートと前記制御ゲートとの間に形成される誘
電体膜とをさらに有することを特徴とする請求項１に記
載の半導体素子。 - 【請求項１０】 前記ゲート構造の側壁及び前記第２絶
縁膜の側壁を覆う第１絶縁スペーサをさらに含むことを
特徴とする請求項１に記載の半導体素子。 - 【請求項１１】 前記第１絶縁スペーサは、窒化膜から
なることを特徴とする請求項１０に記載の半導体素子。 - 【請求項１２】 前記第１絶縁スペーサ及び前記半導体
基板の活性領域を同時に露出させる自己整列コンタクト
ホール内に形成され、前記ゲート構造によって自己整列
されるコンタクトプラグをさらに含むことを特徴とする
請求項１０に記載の半導体素子。 - 【請求項１３】 前記半導体基板上に形成され、所定の
機能を有する特定回路部と、 前記半導体基板上に形成され、前記特定回路部と同一の
機能を有する冗長回路部と、 前記第１絶縁膜上に形成され、前記特定回路部が不良の
場合に前記特定回路部を前記冗長回路部に代えるため
に、溶断可能な、前記ゲート構造と同一の構造を有する
ヒューズとをさらに含むことを特徴とする請求項１に記
載の半導体素子。 - 【請求項１４】 前記第２絶縁膜を覆う平坦化された第
１層間絶縁膜パターンと、 前記第１層間絶縁膜パターン上に形成されたビットライ
ンと、 前記ビットラインの上面を覆う第３絶縁膜とをさらに含
み、 前記ビットラインは、チャンファが形成された上部エッ
ジを備えた導電パターンを有することを特徴とする請求
項１０に記載の半導体素子。 - 【請求項１５】 前記ビットラインは、ドーピングされ
たポリシリコン層及び前記ドーピングされたポリシリコ
ン層上に形成された金属シリサイド層を有し、前記金属
シリサイド層は、前記チャンファが形成された上部エッ
ジを備えたことを特徴とする請求項１４に記載の半導体
素子。 - 【請求項１６】 前記ビットラインの側壁及び前記第３
絶縁膜の側壁を覆う第２絶縁スペーサをさらに含むこと
を特徴とする請求項１４に記載の半導体素子。 - 【請求項１７】 前記第２絶縁スペーサは、窒化膜から
なることを特徴とする請求項１６に記載の半導体素子。 - 【請求項１８】 前記第３絶縁膜を覆う第２層間絶縁膜
パターンと、前記第２絶縁スペーサ及び前記半導体基板
の活性領域を同時に露出させる自己整列コンタクトホー
ル内に形成され、前記ビットラインによって自己整列さ
れるコンタクトプラグとをさらに含むことを特徴とする
請求項１６に記載の半導体素子。 - 【請求項１９】 前記第３絶縁膜を覆う第２層間絶縁膜
と、 前記第１絶縁スペーサ、第２絶縁スペーサ及び前記半導
体基板の活性領域を同時に露出させる自己整列コンタク
トホール内に形成され、前記ゲート構造及び前記ビット
ラインによって自己整列されるコンタクトプラグとをさ
らに含むことを特徴とする請求項１６に記載の半導体素
子。 - 【請求項２０】 半導体基板上に形成された層間絶縁膜
パターンと、 前記層間絶縁膜パターン上に形成され、チャンファが形
成された上部エッジを備えた導電パターンを有するビッ
トラインと、 前記ビットライン上に形成され、第１幅を有し、前記ビ
ットラインの上部エッジより突出された側壁を有する絶
縁膜とを含むことを特徴とする半導体素子。 - 【請求項２１】 半導体基板上に第１導電層を形成する
段階と、 前記第１導電層上に第２導電層を形成する段階と、 前記第２導電層上に前記第２導電層の上面の一部を露出
させる第１マスクパターンを形成する段階と、 前記第１マスクパターンをエッチングマスクとして前記
第２導電層の一部を等方性エッチングして、前記第１マ
スクパターンの底面エッジを露出させる第１アンダーカ
ット領域を形成する段階と、 前記第１マスクパターンをエッチングマスクとして前記
第２導電層の残りの一部を異方性エッチングして、前記
半導体基板の主面と実質的に垂直な下部エッジ及び前記
第１アンダーカット領域の輪郭に沿ってチャンファが形
成された上部エッジを備えた第２導電層パターンを形成
する段階と、 前記第１マスクパターンをエッチングマスクとして前記
第１導電層を異方性エッチングして、第１導電層パター
ンを形成する段階とを含むことを特徴とする半導体素子
の製造方法。 - 【請求項２２】 前記第１アンダーカット領域を形成す
る段階は、乾式エッチング方法によって行われることを
特徴とする請求項２１に記載の半導体素子の製造方法。 - 【請求項２３】 前記第１アンダーカット領域は、Ｃ
Ｆ4、Ｃ2Ｆ6、ＣＨＦ3、ＣＯ、Ａｒ、Ｏ2、Ｎ2及びＨｅ
−Ｏ2からなる群より選ばれる少なくともいずれか１種
のガスを使って形成されることを特徴とする請求項２１
に記載の半導体素子の製造方法。 - 【請求項２４】 前記第１アンダーカット領域は、湿式
エッチング方法によって形成されることを特徴とする請
求項２１に記載の半導体素子の製造方法。 - 【請求項２５】 前記第１アンダーカット領域は、ＮＨ4
ＯＨ、Ｈ2Ｏ2及びＨ 2Ｏの混合液を使って形成されるこ
とを特徴とする請求項２４に記載の半導体素子の製造方
法。 - 【請求項２６】 前記第１マスクパターンを形成する段
階は、 前記第２導電層上に絶縁膜を形成する段階と、 前記絶縁膜上にフォトレジストパターンを形成する段階
と、 前記フォトレジストパターンを用い前記絶縁膜を異方性
エッチングして、前記第１マスクパターンを形成する段
階とを含むことを特徴とする請求項２１に記載の半導体
素子の製造方法。 - 【請求項２７】 前記第１マスクパターンを形成する段
階後に、 前記フォトレジストパターンをエーシングして除去する
段階をさらに含み、 前記第１アンダーカット領域の形成段階は、前記フォト
レジストパターンのエーシング段階と同時に行われるこ
とを特徴とする請求項２６に記載の半導体素子の製造方
法。 - 【請求項２８】 前記第１マスクパターンを形成する段
階後に、 前記フォトレジストパターンをエーシングして除去する
段階をさらに含み、 前記第１アンダーカット領域の形成段階は、前記フォト
レジストパターンのエーシング段階の直後に同一のチャ
ンバ内で連続的に行われることを特徴とする請求項２６
に記載の半導体素子の製造方法。 - 【請求項２９】 前記第１マスクパターンを形成する段
階後に、 前記フォトレジストパターンをエーシングして除去する
段階と、 前記エーシング段階後の残留物をストリップして除去す
る段階とをさらに含み、 前記第１アンダーカット領域の形成段階は、前記ストリ
ップ段階の直後に同一の洗浄システム内で連続的に行わ
れることを特徴とする請求項２６に記載の半導体素子の
製造方法。 - 【請求項３０】 少なくとも前記第１導電層パターンの
側壁、第２導電層パターンの側壁及び第１マスクパター
ンの側壁を覆う絶縁膜を形成する段階と、 前記絶縁膜上に平坦化された第１層間絶縁膜を形成する
段階と、 前記第１層間絶縁膜を選択的にエッチングして前記半導
体基板の活性領域を露出させる自己整列コンタクトホー
ルを形成する段階とをさらに含むことを特徴とする請求
項２１に記載の半導体素子の製造方法。 - 【請求項３１】 前記絶縁膜を形成する段階は、 前記第１導電層パターンが形成された結果物を完全に覆
う窒化膜を形成する段階と、 前記窒化膜をエッチバックして前記第１導電層パターン
の側壁、第２導電層パターンの側壁及び第１マスクパタ
ーンの側壁を覆う窒化膜スペーサを形成する段階とを含
み、 前記自己整列コンタクトホールを形成する段階は、 前記第１層間絶縁膜を選択的にエッチングして前記窒化
膜スペーサを露出させる第１層間絶縁膜パターンを形成
する段階を含むことを特徴とする請求項３０に記載の半
導体素子の製造方法。 - 【請求項３２】 前記絶縁膜を形成する段階は、 前記第１導電層パターンが形成された結果物を完全に覆
う窒化膜を形成する段階を含み、 前記自己整列コンタクトホールを形成する段階は、 前記第１層間絶縁膜を選択的にエッチングして前記窒化
膜の一部を露出させる第１層間絶縁膜パターンを形成す
る段階と、 前記露出された窒化膜をエッチングして前記第１導電層
パターンの側壁、第２導電層パターンの側壁及び第１マ
スクパターンの側壁を覆うと同時に前記自己整列コンタ
クトホールの幅を限定する窒化膜スペーサを形成する段
階とを含むことを特徴とする請求項３０に記載の半導体
素子の製造方法。 - 【請求項３３】 前記第１導電層パターンを形成する段
階後に、 前記第２導電層パターンをその露出された表面から所定
幅だけ除去してその最大幅が前記第１マスクパターンの
幅及び前記第１導電層パターンの幅より小さいリセスさ
れた第２導電層パターンを形成する段階をさらに含むこ
とを特徴とする請求項２１に記載の半導体素子の製造方
法。 - 【請求項３４】 少なくとも前記第１導電層パターンの
側壁、リセスされた第２導電層パターンの側壁及び第１
マスクパターンの側壁を覆う絶縁膜を形成する段階と、 前記絶縁膜上に平坦化された第１層間絶縁膜を形成する
段階と、 前記第１層間絶縁膜を選択的にエッチングして前記半導
体基板の活性領域を露出させる自己整列コンタクトホー
ルを形成する段階とをさらに含むことを特徴とする請求
項３３に記載の半導体素子の製造方法。 - 【請求項３５】 前記絶縁膜を形成する段階は、 前記リセスされた第２導電層パターンが形成された結果
物を完全に覆う窒化膜を形成する段階と、 前記窒化膜をエッチバックして前記第１導電層パターン
の側壁、リセスされた第２導電層パターンの側壁及び第
１マスクパターンの側壁を覆う窒化膜スペーサを形成す
る段階とを含み、 前記自己整列コンタクトホールを形成する段階は、 前記第１層間絶縁膜を選択的にエッチングして前記窒化
膜スペーサを露出させる第１層間絶縁膜パターンを形成
する段階を含むことを特徴とする請求項３４に記載の半
導体素子の製造方法。 - 【請求項３６】 前記絶縁膜を形成する段階は、 前記リセスされた第２導電層パターンが形成された結果
物を完全に覆う窒化膜を形成する段階を含み、 前記自己整列コンタクトホールを形成する段階は、 前記第１層間絶縁膜を選択的にエッチングして前記窒化
膜の一部を露出させる第１層間絶縁膜パターンを形成す
る段階と、 前記露出された窒化膜をエッチングして前記第１導電層
パターンの側壁、リセスされた第２導電層パターンの側
壁及び第１マスクパターンの側壁を覆うと同時に前記自
分整列コンタクトホールの幅を限定する窒化膜スペーサ
を形成する段階とを含むことを特徴とする請求項３４に
記載の半導体素子の製造方法。 - 【請求項３７】 前記第１マスクパターンを覆う平坦化
された第１層間絶縁膜を形成する段階と、 前記第１層間絶縁膜上にビットラインを形成する段階と
をさらに含み、 前記ビットラインを形成する段階は、 前記第１層間絶縁膜上に第３導電層を形成する段階と、 前記第３導電層上に前記第３導電層の上面の一部を露出
させる第２マスクパターンを形成する段階と、 前記第２マスクパターンをエッチングマスクとして前記
第３導電層の一部を等方性エッチングして前記第２マス
クパターンの底面エッジを露出させる第２アンダーカッ
ト領域を形成する段階と、 前記第２マスクパターンをエッチングマスクとして前記
第３導電層の残りの一部を異方性エッチングして、前記
半導体基板の主面と実質的に垂直な下部エッジ及び前記
第２アンダーカット領域の輪郭に沿ってチャンファが形
成された上部エッジを備えた第３導電層パターンを形成
する段階とを含むことを特徴とする請求項２１に記載の
半導体素子の製造方法。 - 【請求項３８】 前記第３導電層パターンをその露出さ
れた表面から所定幅だけ湿式エッチングしてその最大幅
が前記第２マスクパターンの幅より小さいリセスされた
第３導電層パターンを形成する段階をさらに含むことを
特徴とする請求項３７に記載の半導体素子の製造方法。 - 【請求項３９】 前記第１導電層パターンの側壁、第２
導電層パターンの側壁及び第１マスクパターンの側壁を
覆う第１絶縁スペーサを形成する段階と、 前記第３導電層パターンの側壁及び第２マスクパターン
の側壁を覆う第２絶縁スペーサを形成する段階とをさら
に含むことを特徴とする請求項３７に記載の半導体素子
の製造方法。 - 【請求項４０】 前記第１絶縁スペーサ及び第２絶縁ス
ペーサはそれぞれ、窒化膜からなることを特徴とする請
求項３９に記載の半導体素子の製造方法。 - 【請求項４１】 前記第２マスクパターンを覆う第２層
間絶縁膜を形成する段階と、 前記第２層間絶縁膜及び第１層間絶縁膜を選択的にエッ
チングして前記第１絶縁スペーサ、第２絶縁スペーサ及
び前記半導体基板の活性領域を同時に露出させる自己整
列コンタクトホールを形成する段階と、 前記自己整列コンタクトホール内に導電物質を充填して
前記第１導電層パターン、第２導電層パターン及びビッ
トラインによって自己整列されるコンタクトプラグを形
成する段階とをさらに含むことを特徴とする請求項３９
に記載の半導体素子の製造方法。
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