KR101096187B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 기술은 단일특벽측벽콘택(one side contact)에 연결된 매립비트라인을 갖는 반도체 장치의 제조 방법에 관한 것이다. 본 기술은 기판을 식각하여 매립비트라인용 트렌치를 형성하는 단계; 상기 매립비트라인용 트렌치 내에 매립된 매립비트라인을 형성하는 단계; 적어도 상기 기판을 식각하여 상기 매립비트라인의 일 측벽을 노출시키는 측벽콘택용 트렌치를 형성하는 단계; 및 상기 측벽콘택용 트렌치를 일부 매립하는 측벽콘택을 형성하는 단계를 포함한다. 본 기술에 따르면, 금속을 포함하는 매립비트라인을 형성함으로써, 매립비트라인의 저항을 감소시킬 수 있다. 특히, 측벽콘택을 형성한 후에 매립비트라인을 형성하므로, 후속 고온 공정에 따른 측벽콘택의 손상을 방지할 수 있다. 또한, 측벽콘택 및 매립비트라인을 형성한 후에, 에피택셜 공법에 의해 필라를 성장시키므로 필라의 기울어짐 및 붕괴를 방지할 수 있다.
반도체 장치, 매립비트라인, 측벽 콘택

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 단일특벽측벽콘택(one side contact)에 연결된 매립비트라인을 갖는 반도체 장치의 제조 방법에 관한 것이다.
종래의 MOSFET 소자는 소자의 극미세화로 인한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등으로 인하여 집적도를 향상시키는 데 한계가 있다. 이러한 문제점을 해결하기 위해 종래기술은 종래의 수평채널(planar channel)을 기판으로부터 돌출되는 수직 채널(Vertical channel)로 대체하는 방안을 제시하고 있다.
이하, 도면을 참조하여 종래기술에 따른 수직채널형 반도체 장치의 구조 및 문제점에 대해 상세히 살펴보도록 한다.
도 1a 및 도 1b는 종래기술에 따른 수직채널형 반도체 장치의 구조를 나타내는 도면으로서, 도 1a는 반도체 장치의 사시도를 나타내고, 도 1b는 반도체 장치의 평면도를 나타낸다.
도시된 바와 같이, 종래기술에 따른 수직채널형 반도체 장치는 기판(10)으로부터 돌출된 복수의 필라(11), 제1방향(I-I')으로 평행하게 확장되는 복수의 매립비트라인(Buried Bit Line;BBL) 및 제1방향(I-I')과 교차하는 제2방향(II-II')으로 평행하게 확장되는 복수의 워드라인(Word Line;WL)을 구비한다.
구체적으로, 기판(10)상에 수직방향으로 연장된 필라(11)와 제1하드마스크막(14)을 포함하는 복수의 필라구조물이 구비된다. 각각의 필라(11)들은 외주 표면을 둘러싸는 서라운딩형 게이트 전극(13)을 구비하며, 필라(11)와 게이트 전극(13) 간에는 게이트 절연막(12)이 개재된다.
매립비트라인(Buried Bit Line;BBL)은 기판(10) 내에 불순물을 이온주입하여 형성되며, 이웃하는 매립비트라인(BBL)들 간에 트렌치(T)가 구비된다. 본 도면에는 도시되지 않았으나, 트렌치(T) 내에는 이웃하는 매립비트라인(BBL)들을 상호 분리시키기 위한 절연막이 매립된다.
워드라인(WL)은 제2방향(II-II')으로 배열된 필라(11)들의 게이트 전극(13)을 상호 연결시키면서, 매립비트라인(BBL)과 교차되어 확장된다.
그러나, 전술한 바와 같은 종래기술에 따르면, 이온주입공정(Implant)에 의해 기판(10) 내에 도펀트(Dopant)를 주입하여 매립비트라인(BBL)을 형성하기 때문 에, 매립비트라인(BBL)의 저항을 감소시키는데 한계가 있다.
또한, 게이트 전극(13)을 형성한 후에 워드라인(WL)을 형성하는 과정에서, 게이트 전극의 저항성분에 의해 워드라인의 면 저항(Rs)가 증가되는 문제점이 있다.
뿐만 아니라, 하드마스크(14) 및 기판(10)을 식각하여 필라 구조물을 형성하는 경우, 필라 구조물의 종횡비가 크기 때문에 반도체 장치의 제조 과정에서 필라 구조물이 기울어지거나 붕괴되는 문제점이 발생된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 매립비트라인의 저항을 감소시키는데 적합한 반도체 장치 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 필라의 기울어짐 및 붕괴를 방지하는데 적합한 반도체 장치 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 기판을 식각하여 매립비트라인용 트렌치를 형성하는 단계; 상기 매립비트라인용 트렌치 내에 매립된 매립비트라인을 형성하는 단계; 적어도 상기 기판을 식각하여 상기 매립비트라인의 일 측벽을 노출시키는 측벽콘택용 트렌치를 형성하는 단계; 및 상기 측벽콘택용 트렌치를 일부 매립하는 측벽콘택을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 기판을 식각하여 라인형의 매립비트라인용 트렌치를 형성하는 단계; 상기 매립비트라인용 트렌치 내에 매립된 매립비트라인을 형성하는 단계; 상기 기판을 식각하여 상기 매립비트라인의 일 측벽을 노출시키는 라인형의 측벽콘택용 트렌치를 형성하는 단계; 상기 측벽콘 택용 트렌치를 일부 매립하는 측벽콘택을 형성하는 단계; 상기 측벽콘택이 형성된 결과물의 전체 구조상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 매립비트라인 및 측벽콘택 영역을 제외한 상기 기판의 표면을 노출시키는 필라용 트렌치를 형성하는 단계; 및 필라용 트렌치 내에 매립된 필라를 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 금속을 포함하는 매립비트라인을 형성함으로써, 매립비트라인의 저항을 감소시킬 수 있다. 특히, 측벽콘택을 형성한 후에 매립비트라인을 형성하므로, 후속 고온 공정에 따른 측벽콘택의 손상을 방지할 수 있다.
또한, 측벽콘택 및 매립비트라인을 형성한 후에, 에피택셜 공법에 의해 필라를 성장시키므로 반도체 장치 제조 과정에서 필라가 기울어지거나 붕괴되는 것을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 수직채널형 반도체 장치 제조 방법을 설명하기 위한 공정 사시도이다.
도 2a에 도시된 바와 같이, 기판(20)상에 패드막(21) 및 제1하드마스크막(22)을 형성한다. 여기서, 패드막(21)은 산화막을 포함하는 것이 바람직하며, 제1하드마스크막(22)은 질화막을 포함하는 것이 바람직하다. 또한, 패드막(21)의 두께는 50 내지 100Å인 것이 바람직하며, 제1하드마스크막(22)은 50 내지 300Å인 것이 바람직하다.
이어서, 제1하드마스크막(22) 상에 매립비트라인용 마스크 패턴(23)을 형성한다. 여기서, 매립비트라인용 마스크 패턴(23)은 감광막 패턴인 것이 바람직하며, 제1방향으로 평행하게 확장되는 복수의 라인형 패턴인 것이 바람직하다.
이어서, 매립비트라인용 마스크 패턴(23)을 식각베리어로 제1하드마스크막(22) 및 패드막(21)을 식각한 후, 기판(20)을 소정 깊이 식각하여 매립비트라인용 트렌치(T1)를 형성한다. 여기서, 매립비트라인용 트렌치(T1)의 식각 깊이 즉, 기판(20)의 식각 깊이는 500 내지 1000Å인 것이 바람직하다.
이어서, 측벽 산화 공정(wall oxidation)을 수행하여 노출된 매립비트라인용 트렌치(T1)의 내벽 및 저면에 측벽산화막(24)을 형성한다. 여기서, 측벽산화막(24)의 두께는 30 내지 70Å인 것이 바람직하다.
도 2b에 도시된 바와 같이, 매립비트라인용 마스크 패턴(23)을 제거한 후, 측벽산화막(24)이 형성된 결과물의 전체 구조상에 도전막을 형성한다. 여기서, 도전막은 1000 내지 1400Å의 두께로 증착되는 것이 바람직하다. 이어서, 제1하드마스크막(22)의 표면이 노출될 때까지 평탄화 공정을 수행한다.
이로써, 매립비트라인용 트렌치(T1)내에 매립된 매립비트라인(25)이 형성된다. 여기서, 매립비트라인(25)은 텅스텐 실리사이드(WSix)를 포함하는 것이 바람직하다. 텅스텐 실리사이드를 포함하는 매립비트라인(25)을 형성하는 경우, 텅스텐 실리사이드의 물질적 특성상 열적 안정성이 높으므로 후속 고온 열처리 공정 및 산화공정 수행시에도 산화되지 않는다.
이와 같이, 금속을 포함하는 매립비트라인(25)을 형성함으로써, 종래에 비해 매립비트라인(25)의 저항을 현저히 감소시킬 수 있다.
도 2c에 도시된 바와 같이, 매립비트라인(25)이 형성된 결과물 상에 제2하드마스크막(26)을 형성한다. 여기서, 제2하드마스크막(26)은 질화막을 포함하는 것이 바람직하며, 50 내지 200Å의 두께로 형성되는 것이 바람직하다.
이어서, 제2하드마스크막(26)상에 제1방향으로 평행하게 확장되는 복수의 라인형 패턴인 측벽콘택용 마스크 패턴(27)을 형성한다. 측벽콘택용 마스크 패턴(27)은 감광막 패턴인 것이 바람직하다.
여기서, 측벽콘택용 마스크 패턴(27)은 후속 공정에 의해 형성될 필라의 일측 측벽에 접하며 매립비트라인(25)과 연결되는 측벽콘택을 형성하기 위한 것으로서, 매립비트라인(25)을 덮으면서 매립비트라인(25)의 일 측벽과 접하는 절연막을 소정 폭 노출시키는 형태로 형성되는 것이 바람직하다.
물론, 매립비트라인(25)의 일 측벽과 접하는 절연막을 소정 폭 노출시키면서 동시에 해당 측벽의 매립비트라인(25)또한 소정 폭 노출시키는 측벽콘택용 마스크 패턴(27)을 형성하는 것 또한 가능하다. 이러한 경우, 측벽콘택과 매립비트라인(25)이 소정 폭 오버랩되어 형성된다.
이어서, 측벽콘택용 마스크 패턴(27)을 식각베리어로 제2하드마스크막(26), 제1하드마스크막(22) 및 패드막(21)을 식각한 후, 기판(20) 및 측벽 산화막(24)을 식각한다. 이때, 앞서 설명한 바와 같이, 기판(20) 및 측벽 산화막(24)의 식각시 매립비트라인(25)도 일부 함께 식각될 수 있다. 이로써, 매립비트라인(25)의 일 측벽을 노출시키는 측벽콘택용 트렌치(T2)가 형성된다.
본 도면에서는 측벽콘택용 트렌치(T2)가 형성된 기판을 도면 부호 "20A"로 도시하였다. 또한, 측벽콘택용 트렌치(T2) 형성 과정에서 식각된 제1하드마스크막은 도면 부호 "22A"로 도시하였고, 식각된 패드막은 도면 부호 "21A"로 도시하였다으며, 식각된 측벽산화막은 도면부호 "24A"로 도시하였다.
여기서, 측벽콘택용 트렌치(T2)의 폭(W1)은 매립비트라인용 트렌치(T1) 깊이(D1)의 5 내지 15%인 것이 바람직하며, 측벽콘택용 트렌치(T2)의 깊이(D2)는 매립비트라인용 트렌치(T1) 깊이(D1)의 70 내지 90%인 것이 바람직하다. 예를 들어, 매립비트라인용 트렌치(T1)의 깊이가 500 내지 1000Å인 경우, 측벽콘택용 트렌치의 폭은 50 내지 100Å인 것이 바람직하다.
도 2d에 도시된 바와 같이, 측벽콘택용 마스크 패턴(27)을 제거한 후, 측벽 콘택용 트렌치(T2)가 형성된 결과물의 전체 구조상에 도전막을 형성한다. 여기서, 측벽콘택(28)은 도프드 폴리실리콘 또는 금속을 포함하는 것이 바람직하다. 특히, 측벽콘택(28)은 열적 안정성이 높은 금속을 포함하는 것이 바람직하며, 매립비트라인(25)과의 식각 선택비가 높은 물질을 포함하는 것이 바람직하다.
이어서, 측벽콘택용 트렌치(T2) 내에 도전막이 일부 두께 잔류하도록 에치백 공정을 수행하는데, 특히, 블랭킷 에치백(blanket etch back) 공정을 수행하는 것이 바람직하다. 이로써, 측벽콘택용 트렌치(T2)를 일부 매립하는 측벽콘택(28)이 형성된다. 이와 같이, 매립비트라인(25)을 형성한 후에 측벽콘택(28)을 형성하는 경우, 반도체 장치의 제조 과정에서 측벽콘택(28)이 손상되는 것을 최소화할 수 있다. 특히, 측벽콘택(28)을 형성한 후에 매립비트라인(25)을 형성하는 것에 비해 측벽콘택(28)의 손상을 방지할 수 있다.
여기서, 에치백 공정은 측벽콘택용 트렌치(T2)내에 도전막이 20 내지 60% 잔류할 때까지 수행되는 것이 바람직하다. 예를 들어, 측벽콘택용 트렌치(T2)의 폭이 50 내지 100Å인 경우, 도전막이 200 내지 400Å 잔류할 때까지 수행되는 것이 더욱 바람직하다.
또한, 에치백 공정은 측벽콘택용 도전막과 매립비트라인용 도전막 간의 식각 선택비가 큰 조건에서 수행되는 것이 바람직사다.
이어서, 측벽콘택용 트렌치(T2) 내의 측벽콘택(28) 상에 절연막(29)을 형성한다. 여기서, 절연막(29)은 드레인 영역이 될 기판(20A)과 매립비트라인(25)을 절연시키기 위한 것으로서, 측벽 산화 공정에 의해 수행되는 것이 바람직하다. 예를 들어, 텅스텐 실리사이드막을 포함하는 매립비트라인(25)을 형성한 경우, 측벽 산화 공정을 통해, SiO2를 포함하는 절연막(29)을 형성할 수 있다.
여기서, 절연막(29)의 두께는 50 내지 100Å인 것이 바람직하다.
도 2e에 도시된 바와 같이, 절연막(29)이 형성된 결과물의 전체 구조상에 층간절연막(30)을 형성한다. 여기서, 층간절연막은 CVD 공정에 의해 형성된 TEOS막, HDP 산화막 또는 SOD막을 포함하는 것이 바람직하며, 1000 내지 2000Å의 두께로 형성되는 것이 바람직하다.
이어서, 층간절연막(30)상에 필라용 마스크 패턴(31)을 형성한다.
여기서, 필라용 마스크 패턴(31)은 감광막 패턴인 것이 바람직하다. 또한, 매립비트라인(25) 및 측벽콘택(28)이 형성된 영역을 덮으면서, 제1방향(I-I') 및 제2방향(II-II')으로 배열되는 복수의 개구부를 갖도록 형성되는 것이 바람직하다.
이어서, 필라용 마스크 패턴(31)을 식각베리어로 층간절연막(30), 제2하드마스크막(26), 제1하드마스크막(22A) 및 패드막(21A)을 식각하여 기판(20A)의 표면을 노출시키는 복수의 필라용 트렌치(T3)를 형성한다.
이때, 필라용 트렌치(T3)를 형성하기 위한 식각 과정에서 매립비트라인(25) 또는 측벽콘택(28)이 노출되지 않도록, 필라용 트렌치(T3)를 배열시켜야 한다.
본 도면에서는 필라용 트렌치(T3)를 형성하는 과정에서 식각된 제2하드마스크막을 도면 부호 "26A"로 도시하였으며, 식각된 제1하드마스크막을 도면 부호 "22B"로 도시하고, 식각된 패드막을 도면 부호 "21B"로 도시하였다.
도 2f에 도시된 바와 같이, 필라용 마스크 패턴(31)을 제거한 후, 필라용 트렌치(T3) 내에 필라(32)를 형성한다. 여기서, 필라(32) 형성은 실리콘 에피택셜 성장(Silicon Epitaxial Growth;SEG) 공법에 의해 수행되는 것이 바람직하다.
에피택셜 성장에 의해 필라(32)를 형성하는 경우, 먼저, 필라용 트렌치(T3)에 저면에 노출된 기판(20A) 표면의 자연산화막(native oxide;미도시됨)를 제거해야한다. 자연산화막의 제거 공정은 H2 가스를 이용한 베이킹 공정 및 HF 증기(Vapor) 처리 공정에 의해 수행되는 것이 바람직하다. 예를 들어, 700 내지 1200℃에서 10초 이상 H2 가스를 이용한 베이킹 공정을 수행한 후에, HF 증기를 이용하여 25초 이하로 처리 공정을 수행하는 것이 바람직하다.
또한, 에피택셜 성장 공정은 DCS(dichloro silane;SiH2Cl2) 가스, HCl 가스 및 H2 가스의 혼합 가스 또는 Si2H6 가스 및 Cl 가스의 혼합 가스를 소스 가스로 이용하는 것이 바람직하며, 700 내지 1200℃의 온도에서 수행되는 것이 바람직하다. 베이스 압력은 10E-6 내지 10E-8 Torr의 저압인 것이 바람직하며, 프로세스 압력은 10E-5 Torr 이하인 것이 바람직하다.
이어서, 에피택셜 성장 공정에 의해 실리콘이 성장된 결과물에 대해 층간절연막(30)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이로써, 제1방향(I-I') 및 제2방향(II-II')으로 배열된 복수의 필라(32)를 형성할 수 있다.
이와 같이, 매립비트라인(25) 및 측벽콘택(28)을 형성한 후에 필라(32)를 형성함으로써, 반도체 장치 제조 과정에서 필라(32)가 기울어지거나 붕괴되는 것을 방지할 수 있다.
이어서, 복수의 필라(32)들 간에 매립된 층간절연막(30)을 제거하여 필라(32)를 노출시킨다. 예를 들어, 제2하드마스크막(26A)의 상부에 층간절연막(30)이 30 내지 70Å 두께로 잔류하도록 건식 식각 공정을 수행한 후, 습식 딥 공정을 수행하여 제2하드마스크막(26A) 상부에 잔류하는 층간절연막(30)을 제거하는 것이 바람직하다. 이러한 경우, 복수의 필라(32)들 간에 매립된 층간절연막(30)을 제거하되, 식각된 제2하드마스크막(26A) 내의 트렌치 내에 매립된 층간절연막(30A)은 잔류시킬 수 있다. 따라서, 층간절연막(30)의 제거 과정에서 매립비트라인(25)이 노출되는 것을 방지할 수 있다.
도 2g에 도시된 바와 같이, 필라(32)가 노출된 결과물의 전면을 따라 게이트 절연막(33)을 형성한다. 여기서, 게이트 절연막(33) 형성 공정은 라디칼 산화 공정에 의해 수행되는 것이 바람직하다. 라디칼 산화 공정을 수행하는 경우, 식각된 제2하드마스크막(26A)의 표면을 산화시키므로 결과물의 전면을 따라 게이트 절연막(33)이 형성된다.
이어서, 게이트 절연막(33)이 형성된 결과물의 전체 구조상에 도전막을 형성한다. 이어서, 평탄화 공정을 수행한 후, 워드라인용 마스크 패턴(미도시됨)을 식각베리어로 도전막을 식각한다. 이로써, 제2방향(II-II')으로 평행하게 확장되는 복수의 워드라인(34)이 형성된다.
이어서, 본 도면에는 도시되지 않았으나, 인접한 워드라인(34)들 간의 갭영역에 층간절연막을 매립한 후, 스토리지노드 콘택플러그, 캐패시터, 금속 배선 형 성 공정 등이 순차적으로 수행된다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 단, 제2 실시예에서는 필라 형성 단계를 중심으로 도시하였으며, 그 밖에 제1 실시예와 중복되는 단계들은 생략하여 설명하도록 한다.
도 3a에 도시된 바와 같이, 매립비트라인(45) 및 측벽콘택(48)이 형성된 결과물이 제공된다. 여기서, 매립비트라인(45) 및 측벽콘택(48) 형성의 구체적인 공정은 앞서 제1 실시예에서 설명한 바와 동일하며, '40'은 기판, '41'은 패드막, '42'는 제1하드마스크막, '44'는 측벽산화막, '46'은 제2하드마스크막, '49'는 절연막을 나타낸다.
이어서, 매립비트라인(45) 및 측벽콘택(48)이 형성된 결과물의 전체 구조상에 층간절연막(50)을 형성한 후, 제1마스크패턴(51)을 형성한다.
여기서, 제1마스크 패턴(51)은 매립비트라인(45) 및 측벽콘택(48)이 형성된 영역을 덮으면서, 제1방향(I-I')으로 평행하게 확장되는 복수의 라인형 패턴인 것이 바람직하다.
이어서, 제1마스크 패턴(51)을 식각베리어로 층간절연막(50), 제2하드마스크막(46), 제1하드마스크막(42) 및 패드막(41)을 식각하여 기판(40)의 표면을 노출시키는 라인형 트렌치(T4)를 형성한다. 이때, 라인형 트렌치(T4)를 형성하기 위한 식각 과정에서 매립비트라인(45) 또는 측벽콘택(48)이 노출되지 않도록, 라인형 트렌 치(T4)를 배열시켜야 한다.
도 3b에 도시된 바와 같이, 제1마스크 패턴(51)을 제거한 후, 에피택셜 성장 공정에 의해 라인형 트렌치(T4) 내에 활성영역(52)을 형성한다. 이를 통해, 제1방향으로 평행하게 확장되는 복수의 활성영역(52)이 형성된다.
이어서, 활성영역(52)이 형성된 결과물 상에 필라 예정 영역을 덮으면서 제2방향(II-II')으로 평행하게 확장되는 복수의 라인형 패턴인 제2마스크 패턴(53)을 형성한다. 여기서, 필라 예정 영역은 후속 공정에 의해 필라가 형성될 영역으로서, 제1방향(I-I') 및 제2방향(II-II')을 따라 소정 간격으로 배열된 섬 형태의 영역을 말한다.
도 3c에 도시된 바와 같이, 제2마스크 패턴(53)을 식각베리어로 활성영역(52) 및 층간절연막(50)을 식각하여 제1방향(I-I') 및 제2방향(II-II')으로 배열되는 복수의 필라(52A)를 형성한다.
여기서, 활성영역(52) 및 층간절연막(50)의 식각 공정은 활성영역(52)과 층간절연막(50) 간의 식각 선택비가 낮은 조건에서 수행되는 것이 바람직하며, 특히, 식각 선택비가 없는(non-selectivity) 조건에서 수행되는 것이 더욱 바람직하다.
본 도면에서는 활성영역(52) 및 층간절연막(50)의 식각 공정 후에, 식각된 제2하드마스크막(46A) 내의 트렌치 내에 잔류된 층간절연막을 도면 부호 "50A"로 도시하였다.
이어서, 본 도면에는 도시되지 않았으나 필라(52A)가 형성된 결과물의 전면을 따라 게이트 절연막을 형성한 후, 게이트 절연막 상에 워드라인용 도전막을 형 성한다. 이어서, 워드라인용 도전막을 패터닝하여 제2방향(II-II')으로 평행하게 확장되는 복수의 워드라인을 형성한다.
전술한 바와 같은 본 발명에 따르면, 금속을 포함하는 매립비트라인을 형성함으로써 매립비트라인의 저항을 감소시킬 수 있다. 또한, 매립비트라인을 형성한 후에 측벽콘택을 형성하므로, 제조 공정시 측벽콘택의 손상을 최소화할 수 있다.
뿐만 아니라, 매립비트라인 및 측벽콘택을 형성한 후에 필라를 형성하므로, 매립비트라인, 측벽콘택 등을 형성하는 과정에서 필라가 기울어지거나 붕괴되는 문제점을 최소화할 수 있따.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 수직채널형 반도체 장치의 구조를 나타내는 도면
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 수직채널형 반도체 장치 제조 방법을 설명하기 위한 공정 사시도
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 패드막
22: 제1하드마스크막 23: 매립비트라인용 마스크 패턴
24: 측벽산화막 25: 매립비트라인
26: 제2하드마스크막 27: 측벽콘택용 마스크 패턴
28: 측벽콘택 29: 절연막
30: 층간절연막 31: 필라용 마스크 패턴
32: 필라 33: 게이트절연막
34: 워드라인

Claims (16)

  1. 기판을 식각하여 매립비트라인용 트렌치를 형성하는 단계;
    상기 매립비트라인용 트렌치 내에 매립된 매립비트라인을 형성하는 단계;
    상기 기판을 식각하여 상기 매립비트라인의 일 측벽을 노출시키는 측벽콘택용 트렌치를 형성하는 단계; 및
    상기 측벽콘택용 트렌치를 일부 매립하는 측벽콘택을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 측벽콘택 형성 단계는,
    상기 기판을 식각하여 제1방향으로 평행하게 확장되는 복수의 측벽콘택용 트렌치를 형성하는 단계;
    상기 측벽콘택용 트렌치가 형성된 결과물의 전체 구조상에 측벽콘택용 도전막을 형성하는 단계;
    상기 측벽콘택용 트렌치 내에 상기 측벽콘택용 도전막이 일부 두께 잔류하도록 에치백 공정을 수행하여 상기 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택용 트렌치 내의 상기 측벽콘택 상에 절연막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 에치백 공정은,
    상기 측벽콘택용 트렌치의 30 내지 70% 높이까지 상기 측벽콘택용 도전막이 잔류하도록 수행되는
    반도체 장치 제조 방법.
  4. 제 2 항에 있어서,
    상기 절연막은,
    산화 공정에 의해 형성되는
    반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 측벽콘택용 트렌치의 폭은 상기 매립비트라인용 트렌치 깊이의 5 내지 15%이고, 상기 측벽콘택용 트렌치의 깊이는 상기 매립비트라인용 트렌치 깊이의 70 내지 90%인
    반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 매립비트라인 및 측벽콘택은,
    제1방향으로 평행하게 확장되는 복수의 라인 패턴인
    반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 매립비트라인은 금속실리사이드를 포함하는
    반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 측벽콘택은 도프드 폴리실리콘 또는 금속을 포함하는
    반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 측벽콘택이 형성된 결과물의 전체 구조상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 매립비트라인 및 측벽콘택 영역을 제외한 상기 기판의 표면을 노출시키는 필라용 트렌치를 형성하는 단계; 및
    에피택셜 성장 공정에 의해, 상기 필라용 트렌치 내에 필라를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간절연막은,
    1000 내지 2000Å의 두께로 형성되는
    반도체 장치 제조 방법.
  11. 제 9 항에 있어서,
    상기 필라용 트렌치 형성 단계는,
    상기 층간절연막이 형성된 결과물 상에, 상기 매립비트라인 및 측벽콘택 영역을 덮으면서 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열되는 복수의 개구부를 갖는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각베리어로 상기 층간절연막을 식각하여 상기 필라용 트렌치를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제 9 항에 있어서,
    상기 층간절연막을 제거하여 상기 필라를 노출시키는 단계;
    상기 필라의 전면을 따라 게이트 절연막을 형성하는 단계; 및
    제2방향으로 평행하게 확장되는 복수의 워드라인을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  13. 제 1 항에 있어서,
    상기 측벽콘택이 형성된 결과물의 전체 구조상에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 상기 매립비트라인 및 측벽콘택 영역을 덮으면서 제1방향으로 평행하게 확장되는 복수의 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴을 식각베리어로 상기 층간절연막을 식각하여 상기 기판의 표면을 노출시키는 라인형 트렌치를 형성하는 단계;
    에피택셜 성장 공정에 의해, 상기 라인형 트렌치 내에 활성영역을 형성하는 단계;
    상기 활성영역이 형성된 결과물 상에 필라 예정 영역을 덮으면서 상기 제1방향과 교차되는 제2방향으로 평행하게 확장되는 복수의 제2마스크 패턴을 형성하는 단계; 및
    상기 제2마스크 패턴을 식각베리어로 상기 활성영역 및 층간절연막을 식각하여 상기 제1방향 및 제2방향으로 배열되는 복수의 필라를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  14. 제 13 항에 있어서,
    상기 필라 형성 단계는,
    상기 활성영역과 층간절연막 간의 식각 선택비가 낮은 조건에서 식각 공정을 수행하는
    반도체 장치 제조 방법.
  15. 기판을 식각하여 라인형의 매립비트라인용 트렌치를 형성하는 단계;
    상기 매립비트라인용 트렌치 내에 매립된 매립비트라인을 형성하는 단계;
    상기 기판을 식각하여 상기 매립비트라인의 일 측벽을 노출시키는 라인형의 측벽콘택용 트렌치를 형성하는 단계;
    상기 측벽콘택용 트렌치를 일부 매립하는 측벽콘택을 형성하는 단계;
    상기 측벽콘택이 형성된 결과물의 전체 구조상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 매립비트라인 및 측벽콘택 영 역을 제외한 상기 기판의 표면을 노출시키는 필라용 트렌치를 형성하는 단계; 및
    필라용 트렌치 내에 매립된 필라를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제 15 항에 있어서,
    상기 필라 형성 단계는 에피택셜 성장 공법에 의해 수행되는
    반도체 장치 제조 방법.
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