CN102082095A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法，包括以下步骤：通过刻蚀衬底来形成多个第一沟槽；在所述多个第一沟槽中形成多个掩埋位线；通过刻蚀所述衬底以暴露所述多个掩埋位线的至少一个侧壁，来形成多个第二沟槽；以及形成填充所述多个第二沟槽的多个单侧壁接触插塞。

Description

制造半导体器件的方法
相关申请的交叉引用
本申请要求2009年11月30日提交的韩国专利申请No.10-2009-0117435的优先权，通过引用将该在先申请的全部内容包括在本文中。
技术领域
本发明的示例性实施例涉及制造半导体器件的方法，具体来说涉及制造具有与单侧壁接触相连接的掩埋位线的半导体器件。
背景技术
现有的MOSFET元件在提高集成度方面存在限制，这是因为当元件被超小型化时，会导致泄漏电流、开启电流和短沟道效应。为了解决这一限制，采用了从衬底沿垂直方向突出的垂直沟道来代替平面沟道。
下面参照图1A和1B详细描述现有的垂直沟道半导体器件的结构及其问题。
图1A和1B是现有的垂直沟道半导体器件的结构。图1A是半导体器件的立体图，图1B是半导体器件的平面图。
参见图1A和1B，现有的垂直沟道半导体器件包括从衬底10突出的多个柱体11、沿第一方向I-I′延伸的平行的多个掩埋位线BBL、以及沿与第一方向I-I′交叉的第二方向II-II′延伸的平行的多个字线WL。
具体地，包括第一硬掩模层14和柱体11的多个柱状结构从衬底10沿垂直方向延伸。如图1B所示，每个柱体11被栅电极13围绕，而栅绝缘层12设置在柱体11与栅电极13之间。
通过向衬底10中注入杂质离子来形成掩埋位线BBL，并在相邻的掩埋位线BBL之间形成沟槽T。虽然图1A未示出，但是在沟槽T中填充有用于使相邻的掩埋位线彼此分开的绝缘层。
每个字线WL连接沿第二方向II-II′布置的柱体11的栅电极13，并且延伸为与相应的掩埋位线BBL交叉。
根据现有的垂直沟道半导体器件，由于掩埋位线BBL是通过使用离子注入工艺向衬底10中注入掺杂物来形成的，因此在降低掩埋位线BBL的电阻方面存在限制。
另外，当在形成栅电极13之后形成字线WL时，栅电极13的电阻分量会使字线WL的薄层电阻增大。
另外，在刻蚀硬掩模层14和衬底10以形成柱状结构时，因为柱状结构具有大的深宽比，因此在半导体器件的制造过程中，柱状结构可能会倾斜或倒塌。
发明内容
本发明的示例性实施例涉及能够降低半导体器件的掩埋位线的电阻的制造半导体器件的方法。
本发明的示例性实施例还涉及能够防止柱体倾斜或倒塌的制造半导体器件的方法。
根据本发明的一个示例性实施例，一种制造半导体器件的方法包括以下步骤：通过刻蚀衬底来形成多个第一沟槽；在所述多个第一沟槽中形成多个掩埋位线；通过刻蚀所述衬底以暴露所述多个掩埋位线的至少一个侧壁，来形成多个第二沟槽；以及形成填充所述多个第二沟槽的多个单侧壁接触插塞。
根据本发明的另一个示例性实施例，一种制造半导体器件的方法包括以下步骤：通过刻蚀衬底来形成线型的多个第一沟槽；形成掩埋在所述多个第一沟槽中的多个位线；通过刻蚀所述衬底以暴露所述多个位线的一个侧壁，来形成线型的多个第二沟槽；形成填充所述多个第二沟槽的多个单侧壁接触插塞；在形成有所述多个单侧壁接触插塞的整个所得结构上形成层间电介质层；通过选择性地刻蚀所述层间电介质层以使与形成有被掩埋的所述位线和所述单侧壁接触插塞的区域不同的区域中的衬底的表面暴露，来形成多个第三沟槽；以及形成掩埋在所述多个第三沟槽中的多个柱体。
附图说明
图1A和1B是现有的垂直沟道半导体器件的结构。
图2A至2G是说明根据本发明的一个示例性实施例的制造垂直沟道半导体器件的方法的立体图。
图3A至3C是说明根据本发明的另一个示例性实施例的制造半导体器件的方法的立体图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，不应当理解为限于本文描述的实施例。而是，提供这些实施例使得本说明书对于本领域技术人员来说将是清楚且完整的，并且充分传达本发明的范围。在整个说明书中，在本发明的各幅附图和各个实施例中，相同的附图标记指代相同的组成部分。
附图并非按比例绘制，并且在一些示例中，为了清楚地图示实施例的特征而夸大了比例。当提及第一层在第二层上或在衬底上时，不仅指第一层直接形成在第二层或衬底上的情形，而且也指第一层和第二层之间或者第一层和衬底之间存在第三层的情形。
图2A至2G是说明根据本发明的一个示例性实施例的制造垂直沟道半导体器件的方法的立体图。
参见图2A，在衬底20上形成衬垫层21和第一硬掩模层22。衬垫层21可以包括氧化物层，而第一硬掩模层22可以包括氮化物层。另外，衬垫层21可以具有约50至约100
Figure BSA00000250118900032
的厚度，而第一硬掩模层22可以具有约50
Figure BSA00000250118900033
至约300
Figure BSA00000250118900034
的厚度。
在第一硬掩模层22上形成用于掩埋位线的多个掩模图案23。掩模图案23可以是光致抗蚀剂图案。另外，这些掩模图案23可以是沿第一方向I-I′平行延伸的线状图案。
使用掩模图案23作为刻蚀阻挡层，刻蚀第一硬掩模层22和衬垫层21，并且随后将衬底20刻蚀至特定的深度以形成用于掩埋位线的多个沟槽T1。沟槽T1的刻蚀深度即衬底20的刻蚀深度可以为约500
Figure BSA00000250118900035
至约1000
Figure BSA00000250118900036
执行壁氧化工艺，以在暴露的沟槽T1的内壁和底表面上形成侧壁氧化物层24。侧壁氧化物层24可以具有约30
Figure BSA00000250118900037
至约70
Figure BSA00000250118900038
的厚度。
参见图2B，去除掩模图案23，在形成有侧壁氧化物层24的整个所得结构上形成导电层。导电层可以沉积为具有约1000
Figure BSA00000250118900039
至约1400
Figure BSA000002501189000310
的厚度。执行平坦化工艺直至第一硬掩模层22的表面暴露为止。
因此，在沟槽T1中形成多个掩埋位线25。掩埋位线25可以包括硅化钨层。当掩埋位线25是由硅化钨WSix形成的时，即使在后续的高温退火工艺和后续的氧化工艺期间也可以防止掩埋位线25被氧化，这是因为硅化钨具有高度的热稳定性。
由于包括金属性材料的掩埋位线25的形成方式，因此可以降低掩埋位线25的电阻。
参见图2C，在形成有掩埋位线25的所得结构上形成第二硬掩模层26。第二硬掩模层26可以包括氮化物层并且可以具有约50至约200
Figure BSA00000250118900042
的厚度。
在第二硬掩模层26上形成用于随后形成单侧壁接触插塞的多个线状掩模图案27，使得多个线状硬掩模图案27沿第一方向平行地延伸。在此，线状图案被特征化为处于同一个平面上的平行结构并且彼此由用于使该平面下的表面暴露的间隙所隔开。掩模图案27可以是光致抗蚀剂图案。
掩模图案27用于形成多个单侧壁接触插塞，所述多个单侧壁接触插塞可以使通过后续工艺形成的柱体的一个侧壁电连接到掩埋位线25。每个掩模图案27的形状可以被形成为：沿着与该掩埋位线25的一个侧壁对齐的线(例如，图2C中的I-I’方向上的线)使第二硬掩模层26一部分暴露，并遮盖相应的掩埋位线25。
另外，每个掩模图案27在掩埋位线25上延伸特定的宽度并且在后续形成的绝缘层上延伸特定的宽度并可以被形成为使得掩埋图案27之间的间隙具有特定的宽度。在此情况下，单侧壁接触插塞和掩埋位线25可以彼此重叠特定的宽度。
使用掩模图案27作为刻蚀阻挡层来刻蚀第二硬掩模层26、第一硬掩模层22和衬垫层21，并刻蚀衬底20和侧壁氧化物层24。此时，在刻蚀衬底20和侧壁氧化物24期间，掩埋位线25可能被一起部分地刻蚀。因此，形成了用于单侧壁接触插塞的多个沟槽T2，以暴露掩埋位线25的一个侧壁。
在图2C中，附图标记20A表示形成有沟槽T2的衬底，附图标记22A、21A和24A分别表示在形成沟槽T2期间被刻蚀了的第一硬掩模层22、衬垫层21和侧壁氧化物层24。
用于单侧壁接触插塞的沟槽T2的宽度W1可以是用于掩埋位线25的沟槽T1的深度D1的约5％至约15％。沟槽T2的深度D2可以是沟槽T1的深度D1的约70％至约90％。例如，当沟槽T1的深度为约500至1000
Figure BSA00000250118900052
时，沟槽T2的宽度可以是约25
Figure BSA00000250118900053
至约150
Figure BSA00000250118900054
参见图2D，去除掩模图案27，在形成有沟槽T2的整个所得结构上形成用于单侧壁接触插塞28的导电层。单侧壁接触插塞28可以包括掺杂的多晶硅层或金属性层。特别地，单侧壁接触插塞28可以由具有高度的热稳定性的金属材料形成。另外，单侧壁接触插塞28可以由相对于掩埋位线25具有高刻蚀选择性的材料形成。
执行回蚀工艺，使得导电层在沟槽T2中保留特定的厚度。在此情况下，可以执行全面回蚀工艺(blanket etch back process)。因此，形成部分地填充沟槽T2的单侧壁接触插塞28。如此，当在形成掩埋位线25之后形成单侧壁接触插塞28时，可以将在半导体器件的制造过程中导致的对单侧壁接触插塞28的损伤降低/最小化。
执行回蚀工艺，直至沟槽T2内的导电层保留的体积是沟槽T2的体积的约20％至约60％。例如，当沟槽T2具有约50
Figure BSA00000250118900055
至约100
Figure BSA00000250118900056
的宽度时，执行回刻蚀工艺，直至导电层保留的厚度为约200
Figure BSA00000250118900057
至约400
Figure BSA00000250118900058
为止。
另外，上述回刻蚀工艺可以在这一条件下进行：相对于掩埋位线，用于单侧壁接触插塞的导电层的刻蚀选择性高。
在沟槽T2内的单侧壁接触插塞28上形成绝缘层29。提供绝缘层29以使掩埋位线25与要成为漏区的衬底20A绝缘，并且可以通过壁氧化工艺形成绝缘层29。例如，当形成包括硅化钨的掩埋位线25时，可以通过壁氧化工艺形成包括氧化硅SiO2的绝缘层29。
绝缘层29可以具有约50
Figure BSA00000250118900059
至约100
Figure BSA000002501189000510
的厚度。
参见图2E，在形成有绝缘层29的整个所得结构上形成层间电介质层30。层间电介质层30可以包括通过化学气相沉积(CVD)工艺形成的原硅酸四乙酯(TEOS)层、高密度等离子体(HDP)氧化物层或旋涂电介质(SOD)层，并且层间电介质层30可以具有约1000
Figure BSA000002501189000511
至2000
Figure BSA000002501189000512
的厚度。
在层间电介质层30上形成用于后续形成柱体的掩模图案31。
掩模图案31可以是光致抗蚀剂图案。另外，掩模图案31可以形成为具有沿第一方向I-I′和第二方向II-II′布置的多个开口，并且遮盖形成有掩埋位线25和单侧壁接触插塞28的区域。
使用掩模图案31作为刻蚀阻挡层，刻蚀层间电介质层30、第二硬掩模层26、第一硬掩模层22A和衬垫层21A，以形成暴露衬底20A的表面的多个沟槽T3。
此时，用于后续形成柱体的这些沟槽T3优选地被布置为使得掩埋位线25和单侧壁接触插塞28不被暴露。
在图2E中，附图标记26A、22B和21B分别表示在形成沟槽T3期间被刻蚀了的第二硬掩模层26、第一硬掩模层22A、以及衬垫层21A。
参见图2F，去除掩模图案31，并且在沟槽T3中形成多个柱体32。此时，可以通过硅外延生长(SEG)工艺形成柱体32。
当通过SEG工艺形成柱体32时，去除在沟槽T3的底部暴露出的衬底20A的表面上的自然氧化物层。在图2F中省略了该自然氧化层。可以通过使用H2气的烘焙加工和HF蒸汽加工来去除自然氧化物层。例如，在约700℃至约1200℃的温度下将使用H2气的烘焙干加工执行10秒或更长时间之后，可以执行25秒或更短时间的HF蒸汽加工。
在SEG工艺中，可以使用SiH2Cl2(二氯硅烷)气、HCl气和H2气的混合气体或者Si2H6气和Cl2气的混合气体作为源气体。可在约700℃至约1200℃的温度下执行SEG工艺。另外，基准压强(base pressure)可以是10-6托至10-8托的低压，过程压强(process pressure)可以是10-5托或更低。
在通过SEG工艺沉积了硅的所得结构上执行平坦化工艺，直至层间电介质层30的表面暴露为止。因此，可以形成沿第一方向I-I′和第二方向II-II′布置的多个柱体32。
由于柱体32是在形成掩埋位线25和单侧壁接触插塞28之后形成的，因此在半导体器件的制造过程中，柱体32不会倾斜或倒塌。
去除掩埋在多个柱体32之间的层间电介质层30，以暴露出柱体32。例如，可以执行干法刻蚀工艺，使得具有约30
Figure BSA00000250118900061
至70的厚度的层间电介质层30保留在第二硬掩模层26A上，并可以执行湿法刻蚀浸渍工艺以去除保留在第二硬掩模层26A上的层间电介质层30。在此情况下，虽然掩埋在多个柱体32之间的层间电介质层30被去除，但是掩埋在第二硬掩模层26A内的沟槽T2中的层间电介质层30A可以被保留。因此，第二硬掩模层26A的保留部分可以防止因去除层间电介质层30而导致的掩埋位线25的暴露。
参见图2G，在具有暴露的柱体32的所得结构的整个表面上形成栅电介质层33。可以通过游离基氧化工艺(radical oxidation process)形成栅电介质层33。在进行游离基氧化工艺时，被刻蚀的第二硬掩模层26A的表面被氧化。因此，在所得结构的整个表面上形成栅电介质层33。
在形成有栅电介质层33的整个所得结构上形成导电层。执行平坦化工艺，并通过使用多个字线掩模图案作为刻蚀阻挡层来刻蚀该导电层。在图2G中省略了字线掩模图案。然而，图2G示出了通过使用字线掩模图案刻蚀而形成的多个字线34。具体地，字线34可以彼此平行并且沿第二方向II-II′延伸。
虽然图2G未示出，但是层间电介质层可以掩埋在相邻的字线34之间的间隙区，并且可以顺序地执行用于形成存储节点接触插塞、电容器和金属互联的工艺。
图3A至3C是说明根据本发明的另一个实施例的制造半导体器件的方法的立体图。在本发明的以下示例性实施例中，重点描述柱体形成工艺，不再描述与根据本发明的上述示例性实施例的工艺有重复的其他工艺。
参见图3A，提供形成有掩埋位线45和单侧壁接触插塞48的所得结构。可采用与本发明的上述实施例相同的方式，来执行用于形成掩埋位线45和单侧壁接触插塞48的工艺。附图标记40、41、42、44、46和49分别表示衬底、衬垫层、第一硬掩模层、侧壁氧化物层、第二硬掩模层和绝缘层。
在具有掩埋位线45和单侧壁接触插塞48的整个所得结构上形成层间电介质层50，并且形成多个第一掩模图案51。
多个第一掩模图案51可以是线状图案，这些线状图案沿第一方向I-I′延伸并彼此平行，并且遮盖形成有掩埋位线45和单侧壁接触插塞48的区域。
使用第一掩模图案51作为刻蚀阻挡层，刻蚀层间电介质层50、第二硬掩模层46、第一硬掩模层42和衬垫层41，以形成使衬底40的表面暴露的多个线状沟槽T4。此时，这些线状沟槽T4被布置为使得在用于形成线状沟槽T4的刻蚀工艺期间掩埋位线45或单侧壁接触插塞48不被暴露。
参见图3B，去除第一掩模图案51，通过SEG工艺在线状沟槽T4中形成多个有源区52。例如，如图3B所示，多个有源区52可以沿第一方向I-I′延伸并彼此平行。
在形成有有源区52的所得结构上形成线状的多个第二掩模图案53。例如，多个第二掩模图案53可以沿第二方向II-II′延伸并可以彼此平行，并且遮盖柱体形成区域。柱体形成区域是要通过后续工艺而形成有柱体的、并且在第一方向I-I′和第二方向II-II′上以特定的间隔布置的岛状区域。
参见图3C，使用第二掩模图案53作为刻蚀阻挡层，刻蚀有源区52和层间电介质层50，并通过上述干法刻蚀工艺和湿法刻蚀浸渍工艺进一步去除第二掩模图案53之下的层间电介质层50，以便形成沿第一方向I-I′和第二方向II-II′布置的多个柱体52A。
可以在有源区52相对于层间电介质层50的刻蚀选择性低这一条件下，使用第二掩模图案53执行对有源区52和层间电介质层50的刻蚀工艺。特别地，可以在非选择性(non-selectivity)条件下执行刻蚀工艺。
在图3C中，附图标记50A表示在刻蚀有源区52的工艺之后保留在第二硬掩模层46A内的沟槽中的层间电介质层。
虽然图3C未图示，在形成有柱体52A的所得结构的整个表面上形成栅电介质层，并在栅电介质层上形成字线导电层。将字线导电层图案化以形成沿第二方向II-II′延伸并彼此平行的多个字线。
根据本发明的示例性实施例，由于包括金属性材料的掩埋位线的形成方式，因而可以降低掩埋位线的电阻。另外，由于在形成掩埋位线之后形成单侧壁接触插塞，因此在制造过程中可以防止单侧壁接触被损坏。
另外，由于在形成掩埋位线和单侧壁接触插塞之后形成柱体，因此尽管形成了掩埋位线和单侧壁接触插塞，但是可以防止柱体倾斜或倒塌。
尽管已参照具体的示例性实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不偏离所附权利要求书所限定的本发明的精神和范围下，可以做各种变化和修改。

Claims (16)

1.一种制造半导体器件的方法，包括以下步骤：
通过刻蚀衬底来形成多个第一沟槽；
在所述多个第一沟槽中形成多个掩埋位线；
通过刻蚀所述衬底以暴露所述多个掩埋位线的至少一个侧壁，来形成多个第二沟槽；以及
形成多个单侧壁接触插塞，所述多个单侧壁接触插塞填充所述多个第二沟槽。
2.如权利要求1所述的方法，其中，所述形成多个单侧壁接触插塞的步骤包括以下步骤：
通过刻蚀所述衬底，形成沿第一方向延伸并彼此平行的所述多个第二沟槽；
在形成有所述多个第二沟槽的整个所得结构之上形成用于所述多个单侧壁接触插塞的导电层；
通过执行回刻蚀工艺使得所述导电层在所述多个第二沟槽内保留特定的厚度，来形成所述多个单侧壁接触插塞；以及
在所述多个第二沟槽内的所述多个单侧壁接触插塞之上形成绝缘层。
3.如权利要求2所述的方法，其中，以使所述导电层的保留的体积占所述第二沟槽的体积的约20％至约60％的方式执行所述回刻蚀工艺。
4.如权利要求2所述的方法，其中，所述绝缘层是通过氧化工艺形成的。
5.如权利要求1所述的方法，其中，所述第二沟槽的宽度是所述第一沟槽的深度的约5％至约15％，而所述第二沟槽的深度是所述第一沟槽的深度的约70％至约90％。
6.如权利要求1所述的方法，其中，所述多个掩埋位线和所述多个单侧壁接触插塞是沿第一方向延伸的线型图案。
7.如权利要求1所述的方法，其中，所述多个掩埋位线包括金属性硅化物层。
8.如权利要求1所述的方法，其中，所述多个单侧壁接触插塞包括掺杂的多晶硅层或金属性层。
9.如权利要求1所述的方法，还包括以下步骤：
在形成有所述多个单侧壁接触插塞的整个所得结构上形成层间电介质层；
通过选择性地刻蚀所述层间电介质层以使与形成有所述掩埋位线和所述单侧壁接触插塞的区域不同的区域中的衬底的表面暴露，来形成多个第三沟槽；以及
通过使用外延生长工艺，在所述多个第三沟槽中形成多个柱体。
10.如权利要求9所述的方法，其中，所述层间电介质层被形成为具有约1000至约2000
Figure FSA00000250118800022
的厚度。
11.如权利要求9所述的方法，其中，所述形成多个第三沟槽的步骤包括以下步骤：
在形成有所述层间电介质层的所得结构上形成掩模图案，所述掩模图案具有沿第一方向和沿与第一方向交叉的第二方向布置的多个开口并且遮盖形成有所述掩埋位线和所述单侧壁接触插塞的区域；以及
通过使用所述掩模图案作为刻蚀阻挡层对所述层间电介质层进行刻蚀，来形成所述多个第三沟槽。
12.如权利要求9所述的方法，还包括以下步骤：
去除所述层间电介质层，以暴露所述多个柱体；
在所述多个柱体的整个表面之上形成栅电介质层；以及
形成沿所述第二方向延伸并彼此平行的多个字线。
13.如权利要求1所述的方法，还包括以下步骤：
在形成有所述多个单侧壁接触插塞的整个所得结构之上形成层间电介质层；
在所述层间电介质层之上形成多个第一掩模图案，所述多个第一掩模图案沿第一方向延伸且彼此平行并且遮盖形成有所述掩埋位线和所述单侧壁接触插塞的区域；
通过使用所述多个第一掩模图案作为刻蚀阻挡层对所述层间电介质层进行刻蚀，来形成暴露所述衬底的表面的多个线型沟槽；
通过使用外延生长工艺在所述多个线型沟槽中形成多个有源区；
在形成有所述多个有源区的所得结构之上形成多个第二掩模图案，所述多个第二掩模图案沿第二方向延伸且彼此平行，并且与所述第一方向交叉且遮盖柱体形成区域；以及
通过使用所述多个第二掩模图案作为刻蚀阻挡层对所述多个有源区和所述层间电介质层进行刻蚀，来形成多个柱体，所述多个柱体沿所述第一方向和所述第二方向布置。
14.如权利要求13所述的方法，其中，在所述形成多个柱体的步骤中，刻蚀工艺是在所述有源区相对于所述层间电介质层的刻蚀选择性低的条件下执行的。
15.一种制造半导体器件的方法，包括以下步骤：
通过刻蚀衬底来形成多个线型的第一沟槽；
形成掩埋在所述多个第一沟槽中的多个位线；
通过刻蚀所述衬底以暴露所述位线的一个侧壁，来形成多个线型的第二沟槽；
形成填充所述多个第二沟槽的多个单侧壁接触插塞；
在形成有所述多个单侧壁接触插塞的整个所得结构上形成层间电介质层；
通过选择性地刻蚀层间电介质层以使与形成有被掩埋的所述位线和所述单侧壁接触插塞的区域不同的区域中的衬底的表面暴露，来形成多个第三沟槽；以及
形成掩埋在所述多个第三沟槽中的多个柱体。
16.如权利要求15所述的方法，其中，所述多个柱体是通过外延生长工艺形成的。
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