CN103151270A

CN103151270A - 沟槽式金属氧化物半导体肖特基势垒器件制造方法

Info

Publication number: CN103151270A
Application number: CN2013100609509A
Authority: CN
Inventors: 贾璐; 楼颖颖; 肖培
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-02-26
Filing date: 2013-02-26
Publication date: 2013-06-12

Abstract

沟槽式金属氧化物半导体肖特基势垒器件制造方法。在衬底上形成外延层；在外延层内形成沟槽；在沟槽侧壁及底部形成栅极氧化物层；在沟槽中沉积多晶硅；在外延层内形成阱区和源区；热退火以进行离子的推进再分布，同时在外延层表面形成氧化物层；依次形成刻蚀阻挡层和层间电介质层；在层间电介质层上形成光刻胶层，并在光刻胶层中形成与连接金属和半导体从而形成肖特基势垒接触孔相对应的接触孔图案，所述接触孔图案的尺寸小于肖特基势垒接触孔的期望尺寸；利用光刻胶层为掩模执行垂直向下的干法刻蚀，从而刻蚀部分层间电介质层，形成未贯穿层间电介质层的接触孔凹槽；进一步执行各向同性的湿法刻蚀，从而使未贯穿层间电介质层的接触孔凹槽贯穿层间电介质层。

Description

沟槽式金属氧化物半导体肖特基势垒器件制造方法

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种沟槽式金属氧化物半导体肖特基势垒器件制造方法。

背景技术

沟槽式金属氧化物半导体肖特基势垒器件（Trench MOS Barrier Schottky,简称TMBS）是功率器件的一种。

图1至图3示意性地示出了根据现有技术的沟槽式金属氧化物半导体肖特基势垒器件制造方法。

具体地说，如图1至图3所示，根据现有技术的沟槽式金属氧化物半导体肖特基势垒器件制造方法包括：在硅衬底1上形成外延层2，在外延层2内形成沟槽；随后，在沟槽侧壁及底部形成栅极氧化物层3；此后，在沟槽中沉积多晶硅4；此后，在外延层内形成阱区和源区；此后进行热退火以进行离子的推进再分布，同时在外延层表面会形成氧化物层5，并且在氧化物层5上依次形成氮化硅刻蚀阻挡层6和层间电介质层7（如图1所示）；

此后，在层间电介质层7上形成光刻胶层8，并在光刻胶层8中形成与连接金属和半导体从而形成金属-半导体接触的肖特基势垒接触孔相对应的图案（如图2所示）；

然后，利用形成图案的光刻胶层8作为阻挡，对层间电介质层7进行刻蚀，从而形成用于肖特基势垒接触孔的凹槽（如图3所示）。

但是，对于上述过程，氮化硅刻蚀阻挡层6要足够厚，如果氮化硅刻蚀阻挡层6不够厚，则会出现图4所示的过刻蚀情况，即部分氮化硅刻蚀阻挡层6被刻蚀穿，其下方的氧化物层5会被刻蚀，这种情况在接触孔靠近边缘的位置更容易发生（如图4中线圈所示位置）。

接下来，以光刻胶层8作为阻挡层，进一步进行刻蚀，形成肖特基势垒接触孔。如果氮化硅刻蚀阻挡层6不够厚，在进一步进行刻蚀后，将会在肖特基势垒接触孔底部沟槽顶部的栅氧化层侧壁形成不规则的尖齿，如图6。

椭圆线圈所示，从而引起源漏漏电。理想情况下的肖特基势垒接触孔应当如图5所示，底部是平整的。

所以，参考图1至图6描述的根据现有技术的沟槽式金属氧化物半导体肖特基势垒器件制造方法，氮化硅刻蚀阻挡层6必须足够厚（一般必须至少为300A），才能形成底部平整的肖特基势垒接触孔。

但是，如果氮化硅刻蚀阻挡层太厚，会出现电荷俘获和应力问题。具体地说，图7示意性地示出了沟槽式金属氧化物半导体肖特基势垒器件的制成结构。如图7所示，在制程结束的时候，肖特基接触孔的区域A1的氮化硅刻蚀阻挡层6最终被去除，所以不存在应力的问题；但是，在沟槽晶体管区域A2的氮化硅刻蚀阻挡层6最终留下，如果氮化硅层太厚，刻蚀阻挡层6会俘获较多电荷并引起层间电介质层7与其下方的氧化层5之间的应力问题。

所以，希望能够提供一种在保持氮化硅刻蚀阻挡层6厚度较薄的情况下防止出现过刻蚀的沟槽式金属氧化物半导体肖特基势垒器件制造方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够在保持氮化硅刻蚀阻挡层厚度较薄的情况下防止出现过刻蚀的沟槽式金属氧化物半导体肖特基势垒器件制造方法。

为了实现上述技术目的，根据本发明，提供了一种沟槽式金属氧化物半导体肖特基势垒器件制造方法，其包括：

第一步骤，用于在硅衬底上形成外延层；

第二步骤，在外延层内形成沟槽；

第三步骤，用于在沟槽侧壁及底部形成栅极氧化物层；

第四步骤，用于在沟槽中沉积多晶硅；

第五步骤，在外延层内形成阱区和源区；

第六步骤，热退火，进行离子的推进再分布，同时在外延层表面会形成氧化物层，并且在氧化物层上依次形成氮化硅刻蚀阻挡层和层间电介质层；

第七步骤，用于在层间电介质层上形成光刻胶层，并在光刻胶层中形成与连接金属和半导体从而形成金属-半导体接触的肖特基势垒接触孔相对应的接触孔图案，并且所述接触孔图案的尺寸小于肖特基势垒接触孔的期望尺寸；

第八步骤，用于利用形成图案的光刻胶层执行垂直向下的干法刻蚀，从而刻蚀部分层间电介质层，以形成未贯穿层间电介质层的接触孔凹槽；

第九步骤，用于对层间电介质层进一步执行各向同性的湿法刻蚀，从而使未贯穿层间电介质层的接触孔凹槽贯穿层间电介质层，即将接触孔内阻挡层上的层间电介质层完全刻蚀掉，同时各向同性的湿法刻蚀使接触孔凹槽的横向尺寸变大，以达到期望尺寸。

优选地，在第六步骤中，所形成的氮化硅刻蚀阻挡层的厚度范围介于50A-100A之间。

通过根据本发明的沟槽式金属氧化物半导体肖特基势垒器件制造方法，在第八步骤的干法刻蚀中，利用小尺寸的光刻胶层图案初步形成与肖特基势垒接触孔相对应的接触孔凹槽，随后再通过各向同性的湿法刻蚀将接触孔凹槽的横向尺寸扩大至期望尺寸；并且由于干法刻蚀未刻透层间电介质层，而在湿法刻蚀时才刻蚀透层间电介质层，从而利用湿法刻蚀对氧化层和氮化硅的刻蚀选择比远大于干法刻蚀对氧化层和氮化硅的刻蚀选择比，采用较薄的氮化硅刻蚀阻挡层就可以防止过刻蚀的情况发生。采用较薄的刻蚀阻挡层可以防止在沟槽晶体管区域的层间电介质层下的刻蚀阻挡层俘获电荷，并且防止层间电介质层与氧化层之间的应力；由此，本发明提供了一种能够在保持氮化硅刻蚀阻挡层厚度较小的情况下防止出现过刻蚀的沟槽式金属氧化物半导体肖特基势垒器件制造方法。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1至图5示意性地示出了根据现有技术的沟槽式金属氧化物半导体肖特基势垒器件制造方法。

图7示意性地示出了根据现有技术的沟槽式金属氧化物半导体肖特基势垒器件的制成结构。

图8示意性地示出了根据本发明实施例的沟槽式金属氧化物半导体肖特基势垒器件制造方法的第六步骤之后的结构。

图9示意性地示出了根据本发明实施例的沟槽式金属氧化物半导体肖特基势垒器件制造方法的第七步骤之后的结构。

图10示意性地示出了根据本发明实施例的沟槽式金属氧化物半导体肖特基势垒器件制造方法的第八步骤之后的结构。

图11示意性地示出了根据本发明实施例的沟槽式金属氧化物半导体肖特基势垒器件制造方法的第九步骤之后的结构。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

图8至图11示意性地示出了根据本发明实施例的沟槽式金属氧化物半导体肖特基势垒器件制造方法。

具体地说，如图8至图11所示，根据本发明实施例的沟槽式金属氧化物半导体肖特基势垒器件制造方法包括：

第一步骤，用于在硅衬底1上的形成外延层2；

第二步骤，用于在外延层2内形成沟槽；

第三步骤，用于在沟槽侧壁及底部形成栅极氧化物层3；

第四步骤，用于在沟槽中沉积多晶硅4；

第五步骤，用于在外延层内形成阱区和源区；

第六步骤，用于热退火，进行离子的推进再分布，同时在外延层表面形成氧化物层5，并且在氧化物层5上依次形成氮化硅刻蚀阻挡层60和层间电介质层7，如图8所示；

优选地，在第六步骤中，所形成的氮化硅刻蚀阻挡层60的厚度范围介于50A-100A之间；

第七步骤，用于在层间电介质层7上形成光刻胶层8，并在光刻胶层8中形成与连接金属和半导体从而形成金属-半导体接触的肖特基接势垒触孔相对应的接触孔图案，并且所述接触孔图案的尺寸小于肖特基势垒接触孔的期望尺寸，如图9所示；

第八步骤，用于利用形成图案的光刻胶层8执行垂直向下的干法刻蚀，从而部分刻蚀层间电介质层7，以形成未贯穿层间电介质层7的接触孔凹槽；即，干法刻蚀没有刻蚀透层间电介质层7，如图10所示；

第九步骤，用于各向同性地对层间电介质层7进一步执行湿法刻蚀，从而使未贯穿层间电介质层7的接触孔凹槽贯穿层间电介质层7，即将接触孔内阻挡层上的层间电介质层完全刻蚀掉，同时各向同性的湿法刻蚀使接触孔凹槽的横向尺寸变大，以达到期望尺寸，如图11所示。

由此，可以防止刻蚀过度；并且，由于湿法刻蚀时会向各向同性刻蚀，从而会造成后续用于形成肖特基势垒接触孔的接触孔凹槽的尺寸变大，以达到期望尺寸。

通过根据本发明实施例的沟槽式金属氧化物半导体肖特基势垒器件制造方法，在第八步骤的干法刻蚀中，利用小尺寸的光刻胶层图案初步形成与肖特基接触孔相对应的接触孔凹槽，随后再通过各向同性的湿法刻蚀将接触孔凹槽的横向尺寸扩大至期望尺寸；并且由于干法刻蚀未刻透层间电介质层，而在湿法刻蚀时才刻蚀透层间电介质层，从而利用湿法刻蚀对氧化层的刻蚀选择比远大于对氮化硅的刻蚀选择比，采用较薄的氮化硅刻蚀阻挡层可以防止在沟槽晶体管区域的层间电介质层的刻蚀阻挡层俘获电荷，并且防止层间电介质层与氧化层之间的应力；由此，本发明实施例提供了一种能够在保持氮化硅刻蚀阻挡层厚度较小的情况下防止出现过刻蚀的沟槽式金属氧化物半导体肖特基势垒器件制造方法。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种沟槽式金属氧化物半导体肖特基势垒器件制造方法，其特征在于包括：

第一步骤，用于在硅衬底上形成外延层；

第二步骤，用于在外延层内形成沟槽；

第三步骤，用于在沟槽侧壁及底部形成栅极氧化物层；

第四步骤，用于在沟槽中沉积多晶硅；

第五步骤，用于在外延层内形成阱区和源区；

第六步骤，用于执行热退火，进行离子的推进再分布，同时在外延层表面形成氧化物层，并且在氧化物层上依次形成氮化硅刻蚀阻挡层和层间电介质层；

第七步骤，用于在层间电介质层上形成光刻胶层，并在光刻胶层中形成连接金属和半导体从而形成金属-半导体接触的肖特基势垒接触孔相对应的接触孔图案，并且所述接触孔图案的尺寸小于肖特基势垒接触孔的期望尺寸；

第八步骤，用于利用形成图案的光刻胶层为掩模执行垂直向下的干法刻蚀，从而刻蚀部分层间电介质层，以形成未贯穿层间电介质层的接触孔凹槽；

第九步骤，用于各向同性地对层间电介质层进一步执行湿法刻蚀，从而使未贯穿层间电介质层的接触孔凹槽贯穿层间电介质层。

2.根据权利要求1所述的沟槽式金属氧化物半导体肖特基势垒器件制造方法，其特征在于，在第六步骤中，所形成的氮化硅刻蚀阻挡层的厚度范围介于50A-100A之间。