CN104465728B - 分离栅功率器件的栅极结构及工艺方法 - Google Patents
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Abstract
本发明公开了一种分离栅功率器件的栅极结构，在硅衬底上具有沟槽，沟槽侧壁及底部附着有一层氧化层，沟槽内下部具有分离栅极，分离栅极上部同样覆盖有一层氧化硅，与沟槽侧壁及底部的氧化硅层一起将分离栅极形成包围，沟槽上部为栅极，硅衬底表面为绝缘层，金属引线通过穿通绝缘层的接触孔将栅极引出。所述的栅极为U型结构的多晶硅薄栅，其内部填充满金属钨，接触孔与填充的金属钨连接，将栅极引出。本发明还公开了所述分离栅功率器件的栅极结构的工艺方法。
Description
技术领域
本发明涉及集成电路设计制造领域，特别是指一种分离栅功率器件的栅极结构，本发明还涉及所述栅极结构的工艺方法。
背景技术
目前采用分离栅极结构的功率半导体器件，其栅极采用多晶硅材料，如图1所示，为一分离栅极结构的剖面示意图，该栅极为沟槽型，沟槽内壁淀积有栅氧化层，然后填充多晶硅，下部具有分离栅5，上部具有多晶硅栅极6。
多晶硅需要填入孔(或沟槽)中，而众所周知多晶硅的填孔能力是比较差的，当孔比较细长(或沟槽深宽比大)，或者周围的氧化物比较厚的时候，就会形成孔洞，如图2(为沟槽型多晶硅栅极的剖面显微图片)中圆圈处。即使没有孔洞，在中心位置也会形成闭合线，而闭合线是很疏松的。
器件表面会有多余的硅需要去除。去除多余的硅需要蚀刻制程，有多种方案，比如干刻、湿刻、化学机械研磨等等，但是因为孔洞或者闭合线的存在，无一例外多晶硅栅极的中心会蚀刻的快一点，形成凹坑，如图3所示。在比较极端的情况下，会导致穿通或者可靠性降低。如果设计需要在这里做引线的话，会加倍的恶化。
另外，多晶硅栅极工艺是采用炉管制程，包括例如先在炉管中538℃生长1.2μm，再进行光刻、干法刻蚀等，成本高，时间长，缺陷多，工艺复杂。热制程导致了衬底杂质原子的扩散，降低了产品的性能。
发明内容
本发明所要解决的技术问题在于提供一种分离栅功率器件的栅极结构，以及所属栅极结构的工艺方法，使分离栅填充效果好，形貌完美。
为解决上述问题，本发明所述的分离栅功率器件的栅极结构，在硅衬底上具有沟槽，沟槽侧壁及底部附着有一层氧化层，沟槽内下部具有分离栅极，分离栅极上部同样覆盖有一层氧化硅，与沟槽侧壁及底部的氧化硅层一起将分离栅极形成包围，沟槽上部为栅极，硅衬底表面为绝缘层，金属引线通过穿通绝缘层的接触孔将栅极引出。所述的栅极为U型结构，其内部填充有金属，接触孔与填充的金属连接。
进一步地，所述的栅极材质为多晶硅。
进一步地，所述栅极内部填充的金属为钨。
进一步地，所述填充的金属钨将U型结构的栅极内部填满。
进一步地，所述的U型结构的栅极与其内部填充的金属之间或者还间隔有一层隔离层。
进一步地，所述的隔离层为钛/氮化钛(如前所述，还有很多其他可能的隔离层)。
为解决上述问题，本发明还提供一种制备所述的分离栅功率器件的栅极结构的工艺方法，包含如下步骤：
第一步，沟槽刻蚀形成之后，沟槽内淀积一层氧化层；之后淀积多晶硅并回刻，形成位于沟槽下部的分离栅；再淀积氧化层并回刻，形成分离栅上方的氧化层；
第二步，沟槽内再淀积一层多晶硅；
第三步，沟槽内再淀积金属填充沟槽；
第四步，先对金属进行刻蚀，再对多晶硅进行刻蚀；
第五步，淀积层间介质，刻蚀接触孔并淀积金属，制作金属引线。
进一步地，所述第二步中，淀积的多晶硅厚度不超过沟槽深度。
进一步地，所述第三步中，淀积的金属为钨，厚度不低于沟槽深度的1/100。
进一步地，所述第二步和第三步之间，或者增加隔离层制作工艺。
进一步地，所述第三步和第四步之间，或者增加光刻定义栅极结构图形的步骤。
进一步地，所述第四步中，两次的刻蚀采用干法，刻蚀钨到略低于硅表面，再刻蚀多晶硅到略低于硅表面。
本发明所述的分离栅功率器件的栅极结构，采用U型的薄栅包裹金属钨的结构，避免了多晶硅完整填充而造成的由于填孔能力缺陷形成空洞，最终形貌非常完美，解决了硅栅形貌不好带来的连接问题。并且功函数与之前相同，不必重新设计器件。同时，由于多晶硅厚度的降低，减少了热过程的时间，降低了杂质的扩散效应，对器件性能影响减小。本发明所述的分离栅功率器件的栅极结构的工艺方法与原工艺完全兼容，不需要添置任何新设备，也没有污染问题。
附图说明
图1是分离栅功率器件的剖面示意图。
图2是分离栅的剖面显微图。
图3是多晶硅栅凹陷显微图。
图4～9是本发明工艺步骤示意图。
图10是本发明工艺步骤流程图。
附图标记说明
1是硅衬底，2是金属引线，3是接触孔，4是层间介质(绝缘层)，5是分离栅，6是栅极，7是氧化硅层，8是钨，9是光刻胶。
具体实施方式
本发明所述的本发明所述的分离栅功率器件的栅极结构，如图9所示，在硅衬底1上具有沟槽，沟槽侧壁及底部附着有一层氧化层7，沟槽内下部具有分离栅极5，分离栅极5上部同样覆盖有一层氧化硅，与沟槽侧壁及底部的氧化硅层一起将分离栅极形成包围，沟槽上部为栅极6，硅衬底1表面为层间介质，金属引线2通过穿通层间介质4的接触孔3将栅极6引出。所述的栅极6为U型结构的多晶硅薄栅，其内部填充满金属钨8，接触孔3是与填充的金属钨8连接，将栅极6引出。
所述的U型结构的多晶硅栅极6与其内部填充的金属钨8之间，根据实际需要，还可以选择增加一层隔离层，比如钛/氮化钛。
本发明还提供一种制备所述的分离栅功率器件的栅极结构的工艺方法，包含如下步骤：
第一步，以沟槽特征尺寸2.0μm，深6.0μm，栅氧化层厚度为例，沟槽刻蚀形成之后，沟槽内淀积一层栅氧化层7；之后淀积多晶硅并回刻，形成位于沟槽下部的分离栅5。再淀积氧化层并回刻，形成分离栅5上方的氧化层，如图4所示。
第二步，如图5所示，沟槽内再淀积一层多晶硅6，多晶硅附着与沟槽内壁的氧化层上，不填满沟槽，多晶硅厚度不超过沟槽深度，本实施例选取0.2μm厚度。
第三步，沟槽内再淀积金属钨8填充沟槽，填充的钨厚度不低于沟槽深度的1/100，本实施例选取1μm，将沟槽填满，如图6所示。
需要注意的是，在本步骤执行之前，即钨填充之前，还可选地根据实际需要预先淀积一层隔离层，淀积的材质、厚度及方法不限。隔离层的目的是为了防止钨扩散，同时考虑到电势，一般采用钛/氮化钛，或者硅化钨，或者镍/氮化镍等。具体到本实施例，如果淀积隔离层，采用的材质为钛/氮化钛，典型的厚度是钛氮化钛(本实施例图6中未示出隔离层)。淀积完隔离层之后再进行钨淀积填充工艺。
第四步，利用光刻胶9光刻定义出栅极结构图形，如图7所示。本步骤为可选步骤，根据实际的工艺需求，可进行或省略本步骤。
第五步，先对金属进行刻蚀，再对多晶硅进行刻蚀。两次的刻蚀采用干法、湿法或者化学机械研磨。刻蚀钨到略低于硅表面，再刻蚀多晶硅到略低于硅表面，最后得到没有凹陷的栅极6，如图8所示。
第六步，淀积层间介质4，刻蚀接触孔3并淀积金属，制作金属引线2，最终完成如图9所示。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种分离栅功率器件的栅极结构的工艺方法，其特征在于：包含如下步骤：
第一步，沟槽刻蚀形成之后，沟槽内淀积一层氧化层；之后淀积多晶硅并回刻，形成位于沟槽下部的分离栅；再淀积氧化层并回刻，形成分离栅上方的氧化层；
第二步，沟槽内再淀积一层多晶硅，淀积的多晶硅厚度不超过沟槽深度；
第三步，沟槽内再淀积金属填充沟槽；
第四步，先对金属进行刻蚀，再对多晶硅进行刻蚀；形成U型的薄多晶硅栅包裹金属的结构，避免了多晶硅完整填充而造成的由于填孔能力缺陷形成空洞；
第五步，淀积层间介质，刻蚀接触孔并淀积金属，制作金属引线。
2.如权利要求1所述的分离栅功率器件的栅极结构的工艺方法，其特征在于：所述第三步中，淀积的金属为钨，厚度不低于沟槽深度的1/100。
3.如权利要求1所述的分离栅功率器件的栅极结构的工艺方法，其特征在于：所述第二步和第三步之间，还能选择性地增加隔离层制作工艺。
4.如权利要求1所述的分离栅功率器件的栅极结构的工艺方法，其特征在于：所述第三步和第四步之间，还能选择性地增加光刻定义栅极结构图形的步骤。
5.如权利要求1所述的分离栅功率器件的栅极结构的工艺方法，其特征在于：所述第四步中，两次的刻蚀采用干法、湿法或者化学机械研磨，刻蚀钨到低于硅表面，再刻蚀多晶硅到低于硅表面。
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