CN103854964B - 改善沟槽栅分立功率器件晶圆内应力的方法 - Google Patents

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Abstract

本发明公开了一种改善沟槽栅分立功率器件晶圆内应力的方法，步骤一，在硅衬底上形成氧化层；步骤二，在氧化层上涂布光刻胶，用光刻和刻蚀打开沟槽栅分立功率器件用的部分切割道区域；步骤三，根据定义的氧化层刻蚀位置图形刻蚀氧化层；步骤四，去除光刻胶并刻蚀硅衬底，形成沟槽；步骤五，去除氧化层，在沟槽内和硅衬底的端面上，热生长衬垫氧化层；步骤六，在衬垫氧化层的端面淀积氮化硅层；步骤七，去除沟槽底部和硅衬底端面上的氮化硅层；步骤八，在衬垫氧化层上和沟槽内热生长场氧化层；步骤九，光刻并刻蚀场氧化层，打开有源区，并制作沟槽栅分立功率器件。本发明能减小沟槽栅分立功率器件间的相互作用力，改善硅晶片的曲率和内应力。

Description

改善沟槽栅分立功率器件晶圆内应力的方法
技术领域
本发明涉及电子技术领域，特别是涉及一种改善沟槽栅分立功率器件晶圆内应力的方法。
背景技术
沟槽栅分立功率器件由于其导通能力强，功耗小，芯片面积小等诸多优势，渐成功率器件主流。众所周知，沟槽栅分立功率器件，特别是深沟槽栅分立功率器件的栅绝缘质量不如平面型器件好。这是由于沟槽的边角处理不够好，造成栅氧化层质量均匀性不如平面型功率器件。而这样的缺陷往往会导致功率器件本身一些可靠性问题。
由于沟槽栅分立功率器件本身的特点，硅基片的曲率半径容易在多晶硅淀积和再结晶后明显变小，造成流片过程中的对准偏差变大；器件电性参数方面，也会因为整片硅片对其有一定的应力，而发生漏电等异常；该种硅片应力甚至会增加硅片的破片率。
发明内容
本发明要解决的技术问题是提供一种改善沟槽栅分立功率器件晶圆内应力的方法，能减小沟槽栅分立功率器件间的相互作用力，改善整个硅晶片的曲率和内应力。
为解决上述技术问题，本发明的改善沟槽栅分立功率器件晶圆内应力的方法，包括如下步骤：
步骤一，在硅衬底的表面形成一层合适厚度的氧化层；
步骤二，在所述氧化层上涂布光刻胶，并用光刻和刻蚀打开分沟槽栅立功率器件用的部分切割道区域，通过光刻定义出氧化层刻蚀位置图形；
步骤三，根据定义出的氧化层刻蚀位置图形刻蚀氧化层并贯通氧化层，形成氧化层窗口；
步骤四，去除光刻胶，并以氧化层窗口为刻蚀窗口刻蚀硅衬底，形成沟槽；
步骤五，去除所有氧化层，在所述沟槽内和硅衬底的端面上，热生长一层衬垫氧化层；
步骤六，在所述衬垫氧化层的端面化学气相淀积一层氮化硅层；
步骤七，对所述氮化硅层进行回刻，通过刻蚀去除所述沟槽的底部和硅衬底端面上的氮化硅层，且使位于沟槽两侧端的氮化硅层位于沟槽内，即其高度小于沟槽的深度；
步骤八，在所述衬垫氧化层上和沟槽内热生长一层沟槽栅分立功率器件用的第一场氧化层；
步骤九，光刻并刻蚀所述第一场氧化层，打开沟槽栅分立功率器件用的有源区，并制作沟槽栅分立功率器件。
本发明主要是针对采用了沟槽结构的沟槽栅分立功率器件，通过增加沟槽栅分立功率器件芯片间沟槽和沟槽表面封口，在沟槽栅分立功率器件芯片之间制作缓冲区，使沟槽栅分立功率器件芯片间应力相互孤立，不对整个晶圆产生张应力和压应力，从而改善晶圆翘曲度，减少晶圆因翘曲产生的光刻对准问题，降低晶圆因翘曲所导致的破片率。
本发明通过改善沟槽工艺的制作流程，利用沟槽本身的缓冲能力和局部氧化工艺，减小沟槽栅分立功率器件间的相互作用力，从而改善整个硅晶片的曲率和内应力。
本发明能改善沟槽栅分立功率器件的栅可靠性，如HTGB(高温栅偏压测试)能力，同时维持器件其他性能(如击穿电压、导通电阻)不变。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是挑选适用于沟槽栅分立功率器件的硅基片示意图；
图2是形成一层氧化层示意图；
图3是涂布一层光刻胶示意图；
图4是光刻定义氧化层刻蚀位置示意图；
图5是刻蚀氧化层窗口示意图；
图6是去掉光刻胶并以氧化层开口为刻蚀窗口刻蚀硅衬底示意图；
图7是去除所有氧化层，形成的沟槽结构示意图；
图8是淀积衬垫氧化层示意图；
图9是淀积氮化硅层示意图；
图10是氮化硅层回刻示意图；
图11是热生长沟槽栅分立功率器件用的场氧化层示意图；
图12是光刻并刻蚀打开沟槽栅分立功率器件用的有源区示意图；
图13是制作所需要的沟槽栅分立功率器件示意图；
图14是化学气象淀积沟槽栅分立功率器件用的场氧化层示意图；
图15是光刻并刻蚀打开沟槽栅分立功率器件用的有源区示意图；
图16是制作所需要的沟槽栅分立功率器件示意图；
图17是改善沟槽栅分立功率器件晶圆内应力的方法控制流程示意图。
具体实施方式
实施例1
结合图17所示，所述改善沟槽栅分立功率器件晶圆内应力的方法，包括下列工艺步骤：
步骤一，如图1所示，准备一片硅片，即硅衬底1，其厚度、电阻率和硅片类型等由所用沟槽栅分立功率器件的性质和设计要求决定。其中，硅片类型可以是直拉硅、区熔硅，也可以是外延硅片；厚度可以为50μm～800μm；电阻率可以是5e-4ohm/cm～300ohm/cm。
步骤二，如图2所示，在硅片1的表面形成一层合适厚度的氧化层2。成膜方式可以是化学气相淀积，也可以是热生长；厚度可以为
步骤三，在所述氧化层2上涂布光刻胶3，如图3所示；并用光刻和刻蚀打开沟槽栅分立功率器件用的部分切割道区域，通过光刻定义出氧化层刻蚀位置图形，如图4。光刻胶3厚度为0.5μm～7μm，以能刻蚀开氧化层2为准。所述切割道区域由沟槽栅分立功率器件设计决定。图4中光刻胶3上面的部分为光罩。
步骤四，如图5所示，根据定义出的氧化层刻蚀位置图形刻蚀氧化层2，并贯通氧化层2，形成氧化层窗口。
步骤五，去除光刻胶3，并以氧化层窗口为刻蚀窗口刻蚀硅衬底1，形成沟槽，如图6所示。刻蚀硅衬底1的深度(即沟槽的深度)主要由沟槽栅分立功率器件本身所用的沟槽的深度决定，其深度可以是0.5μm～10μm，其宽度可以是0.1μm～3μm。
步骤六，去除所有氧化层2，形成的沟槽结构如图7。
步骤七，在所述沟槽内和硅衬底1的端面上，热生长一层衬垫氧化层4，如图8所示。所述衬垫氧化层4的厚度不应太厚，不应超过步骤五刻蚀出来的沟槽宽度的一半。
步骤八，在所述衬垫氧化层4的端面化学气相淀积一层氮化硅层5，如图9所示；所述氮化硅层的5厚度不应太厚，必须小于步骤五形成的沟槽宽度的一半。
步骤九，如图10所示，对所述氮化硅层5进行回刻，通过刻蚀去除所述沟槽的底部和硅衬底1端面上的氮化硅层5，且使位于沟槽两侧端的氮化硅层5位于沟槽内，即其高度小于沟槽的深度。
步骤十，在硅衬底1端面的衬垫氧化层4上和沟槽内热生长一层沟槽栅分立功率器件用的第一场氧化层6，如图11所示。由图11可以看出，在沟槽内热生长的第一场氧化层6并不填满所述的沟槽，而只是将沟槽表面封口。
步骤十一，光刻并刻蚀所述第一场氧化层6，打开沟槽栅分立功率器件用的有源区，如图12所示，并制作沟槽栅分立功率器件，如图13所示。通过光刻和刻蚀可以去除位于步骤五形成的沟槽上部区域的第一场氧化层6。
实施例2
本实施例与实施例1的区别在于，在步骤十的基础上，在所述第一场氧化层6的上端，再采用化学气相淀积一层第二场氧化层7，以满足沟槽栅分立功率器件对场氧化层的设计需要，如图14所示。
然后再光刻并刻蚀所述场氧化层，打开沟槽栅分立功率器件的有源区，如图15所示，并制作沟槽栅分立功率器件，如图16所示。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种改善沟槽栅分立功率器件晶圆内应力的方法，其特征在于，包括如下步骤：
步骤一，在硅衬底的表面形成一层合适厚度的氧化层；
步骤二，在所述氧化层上涂布光刻胶，并用光刻和刻蚀打开沟槽栅分立功率器件用的部分切割道区域，通过光刻定义出氧化层刻蚀位置图形；
步骤三，根据定义出的氧化层刻蚀位置图形刻蚀氧化层并贯通氧化层，形成氧化层窗口；
步骤四，去除光刻胶，并以氧化层窗口为刻蚀窗口刻蚀硅衬底，形成沟槽；
步骤五，去除所有氧化层，在所述沟槽内和硅衬底的端面上，热生长一层衬垫氧化层；
步骤六，在所述衬垫氧化层的端面化学气相淀积一层氮化硅层；
步骤七，对所述氮化硅层进行回刻，通过刻蚀去除所述沟槽的底部和硅衬底端面上的氮化硅层，且使位于沟槽两侧端的氮化硅层位于沟槽内，即其高度小于沟槽的深度；
步骤八，在所述衬垫氧化层上和沟槽内热生长一层沟槽栅分立功率器件用的第一场氧化层；
步骤九，光刻并刻蚀所述第一场氧化层，打开沟槽栅分立功率器件用的有源区，并制作沟槽栅分立功率器件。
2.如权利要求1所述的方法，其特征在于：步骤一所述硅衬底厚度、电阻率和硅片类型由沟槽栅分立功率器件的性质和设计要求决定。
3.如权利要求2所述的方法，其特征在于：所述硅片类型是直拉硅，区熔硅，或者外延硅片。
4.如权利要求1或2所述的方法，其特征在于：步骤一所述硅衬底的厚度为50μm～800μm。
5.如权利要求1或2所述的方法，其特征在于：步骤一所述硅衬底的电阻率为5e-4ohm/cm～300ohm/cm。
6.如权利要求1所述的方法，其特征在于：步骤一所述氧化层的成膜方式是化学气相淀积，或者热生长；厚度为
7.如权利要求1所述的方法，其特征在于：步骤二所述光刻胶的厚度为0.5μm～7μm。
8.如权利要求1所述的方法，其特征在于：步骤二所述切割道区域由沟槽栅分立功率器件设计决定。
9.如权利要求1所述的方法，其特征在于：步骤四所述沟槽的深度为0.5μm～10μm，由沟槽栅分立功率器件本身所用的沟槽的深度决定；所述沟槽的宽度为0.1μm～3μm。
10.如权利要求1或9所述的方法，其特征在于：步骤五所述衬垫氧化层的厚度小于所述沟槽的宽度的一半。
11.如权利要求1或9所述的方法，其特征在于：步骤六所述氮化硅层的厚度小于所述沟槽的宽度的一半。
12.如权利要求1所述的方法，其特征在于：实施步骤九时，通过光刻和刻蚀去除位于所述沟槽的上部区域的第一场氧化层。
13.如权利要求1所述的方法，其特征在于：步骤八完成后，实施步骤九之前，在所述第一场氧化层的上端，再采用化学气相淀积一层第二场氧化层。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690160A (zh) * 2019-10-16 2020-01-14 上海先方半导体有限公司 一种芯片保护结构及其制造方法
CN113629165A (zh) * 2020-05-07 2021-11-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112186041B (zh) * 2020-09-23 2022-08-16 华虹半导体(无锡)有限公司 用于改善晶圆翘曲的sgt器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101369532A (zh) * 2002-03-22 2009-02-18 西利康尼克斯股份有限公司 沟槽形栅极的金属-绝缘体-硅器件的结构和制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JPH1177756A (ja) * 1997-09-01 1999-03-23 Sharp Takaya Denshi Kogyo Kk 半導体装置用樹脂封止金型
KR100753528B1 (ko) * 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101369532A (zh) * 2002-03-22 2009-02-18 西利康尼克斯股份有限公司 沟槽形栅极的金属-绝缘体-硅器件的结构和制造方法

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