CN108649034B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN108649034B
CN108649034B CN201810447748.4A CN201810447748A CN108649034B CN 108649034 B CN108649034 B CN 108649034B CN 201810447748 A CN201810447748 A CN 201810447748A CN 108649034 B CN108649034 B CN 108649034B
Authority
CN
China
Prior art keywords
layer
substrate
stressor layers
semiconductor structure
forming method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810447748.4A
Other languages
English (en)
Other versions
CN108649034A (zh
Inventor
崔梦豪
隋翔宇
张高升
张慧
赵治国
陆智勇
王香凝
周同
赵新梅
王攀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810447748.4A priority Critical patent/CN108649034B/zh
Publication of CN108649034A publication Critical patent/CN108649034A/zh
Application granted granted Critical
Publication of CN108649034B publication Critical patent/CN108649034B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

本发明涉及一种半导体结构及其形成方法，所述半导体结构包括：提供衬底，所述衬底具有背对的正面和背面，所述衬底的正面上形成有堆叠结构及至少覆盖所述堆叠结构侧面的介质层，所述堆叠结构包括沿垂直于所述衬底的方向交错堆叠的若干层绝缘层和若干层牺牲层；至少在所述衬底的背面上形成第一应力层。所述第一应力层能够抵消衬底翘曲的应力，从而减少衬底翘曲的曲率，提高产品良率。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存存储器。3D NAND闪存存储器是一种基于平面NAND闪存的新型产品，这种产品的主要特色是垂直堆叠了多层数据存储单元，将平面结果转化为立体结构，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大程度的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
由于在3D NAND闪存存储器中具有多层堆叠的金属控制栅极，具有较大的应力，会导致存储器形成过程中衬底发生翘曲，容易导致产品良率降低。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其形成方法，以提高存储器的产品良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有背对的正面和背面，所述衬底的正面上形成有堆叠结构及至少覆盖所述堆叠结构侧面的介质层，所述堆叠结构包括沿垂直于所述衬底的方向交错堆叠的若干层绝缘层和若干层牺牲层；至少在所述衬底的背面上形成第一应力层。
可选的，还包括：在所述介质层和堆叠结构上形成掩膜层；所述掩膜层包括第二应力层，所述第二应力层与第一应力层材料相同；所述第二应力层与所述第一应力层同步形成。
可选的，所述第一应力层和第二应力层的材料为氮化硅。
可选的，采用炉管沉积工艺同时形成所述第二应力层和第一应力层。
可选的，所述第一应力层的应力范围为1.2GPa～1.5GPa。
可选的，所述掩膜层包括：在所述介质层和堆叠结构的上方层叠的第一子掩膜层和第二子掩膜层，所述第二应力层位于所述第一子掩膜层和第二子掩膜层之间。
可选的，采用等离子体增强化学气相沉积工艺形成所述第一子掩膜层和第二子掩膜层。
可选的，还包括：刻蚀所述掩膜层，形成图形化掩膜层；以所述图形化掩膜层为掩膜，在所述堆叠结构内形成沟道孔；在所述沟道孔内和所述第一应力层表面形成沟道孔材料层；去除所述第二子掩膜层和第二应力层。
可选的，采用湿法刻蚀工艺去除所述第二应力层。
可选的，还包括：在所述堆叠结构内形成栅线隔槽，沿所述栅线隔槽去除所述牺牲层，在所述绝缘层之间形成开口；在所述开口内填充栅极材料，形成控制栅极。
可选的，形成所述控制栅极之后，所述衬底的曲率半径范围为80m～100m。
为解决上述问题，本发明的技术方案还提供一种半导体结构，包括：衬底，所述衬底具有背对的正面和背面，所述衬底的正面上形成有栅极堆叠结构及至少覆盖所述栅极堆叠结构侧面的介质层；至少位于所述衬底的背面上的第一应力层。
可选的，所述第一应力层的材料为氮化硅。
可选的，所述第一应力层的应力范围为1.2GPa～1.5GPa。
可选的，所述半导体结构为3D NAND。
可选的，所述栅极堆叠结构内形成有沟道孔结构，所述沟道结构包括沟道孔以及填充所述沟道孔的沟道材料层；所述第一应力层表面也形成有沟道材料层。
可选的，所述衬底的曲率半径范围为80m～100m。
本发明的半导体结构的形成方法在衬底的背面上形成第一应力层，所述第一应力层能够抵消衬底在形成存储器过程中产生的翘曲应力，从而降低衬底的翘曲程度，使得晶圆趋于平坦，有效减少工艺中的电弧放电等问题，从而提高产品良率。
附图说明
图1至图3为本发明一具体实施方式的半导体结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
请参考图1，提供衬底100，所述衬底100具有背对的正面101和背面102，所述衬底100的正面101上形成有堆叠结构202及至少覆盖所述堆叠结构202侧面的介质层203，所述堆叠结构202包括沿垂直于所述衬底100的方向交错堆叠的若干层绝缘层2022和若干层牺牲层2021。
所述衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI(绝缘底上硅)或GOI(绝缘底上锗)衬底等，所述衬底100还可以为P型掺杂或N型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。
所述衬底100用于形成存储器，包括存储区域II及外围电路区域I。图1中，所述存储区域II一侧为外围电路区域I，另一端即为衬底100的边缘。该具体实施方式中，所述堆叠结构202形成于所述存储区域II上，所述外围电路区域上形成有外围电路201，图1中以一个晶体管作为示例。
所述堆叠结构202的绝缘层2022可以是氧化硅、氮氧化硅等绝缘介质材料；所述牺牲层2021可以为氮化硅等，与所述绝缘层2022不同的材料。所述堆叠结构202边缘为阶梯结构，使得在自衬底100正面101向上，堆叠结构202的宽度(即图1中水平方向的尺寸)逐渐缩小。图1中示出的堆叠结构202仅为示例，并不代表实际制作工艺中的堆叠结构202的具体结构。
所述介质层203的材料可以为TEOS，在其他具体实施方式中，所述介质层203的材料还可以为氧化硅、氮氧化硅、掺磷氧化硅等。
所述衬底100的背面102上还可以形成有若干材料层，在之前的工艺步骤中形成在衬底100的背面102上。该具体实施方式中，所述衬底100背面102上形成有多晶硅层301、氧化硅层302。在其他具体实施方式中，所述衬底100的背面上还可以为其他材料层，或者衬底100的背面102为裸露的单晶硅晶圆表面。
请参考图2，至少在所述衬底100的背面102上形成第一应力层303。
所述第一应力层303具有应力，能够抵消衬底100在后续工艺流程中发生翘曲(衬底100大致呈正面101凹陷、背面102凸出的碗状)的应力，从而减少衬底100的翘曲程度。
所述第一应力层303的材料可以为氮化硅、氮氧化硅、碳化硅等具有较大应力的材料。
在本发明的一个具体实施方式中，所述第一应力层303的材料为氮化硅、厚度为80nm～120nm，应力范围为1.2GPa～1.5GPA。
由于后续还需要在所述堆叠结构内形成沟道孔结构，因此，需要在所述介质层203和堆叠结构202上形成掩膜层。该具体实施方式中，所述掩膜层包括第二应力层402。
为了能够同时形成所述第一应力层303和第二应力层402，该具体实施方式中，采用炉管沉积工艺形成应力层，该应力层包括位于所述堆叠结构202、介质层203上的第二应力层402、位于衬底100背面102上的第一应力层303，所述应力层还覆盖衬底100的边缘，使得所述第一应力层303和第二应力层402在衬底100的边缘处连接。
该具体实施方式中，所述第一应力层303和第二应力层402的材料为氮化硅层。所述炉管工艺采用的沉积气体为DCS(SiH2Cl2)和NH3，流量范围为DCS的流量范围为100sccm～200sccm，NH3的流量范围为0.5slm～1.0slm，所述炉管工艺温度范围为700℃～800℃，压强范围为0.2Torr～0.3Torr。
为了满足后续工艺的要求，该具体实施方式中，所述掩膜层还包括：位于所述介质层203和堆叠结构202上方层叠的第一子掩膜层401和第二子掩膜层403，所述第二子应力层402位于所述第一子掩膜层401和第二子掩膜层403之间。该具体实施方式中，所述第一子掩膜层401和第二子掩膜层403的材料为氧化硅，在其他具体实施方式中，所述第一子掩膜层401和第二子掩膜层403还采用其他与所述第二应力层402不同的掩膜材料。所述第二应力层402与第一应力层303材料相同，这样一来，可以在形成所述第二应力层402的同时，在所述衬底的背面102上形成第一应力层303，可以节约工艺步骤，无需再通过额外步骤形成所述第一应力层303。并且，由于所述第二应力层303形成于衬底100的背面，在单独形成第二应力层303的过程中，需要将衬底100的正面置于沉积设备基台上，容易对正面101上已经形成的结构造成损伤。
所述掩膜层的各个材料层均可以通过炉管工艺形成，在衬底100的正面101和背面102上均形成相同的材料层结构。
为了使得所述掩膜层在后续工艺中能够有效的发挥掩膜作用，所述掩膜层需要具有足够的强度。因此，该具体实施方式中，所述第一子掩膜层401和第二子掩膜层403均采用等离子体增强化学气相沉积工艺(PECVD)形成，与采用炉管工艺相比，采用等离子体增强化学气相沉积工艺可一次形成第一子掩膜层401和第二子掩膜层403。
该具体实施方式中，所述掩膜层和第一应力层303的形成方法包括：采用等离子体增强化学气相沉积工艺在所述介质层203和堆叠结构202上形成第一子掩膜层401；然后，采用炉管沉积工艺，在所述第一子掩膜层401和衬底100的背面102上同时形成第一应力层303和第二应力层402；然后，采用等离子体增强化学气相沉积工艺在所述第二应力层402表面形成第二子掩膜层403。由于所述第一子掩膜层401和第二子掩膜层403的应力较低，无需在衬底100的背面102上形成所述第一子掩膜层401和第二子掩膜层403，可以降低衬底100的背面102上的材料层厚度，符合半导体制造工艺的要求。
在后续工艺过程中，所述衬底100的正面101上的掩膜层的第二应力层402会被去除，第二应力层402在衬底100正面101施加的应力消失，此时，衬底100的背面102上的第一应力层303能够继续对衬底100施加应力，减少衬底100的翘曲。如果衬底翘曲过多，在后续的涉及等离子体或施加电压的工艺过程中，例如采用等离子体增强气相沉积工艺形成无定形碳掩膜层等，会在衬底100的翘曲边缘产生电弧放电问题，造成衬底100表面受损，影响产品良率。因此，本发明的半导体结构的形成方法在衬底100的背面102上形成第一应力层303能够增加后段晶圆曲率半径，使得晶圆趋于平坦，有效减少电弧放电等问题，提高产品良率。
请参考图3，在所述堆叠结构202内形成沟道孔；在所述沟道孔内和所述第一应力层303表面形成沟道孔材料层502；去除所述第二子掩膜层403(请参考图2)和第二应力层402(请参考图2)。
所述沟道孔的形成方法包括：刻蚀所述掩膜层，形成图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述介质层203和堆叠结构202，在存储区域II上形成沟道孔。在形成所述沟道孔材料层502之前，还包括在沟道孔底部的衬底100表面形成外延层501。所述沟道孔材料层502具体包括：氧化硅阻挡层、氮化硅电荷捕获层、氧化硅隧穿层和多晶硅沟道层。其他具体实施方式中，所述沟道孔材料层502还可以为其他材料。
由于所述沟道孔的深度较大，无法采用PECVD工艺在所述沟道孔内填充沟道材料层502，为了提高所述沟道材料层502的填充质量，该具体实施方式中，采用炉管沉积工艺形成所述沟道材料层，在所述沟道孔内填充沟道材料的同时，同时会在第一应力层303表面也形成沟道材料层502。
后续，去除所述第二掩膜层403之后，在采用湿法刻蚀工艺去除所述第二应力层402。去除所述第二应力层402时，采用的湿法刻蚀工艺可以采用磷酸作为刻蚀溶液。由于所述第一应力层303表面覆盖有所述沟道材料层502，因此，在去除所述第二应力层402的过程中，所述第一应力层303被保留。
后续还包括：刻蚀所述堆叠结构202，形成栅线隔槽，然后沿所述栅线隔槽去除所述牺牲层2021(请参考图2)，在相邻的两层绝缘层2022之间形成开口；在所述开口内填充栅极材料，形成控制栅极2023，从而在衬底100形成栅极堆叠结构600。所述控制栅极2023的材料通常为W等金属材料，具有较大的正应力。在形成控制栅极2023之后，衬底100在应力作用下会发生翘曲(图3仅为示意，未表现出翘曲效果)，形成正面101凹陷、背面102凸出的“碗”状。但是，由于衬底100的背面102上具有第一应力层303，所述第一应力层303能够抵消部分使得衬底100发生翘曲的应力，显著缓解衬底100的翘曲程度，从而表面在后续工艺中避免发生放电问题，从而提高产品良率。通过控制第一应力层303的形成工艺，可以调整所述第一应力层303的应力，从而调整衬底100的翘曲程度。
在本发明的具体实施方式中，在填充栅极材料之前，衬底100通常会发生背面102凹陷、正面101凸起的翘曲，即翘曲曲率半径为负数，一般为-100m～-70m；在填充栅极材料之后，由于栅极材料的应力作用，会导致衬底100翘曲成背面102凸起、正面101凹陷的“碗”形，曲率半径变为正数，由于所述衬底100的背面102具有第一应力层303，所述第一应力层303可以减弱衬底100发生该碗形翘曲的程度，控制所述衬底100的翘曲曲率半径范围为80m～100m。
本发明通过在衬底的背面形成第一应力层，能够抵消衬底在形成存储器过程中的翘曲应力，从而降低衬底的翘曲程度，避免工艺中的放电现象，从而提高产品良率。
本发明的具体实施方式还提供一种半导体结构。
请参考图3，为所述半导体结构的结构示意图。
所述半导体结构包括：衬底100，所述衬底100具有背对的正面101和背面102，所述衬底100的正面101上形成有栅极堆叠结构600及至少覆盖所述栅极堆叠结构600侧面的介质层203；所述半导体结构还包括：至少位于所述衬底100的背面102上的第一应力层303。
所述衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI(绝缘底上硅)或GOI(绝缘底上锗)衬底等，所述衬底100还可以为P型掺杂或N型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。
所述衬底100用于形成存储器，包括存储区域II及外围电路区域I，所述存储区域II一侧为外围电路区域I，另一端即为衬底100的边缘。该具体实施方式中，所述栅极堆叠结构600形成于所述存储区域II上，所述外围电路区域上形成有外围电路201，图3中以一个晶体管作为示例。
所述栅极堆叠结构600边缘为阶梯结构，自衬底100表面向上，宽度逐渐缩小。图3中示出的栅极堆叠结构600仅为示例，并不代表实际制作工艺中的栅极堆叠结构600的具体结构。所述堆叠结构600包括沿垂直于所述衬底100的方向交错堆叠的若干层绝缘层2022和若干层控制栅极2023。所述绝缘层2022的材料可以是氧化硅、氮氧化硅等绝缘介质材料；所述控制栅极2023的材料通常为W等金属材料，具有较大的正应力。
所述介质层203的材料可以为TEOS，在其他具体实施方式中，所述第一介质层202的材料还可以为氧化硅、氮氧化硅、掺磷氧化硅等。
所述衬底100的背面102与第一应力层303之间还可以形成有若干材料层。该具体实施方式中，所述衬底100背面102与第一应力层303之间，具有多晶硅层301、氧化硅层302。在其他具体实施方式中，所述衬底100的背面102与第一应力层303之间还可以没有或具有其他材料层。
该具体实施方式中，所述第一应力层303的材料为氮化硅，在其他具体实施方式中，所述第一应力层303的材料还可以为其他应力材料，例如氮氧化硅或碳化硅。
所述第一应力层303的应力范围为1.2GPa～1.5GPA，厚度为80nm～120nm。
该半导体结构中，所述栅极堆叠结构600内还形成有沟道孔结构，所述沟道结构包括沟道孔以及填充所述沟道孔的沟道材料层502；所述第一应力层303表面也形成有沟道材料层502。所述沟道孔底部的衬底100表面还具有外延层501。
在实际产品结构中，所述衬底100呈现背面102凸起、正面101凹陷的“碗”形翘曲，翘曲曲率半径为80～100m，与未形成所述第一应力层303相比，曲率半径增大，翘曲程度下降。由于所述衬底100的背面102上具有第一应力层303，能够抵消使得衬底100发生翘曲的应力，从而降低衬底100正面101上的控制栅极2023导致衬底向正面101方向翘曲成背面102凸起、正面101凹陷的“碗”形的翘曲程度，从而避免所述半导体结构在后续工艺中发生电弧放电问题，从而提高产品良率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底具有背对的正面和背面，所述衬底的正面上形成有堆叠结构及至少覆盖所述堆叠结构侧面的介质层，所述堆叠结构包括沿垂直于所述衬底的方向交错堆叠的若干层绝缘层和若干层牺牲层；
至少在所述衬底的背面上形成第一应力层，所述第一应力层用于抵消在后续对堆叠结构进行的半导体工艺流程以形成存储器的过程中产生的使衬底发生翘曲的应力。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述介质层和堆叠结构上形成掩膜层；
所述掩膜层包括第二应力层，所述第二应力层与第一应力层材料相同；
所述第二应力层与所述第一应力层同步形成。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一应力层和第二应力层的材料为氮化硅。
4.根据权利要求2所述的半导体结构的形成方法，其特征在于，采用炉管沉积工艺同时形成所述第二应力层和第一应力层。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层的应力范围为1.2GPa～1.5GPa。
6.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述掩膜层还包括：在所述介质层和堆叠结构的上方层叠的第一子掩膜层和第二子掩膜层，所述第二应力层位于所述第一子掩膜层和第二子掩膜层之间。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用等离子体增强化学气相沉积工艺形成所述第一子掩膜层和第二子掩膜层。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，还包括：刻蚀所述掩膜层，形成图形化掩膜层；以所述图形化掩膜层为掩膜，在所述堆叠结构内形成沟道孔；在所述沟道孔内和所述第一应力层表面形成沟道孔材料层；去除所述第二子掩膜层和第二应力层。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述第二应力层。
10.根据权利要求8所述的半导体结构的形成方法，其特征在于，对堆叠结构进行的半导体工艺流程以形成存储器的过程包括：在所述堆叠结构内形成栅线隔槽，沿所述栅线隔槽去除所述牺牲层，在所述绝缘层之间形成开口；在所述开口内填充栅极材料，形成控制栅极。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成所述控制栅极之后，所述衬底的曲率半径范围为80m～100m。
12.一种半导体结构，其特征在于，包括：
衬底，所述衬底具有背对的正面和背面，所述衬底的正面上形成有栅极堆叠结构及至少覆盖所述栅极堆叠结构侧面的介质层，所述栅极堆叠结构包括沿垂直于所述衬底的方向交错堆叠的若干层绝缘层和若干层控制栅极，所述控制栅极通过去除绝缘层之间的牺牲层，在绝缘层之间形成开口，在所述开口内填充栅极材料而形成；
至少位于所述衬底的背面上的第一应力层；
所述栅极堆叠结构内形成有沟道孔结构，所述沟道孔结构形成于所述牺牲层被去除之前，所述第一应力层在所述牺牲层和绝缘层之后并且在所述沟道孔结构之前形成；
所述半导体结构为存储器。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一应力层的材料为氮化硅。
14.根据权利要求12所述的半导体结构，其特征在于，所述第一应力层的应力范围为1.2GPa～1.5GPa。
15.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构为3DNAND。
16.根据权利要求12所述的半导体结构，其特征在于，所述沟道孔结构包括沟道孔以及填充所述沟道孔的沟道材料层；所述第一应力层表面也形成有沟道材料层。
17.根据权利要求12所述的半导体结构，其特征在于，所述衬底的曲率半径范围为80m～100m。
CN201810447748.4A 2018-05-11 2018-05-11 半导体结构及其形成方法 Active CN108649034B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810447748.4A CN108649034B (zh) 2018-05-11 2018-05-11 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810447748.4A CN108649034B (zh) 2018-05-11 2018-05-11 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN108649034A CN108649034A (zh) 2018-10-12
CN108649034B true CN108649034B (zh) 2019-08-06

Family

ID=63754581

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810447748.4A Active CN108649034B (zh) 2018-05-11 2018-05-11 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108649034B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802854B (zh) * 2019-03-27 2021-11-05 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN111477632B (zh) * 2020-04-23 2021-04-23 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN111583795B (zh) * 2020-05-12 2022-03-08 Tcl华星光电技术有限公司 显示面板的制备方法及显示装置
CN112992948A (zh) * 2021-02-04 2021-06-18 华虹半导体(无锡)有限公司 背照式图像传感器及其制作方法
CN113327931B (zh) * 2021-05-25 2022-01-25 长江存储科技有限责任公司 三维存储器及其制造方法
CN113838858B (zh) * 2021-09-24 2024-04-05 长江存储科技有限责任公司 制备三维存储器的方法
CN114121665B (zh) * 2021-11-08 2024-02-23 长江存储科技有限责任公司 半导体器件的制作方法、半导体器件、存储器及存储系统
CN113964023B (zh) * 2021-12-21 2022-03-04 广州粤芯半导体技术有限公司 半导体器件的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0646286B1 (en) * 1992-06-17 2002-10-16 Harris Corporation Fabrication of semiconductor devices on SOI substrates
US7880278B2 (en) * 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US9123732B2 (en) * 2012-09-28 2015-09-01 Intel Corporation Die warpage control for thin die assembly
CN107482015B (zh) * 2017-08-22 2019-01-29 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN107359166A (zh) * 2017-08-31 2017-11-17 长江存储科技有限责任公司 一种3d nand存储器的存储结构及其制备方法

Also Published As

Publication number Publication date
CN108649034A (zh) 2018-10-12

Similar Documents

Publication Publication Date Title
CN108649034B (zh) 半导体结构及其形成方法
US10680061B2 (en) Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US10388668B2 (en) Integrated structures and methods of forming vertically-stacked memory cells
JP6201051B2 (ja) 半導体構造の製造方法
US20210280674A1 (en) Field effect transistor structures
US9515079B2 (en) Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
US20210233922A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
JP2020506545A (ja) メモリ・アレイおよびメモリ・アレイを形成する方法
CN105336695B (zh) 半导体器件的形成方法
CN106941103A (zh) Nand存储器的形成方法
US20200051994A1 (en) Memory device improvement
CN108962896B (zh) 存储器
CN106206598A (zh) 分栅式闪存器件制造方法
TW202114174A (zh) 三維記憶裝置及其製造方法
CN110600475B (zh) 通孔填充方法以及三维存储器的制备方法
CN110752213A (zh) 半导体结构的制作方法
CN103854964B (zh) 改善沟槽栅分立功率器件晶圆内应力的方法
CN107799531A (zh) 一种3d nand存储器等级层堆栈制造方法
CN109216372B (zh) 半导体结构的形成方法
US20210036004A1 (en) Three-dimensional memory device containing a silicon nitride ring in an opening in a memory film and method of making the same
CN103811324A (zh) 鳍式场效应管的形成方法
CN109216367A (zh) 半导体结构的形成方法
CN111430363A (zh) 一种3d nand存储器件及其制造方法
CN112599416A (zh) 一种3d nand存储器件的制造方法
TW202236600A (zh) 垂直通道結構及其製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant