CN105336695B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，包括存储区域和逻辑区域；在存储区域上形成若干第一多晶硅层；形成覆盖第一多晶硅层的控制栅介质材料层；形成覆盖控制栅介质材料层和逻辑区域的第二多晶硅层；刻蚀部分第二多晶硅层和控制栅介质材料层，形成暴露出第一多晶硅层顶部部分表面的第二开口；形成覆盖第二多晶硅层的第三多晶硅层；刻蚀存储区域的部分第三多晶硅层、第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的选择栅，浮栅和位于浮栅上的控制栅；形成覆盖选择栅、控制栅的保护层；在保护层上形成光刻胶层；刻蚀逻辑区域的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极。防止控制栅和选择栅上凹陷的产生。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体器件的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪存器件(flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
现有的闪存器件的结构示意图，包括：半导体衬底，位于所述半导体衬底上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括位于半导体衬底表面的隧穿氧化层、位于隧穿氧化层上的浮栅、位于浮栅上的控制栅介质层和位于控制栅介质层上的控制栅，所述选择晶体管栅极堆叠包括位于半导体衬底表面的选择栅介质层和位于选择栅介质层上的选择栅；还包括位于存储晶体管栅极堆叠和选择晶体管栅极堆叠之间的半导体衬底内的共源漏区，位于存储晶体管栅极堆叠远离共源漏区一侧的半导体衬底内的源区，位于选择晶体管栅极堆叠的远离共源漏区一侧的半导体衬底内的漏区。
现有技术在制作闪存器件时，通常需要在半导体衬底的其他区域集成制作逻辑晶体管，逻辑晶体管的栅极与闪存器件的控制栅和选择栅采用同一层多晶硅，而进行闪存器件和逻辑晶体管的集成制作工艺时，一般是先制作闪存器件，然后制作逻辑晶体管，在形成逻辑晶体管的栅极时，容易对已经形成的闪存器件的控制栅和选择栅表面产生过刻蚀，在控制栅和选择栅的表面产生凹陷缺陷。
发明内容
本发明解决的问题是防止控制栅和选择栅的表面产生凹陷缺陷。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括存储区域和逻辑区域；在半导体衬底的存储区域上形成若干分立第一多晶硅层，相邻第一多晶硅层之间具有第一开口，所述第一多晶硅层包括第一部分和第一部分相邻的第二部分；形成覆盖所述第一多晶硅层侧壁和表面以及半导体衬底表面的控制栅介质材料层；形成覆盖所述控制栅介质材料层和逻辑区域的半导体衬底的第二多晶硅层；刻蚀第一部分的第一多晶硅层上的部分第二多晶硅层和控制栅介质材料层，在存储区域的第二多晶硅层和控制栅介质材料层中形成暴露出第一部分的第一多晶硅层顶部部分表面的第二开口；形成覆盖所述第二多晶硅层的第三多晶硅层，所述第三多晶硅层填充满第二开口；刻蚀第一部分上的部分第三多晶硅层、第二开口两侧的部分第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的选择栅，刻蚀第二部分上的部分第三多晶硅层、第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的浮栅、覆盖浮栅的侧壁和顶部表面的控制栅介质层，位于控制栅介质层上的控制栅；形成覆盖所述逻辑区域的第三多晶硅层、存储区域的半导体衬底、选择栅、控制栅、控制栅介质层、浮栅表面的保护层，所述保护层的材料与多晶硅层材料不相同；在所述保护层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极。
可选的，所述保护层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述保护层的10～30埃。
可选的，所述保护层的形成工艺为化学气相沉积工艺。
可选的，所述半导体衬底还包括高压区域，若干分立的第一多晶硅层形成在高压区域的半导体衬底上。
可选的，所述控制栅介质层还覆盖所述高压区域的第一多晶硅层的侧壁和顶部表面；第二多晶硅层覆盖高压区域的控制栅介质材料层。
可选的，刻蚀高压区域的部分第二多晶硅层和控制栅介质材料层，形成暴露出高压区域的第一多晶硅层顶部部分表面的第三开口。
可选的，所述第三多晶硅层覆盖所述高压区域的第二多晶硅层，并且填充满第三开口。
可选的，在形成闪存器件的选择栅、控制栅和浮栅的同时，刻蚀高压区域的部分第三多晶硅层、第三开口两侧的部分第二多晶硅层、控制栅介质材料层和第一多晶硅层，在高压区域的半导体衬底上形成高压晶体管的栅极。
可选的，所述保护层还覆盖高压区域的半导体衬底和高压晶体管的栅极表面。
可选的，在形成保护层后，对逻辑区域的第三多晶硅层和第二多晶硅层进行离子注入，调节第三多晶层和第二多晶硅层的电阻。
可选的，在形成高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅之后，对高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅进行热氧化，在高压晶体管的栅极，闪存器件的选择栅和控制栅以及浮栅表面形成第一热氧化层；形成第一热氧化层后，对高压晶体管的栅极两侧的半导体衬底进行第一浅掺杂离子注入，在高压晶体管的栅极两侧的半导体衬底内形成高压晶体管的浅掺杂区。
可选的，所述第一热氧化层的厚度为10～30埃。
可选的，在形成逻辑晶体管的栅极后，对逻辑晶体管的栅极进行热氧化，在所述逻辑晶体管的栅极表面形成第二热氧化层。
可选的，所述第二热氧化层的厚度为5～40埃。
可选的，在所述逻辑晶体管的栅极两侧侧壁的第二热氧化层上、在高压晶体管两侧侧壁的第一热氧化层、闪存器件的选择栅和控制栅以及浮栅两侧侧壁的第一热氧化层上形成第一偏移侧墙。
可选的，在逻辑晶体管的栅极的第一偏移侧墙两侧的半导体衬底内形成逻辑晶体管的浅掺杂区，在闪存器件的选择栅和控制栅两侧的半导体衬底内形成闪存器件的浅掺杂区。
可选的，在逻辑晶体管的第一偏移侧墙上形成第一主侧墙，在高压晶体管的栅极与存储晶体管的控制栅和浮栅以及选择栅的第一偏移侧墙上形成第二主侧墙，第一主侧墙的宽度小于第二主侧墙的宽度；在逻辑晶体管的第一主侧墙两侧的半导体衬底内形成逻辑晶体管的重掺杂区，在高压晶体管的第二主侧墙两侧的半导体衬底内形成高压晶体管的重掺杂区，在存储晶体管的控制栅和选择栅上的两侧的半导体衬底内形成存储晶体管的重掺杂区。
可选的，所述第一主侧墙为氧化硅层和氮化硅层的双层堆叠结构，所述第二主侧墙为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
可选的，所述第一多晶硅层的形成过程为：在半导体衬底上形成的硬掩膜层，所述硬掩膜层中具有暴露出半导体衬底表面的若干开口；以所述硬掩膜层为掩膜刻蚀所述半导体衬底，在半导体衬底中形成若干第一凹槽；在所述凹槽和开口中填充满隔离材料，形成隔离结构；去除所述硬掩膜层，形成若干第二凹槽；在所述第二凹槽中填充满多晶硅材料，形成第一多晶硅层；回刻蚀所述隔离结构，在相邻的第一多晶硅层之间形成第一开口。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体衬底的存储区域形成闪存器件的控制栅和选择栅后，形成覆盖所述逻辑区域的第三多晶硅层、存储区域的半导体衬底、选择栅控制栅、控制栅介质层、浮栅表面的保护层，所述保护层的材料与多晶硅层材料不相同，然后在所述保护层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层时，即使控制栅和选择栅上的部分光刻胶层被消耗，由于保护层覆盖所述控制栅和选择栅的表面，对保护层材料的刻蚀材料远低于对多晶硅材料的刻蚀速率，从而防止在控制栅和选择栅表面产生凹陷缺陷。
进一步，所述保护层的材料为氮化硅、氮化硅或氮氧化硅，使得刻蚀多晶硅层材料相对于保护层材料具有高的刻蚀选择比，所述保护层的厚度为10～30埃，一方面对控制栅和选择栅以及高压晶体管栅极提供足够的保护，另一方面保护层不会占据较大的空间，以使后续形成的偏移侧墙和主侧墙较为精确并且宽度较好控制，从而在以偏移侧墙和主侧墙为掩膜形成的浅掺杂区和深掺杂区与沟道的距离较好的控制。
附图说明
图1是本发明一实施例半导体器件的形成方法的流程示意图；
图2～图14为本发明另一实施例半导体器件的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有技术在进行闪存器件和逻辑晶体管的集成制作时，闪存器件的控制栅和选择栅表面容易产生凹陷缺陷。
参考图1，闪存器件和逻辑晶体管的集成制作过程包括：步骤S101，提供半导体衬底，所述半导体衬底包括存储区域和逻辑区域；步骤S102，在半导体衬底的存储区域上形成若干分立第一多晶硅层，相邻第一多晶硅层之间具有第一开口，所述第一多晶硅层包括第一部分和第一部分相邻的第二部分；步骤S103，形成覆盖所述第一多晶硅层侧壁和表面以及半导体衬底表面的控制栅介质材料层；步骤S104，形成覆盖所述逻辑区域的半导体衬底和控制栅介质层的第二多晶硅层；步骤S105，刻蚀第一部分的第一多晶硅层上的部分第二多晶硅层和控制栅介质材料层，在第二多晶硅层和控制栅介质材料层中形成暴露出第一多晶硅层顶部表面的第二开口；步骤S106，形成覆盖所述第二多晶硅层的第三多晶硅层，所述第三多晶硅层填充满第二开口；步骤S107，刻蚀第一部分的第三多晶硅层、第二开口两侧的第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的选择栅，刻蚀第二部分的第三多晶硅层、第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的浮栅、覆盖浮栅的侧壁和顶部表面的控制栅介质层，位于控制栅介质层上的控制栅；步骤S108，形成覆盖所述第三多晶硅层、控制栅、选择栅以及部分半导体衬底的图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极。
上述方法形成的控制栅和选择栅的高度(控制栅和选择栅的高度是指控制栅或选择栅顶部表面与半导体衬底表面的垂直距离)相等，且控制栅和选择栅的高度大于逻辑区域的第三多晶硅层表面的高度(第三多晶硅层表面的高度是指第三多晶硅层顶部表面与半导体衬底表面的垂直距离)，在刻蚀逻辑区域第三多晶硅层和第二多晶硅层形成逻辑晶体管的栅极之前，需要形成覆盖存储区域的控制栅和选择栅以及逻辑区域部分第三多晶硅层的掩膜层，一般选用光刻胶层作为掩膜层，但是由于控制栅和选择栅的高度要高于第三多晶硅层的高度，在采用旋涂工艺形成光刻胶掩膜时，控制栅和选择栅上形成的光刻胶掩膜的厚度会小于逻辑区域的第三多晶硅层上的光刻胶掩膜的厚度，并且由于相邻的控制栅与选择栅之间具有深高宽比的沟槽，控制栅和选择栅上形成的光刻胶掩膜容易产生涂布不良的现象，当在以光刻胶掩膜为掩膜刻蚀逻辑区域的第三多晶硅层和第二多晶硅层时，控制栅和选择栅上的部分光刻胶掩膜容易被消耗时暴露出控制栅和选择栅表面，在刻蚀第三多晶硅层和第二多晶硅层时，同时也会对暴露的控制栅和选择栅进行刻蚀，在控制栅和选择栅表面形成凹陷缺陷，影响形成的闪存器件的性能。
虽然可以通过增加光刻胶掩膜层的厚度来改善控制栅和选择栅上的光刻胶消耗，但是光刻胶掩膜层厚度的增加会使得对光刻胶掩膜曝光时的分辨率的下降，从而影响逻辑区域形成的逻辑晶体管栅极的精度。
为此，本发明提供了一种半导体器件的形成方法，在半导体衬底的存储区域形成闪存器件的控制栅和选择栅后，形成覆盖所述逻辑区域的第三多晶硅层、存储区域的半导体衬底、选择栅控制栅、控制栅介质层、浮栅表面的保护层，所述保护层的材料与多晶硅层材料不相同，然后在所述保护层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层时，即使控制栅和选择栅上的部分光刻胶层被消耗，由于保护层覆盖所述控制栅和选择栅的表面，对保护层材料的刻蚀材料远低于对多晶硅材料的刻蚀速率，从而防止在控制栅和选择栅表面产生凹陷缺陷。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2～图14为本发明实施例半导体结构形成过程的结构示意图。
参考图2，提供半导体衬底200，所述半导体衬底200包括存储区域23和逻辑区域21。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述半导体衬底200的存储区域23上后续形成闪存器件，半导体衬底200的逻辑区域21上后续形成逻辑晶体管。所述半导体衬底200上还包括高压区域22，所述半导体衬底200的高压区域22上后续形成高压晶体管。
所述存储区域23、高压区域22和逻辑区域21在半导体衬底200上相邻或不相邻。
继续参考图2，在存储区域23和高压区域22的半导体衬底200上形成若干分立第一多晶硅层202。
所述存储区域23上的第一多晶硅层202后续形成闪存器件的浮栅和部分的选择栅，高压区域22上的第一多晶硅层202后续形成高压晶体管的部分栅极。
在形成所述第一多晶硅层202之前在所述半导体衬底200上形成氧化硅层201，存储区域23的氧化硅层201后续可以作为闪存器件的浮栅介质层和选择栅介质层，高压区域22的氧化硅层201后续可以作为高压晶体管的栅介质层，逻辑区域21的氧化硅层201后续可以作为逻辑晶体管的栅介质层。
所述第一多晶硅层202的形成过程为：在半导体衬底200上形成的硬掩膜层(图中未示出)，所述硬掩膜层中具有暴露出半导体衬底200表面的若干开口；以所述硬掩膜层为掩膜刻蚀所述半导体衬底200，在半导体衬底200中形成若干第一凹槽；在所述凹槽和开口中填充满隔离材料，形成隔离结构203；去除所述硬掩膜层，形成若干第二凹槽；在所述第二凹槽中填充满多晶硅材料，形成若干分立的第一多晶硅层202，部分数量第一多晶硅层202位于存储区域23，部分数量第一多晶硅层202位于高压区域22，部分数量的第一多晶硅层202位于逻辑区域21。
所述隔离结构203的材料为氧化硅或其他合适的材料，所述隔离结构203用于存储区域23、高压区域22、逻辑区域21之间的电学隔离，以及存储区域23、高压区域22、逻辑区域21中有源区之间的电学隔离。
参考图3，回刻蚀所述隔离结构203，在相邻的第一多晶硅层202之间形成第一开口204。
回刻蚀所述隔离结构203采用湿法刻蚀，湿法刻蚀采用的刻蚀溶液可以为氢氟酸溶液。
参考图4，形成覆盖所述第一多晶硅层202侧壁和表面以及半导体衬底200表面的控制栅介质材料层206；去除逻辑区域21上的控制栅介质层材料层206和第一多晶硅层202。
所述控制栅介质材料层206为单层或多层堆叠结构。在一具体的实施例中，所述控制栅介质材料层206可以为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
在半导体衬底200上形成控制栅介质材料层206后，去除逻辑区域21的控制栅介质材料层206和第一多晶硅层202，以使后续在逻辑区域21形成的逻辑晶体管的栅极的高度(或厚度)小于在高压区域22形成的高压晶体管的栅极的高度(或厚度)以及在存储区域23形成的选择晶体管的栅极的高度(或厚度)，从而实现逻辑区域21形成的逻辑晶体管的阈值电压小于高压区域22形成的高压晶体管的阈值电压以及存储区域23形成的选择晶体管的阈值电压。
去除所述去除逻辑区域21的控制栅介质材料层206和第一多晶硅层202可以采用干法或湿法刻蚀工艺，干法刻蚀所述控制栅介质材料层206采用的气体为CF4、C2F6、C4F8、CH2F2、CHF3中的一种或几种，干法刻蚀第一多晶硅层202采用刻蚀气体可以为HBr、Cl2或SF6中的一种或几种。湿法刻蚀所述控制栅介质材料层206采用刻蚀溶液为氢氟酸或热磷酸，湿法刻蚀第一多晶硅层202采用刻蚀溶液为KOH、硝酸或TMAH溶液。
在去除逻辑区域21上的第一多晶硅层202时，逻辑区域21上的氧化硅层201可以保留或去除。氧化硅层201在去除后需要重新在逻辑区域21的半导体衬底200表面重新形成一层氧化硅层，作为后续形成的逻辑晶体管的栅介质层。
参考图5，形成覆盖所述逻辑区域21的半导体衬底200和存储区域23以及高压区域22上的控制栅介质材料层206的第二多晶硅层207。
在控制栅介质材料层206上形成第二多晶硅层207，一方面，所述第二多晶硅层207作为控制栅介质材料层206与后续形成的第三多晶硅层之间的过渡层，存储区域23的部分第二多晶硅层207后续作为存储器件控制栅的一部分，使得后续形成的控制栅与控制栅介质材料层206之间具有良好的界面态，提高闪存器件的性能；另一方面，存储区域23以及高压区域22的第二多晶硅层207可以作为后续在第一多晶硅层202上的控制栅介质材料层206中形成第二开口和第三开口时的掩膜，采用第二多晶硅层207作为掩膜，能防止采用其他材料的掩膜，在去除掩膜时对存储区域23的控制栅介质层206表面造成损伤，使得控制栅介质层与后续形成的控制栅的界面态变差。
所述第二多晶硅层207的形成工艺为化学气相沉积，第二多晶硅层207填充满相邻第一多晶硅层202之间的第一开口。
逻辑区域21的第二多晶硅层207后续作为逻辑晶体管的栅极的一部分。
参考图6和图7，图6为图5的部分结构的俯视结构示意图，图7为图6沿切割线AB方向的剖面结构示意图，存储区域23上形成的每个第一多晶硅层202包括第一部分11和第一部分相邻的第二部分12；刻蚀第一部分11的第一多晶硅层202上的部分第二多晶硅层207和控制栅介质材料层206，在存储区域23的第二多晶硅层207和控制栅介质材料层206中形成暴露出第一部分11的第一多晶硅层202顶部部分表面的第二开口209。
在刻蚀存储区域23的部分第二多晶硅层207和控制栅介质材料层206形成第二开口209的同时，刻蚀高压区域22的部分第二多晶硅层207和控制栅介质材料层206，在高压区域22的第二多晶硅层207和控制栅介质材料层206中形成暴露出高压区域22的第一多晶硅层202顶部部分表面的第三开口208。
在刻蚀所述第二多晶硅层207之前，在所述第二多晶硅层207表面上形成图形化的光刻胶层，所述图形化的光刻胶层中具有暴露出第二多晶硅层207表面的若干开口，所述开口的位置与需要形成的第三开口208和第二开口209的位置对应。
后续在第二开口209中填充第三多晶硅层，第二开口209中填充的第三多晶硅层和底部的第一多晶硅层202构成闪存器件的选择栅。
后续在第三开口208中填充第三多晶硅层，第三开口208中填充的第三多晶硅层和底部的第一多晶硅层构成高压晶体管的栅极。
参考图8，图8为图6沿切割线EF方向的剖面结构示意图，第三开口208的宽度可以小于或等于第一多晶硅层202的宽度，高压区域22的每个第一多晶硅层202上第三开口208的数量可以大于等于1个。
参考图9，图为6沿切割线CD方向的剖面结构示意图，存储区域的每一个第一多晶硅层202沿切割线CD方向分为第一部分11和第一部分11相邻的第二部分12，第一部分11和第二部分12的数量大于等于1个。
参考图10，图10过程为在图7的基础上进行，形成覆盖所述第二多晶硅层207的第三多晶硅层210，所述第三多晶硅层210填充满第二开口209(参考图7)。
所述第三多晶硅层210还填充满高压区域22的第三开口208(参考图7)。
由于逻辑区域21上的半导体衬底200上的第一多晶硅层已去除，在形成第二多晶硅层207和第三多晶硅层210后，逻辑区域21的第三多晶硅层210的表面要低于高压区域22和存储区域23的第三多晶硅层210的表面，因而后续形成逻辑区域21的逻辑晶体管的栅极的厚度要小于高压区域22形成的高压晶体管栅极的厚度以及存储区域23形成的选择栅的厚度，以实现不同区域的晶体管的阈值电压的调节。
参考图11，刻蚀第一部分11上的部分第三多晶硅层210(参考图10)、第二开口两侧的部分第二多晶硅层207(参考图10)、控制栅介质材料层206(参考图10)和第一多晶硅层202(参考图10)，形成闪存器件的选择栅，刻蚀第二部分12上的部分第三多晶硅层210(参考图10)、第二多晶硅层207(参考图10)、控制栅介质材料层206(参考图10)和第一多晶硅层202(参考图10)，形成闪存器件的浮栅215、覆盖浮栅的侧壁和顶部表面的控制栅介质层216，位于控制栅介质层216上的控制栅。
为了便于识别和描述，图11中对刻蚀后剩余的第一多晶硅层、第二多晶硅层、控制栅介质层和第三多晶硅层重新进行了编号。
所述选择栅包括第一多晶硅层212和位于第一多晶硅层212上的第二多晶硅层213，选择栅和半导体衬底200之间形成有选择栅介质层211。
所述控制栅包括第二多晶硅层217和位于第二多晶硅层217上的第三多晶硅层218。浮栅215和半导体衬底200之间形成有浮栅介质层214。
在形成闪存器件的选择栅、控制栅和浮栅的同时，刻蚀高压区域22的第三多晶硅层210、第三开口两侧的第二多晶硅层207、控制栅介质材料层206和第一多晶硅层202，在高压区域22的半导体衬底200上形成高压晶体管的栅极。高压晶体管的栅极包括第一多晶硅层220和位于第一多晶硅层220上的第三多晶硅层221。所述高压晶体管的栅极与半导体衬底200之间形成有栅介质层219。
由于逻辑区域21上的叠层结构和高压区域22以及存储区域23上的叠层结构的结构和厚度均不相同，为了减小刻蚀的差异性和刻蚀的难度，提高形成的器件的精度，因而逻辑区域21叠层结构和高压区域22以及存储区域23上的叠层结构需要分开刻蚀。
在进行刻蚀之前，形成覆盖所述逻辑区域21的第三多晶层210的表面以及高压区域22以及存储区域23的部分第三多晶硅层210表面的光刻胶掩膜(图中未示出)。
在形成高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅之后，还包括：对高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅进行热氧化，在高压晶体管的栅极，闪存器件的选择栅和控制栅以及浮栅表面形成第一热氧化层；形成第一热氧化层后，对高压晶体管的栅极两侧的半导体衬底进行第一浅掺杂离子注入，在高压晶体管的栅极两侧的半导体衬底内形成高压晶体管的浅掺杂区。
所述第一热氧化层的厚度为10～30埃。
参考图12，形成覆盖所述逻辑区域21的第三多晶硅层、存储区域23的半导体衬底200、选择栅、控制栅、控制栅介质层216和浮栅215表面的保护层223，所述保护层223的材料与多晶硅层材料不相同。
所述保护层223还覆盖所述高压区域的栅极和半导体衬底200的表面，所述保护层223在后续刻蚀逻辑区域21的第三多晶硅层210和第一多晶硅层207形成栅极时，所述保护层223能够在控制栅和选择栅以及高压晶体管栅极上的光刻胶层被消耗时，防止控制栅和选择栅以及高压晶体管栅极顶部表面被刻蚀而产生凹陷缺陷。
所述保护层223的材料为氮化硅、氮化硅或氮氧化硅，使得刻蚀多晶硅层材料相对于保护层材料具有高的刻蚀选择比，所述保护层223的形成工艺为化学气相沉积工艺。所述保护层223厚度为10～30埃，一方面对控制栅和选择栅以及高压晶体管栅极提供足够的保护，另一方面保护层223不会占据较大的空间，以使后续形成的偏移侧墙和主侧墙较为精确并且宽度较好控制，从而在以偏移侧墙和主侧墙为掩膜形成的浅掺杂区和深掺杂区与沟道的距离较好的控制。
在形成保护层223后，还包括：对逻辑区域21的第三多晶硅层210和第二多晶硅层207进行离子注入，调节第三多晶层210和第二多晶硅层207的电阻。
参考图13，在所述保护层223上形成图形化的光刻胶层225。
所述图形化的光刻胶层225覆盖存储区域23和高压区域22的保护层223表面，并且覆盖逻辑区域21的部分保护层223表面。
本实施例中，在形成图形化的光刻胶层225之前，可以在半导体衬底200上形成一层底部抗反射层224。
参考图14，以所述图形化的光刻胶层225为掩膜，刻蚀逻辑区域21的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极；去除所述图形化的光刻胶层225和底部抗反射层224。
所述逻辑晶体管的栅极包括：第二多晶硅层226和第三多晶硅层227。
刻蚀所述第三多晶硅层210(参考图13)和第二多晶硅层207(参考图13)采用等离子体刻蚀工艺，等离子体刻蚀工艺采用的气体为HBr、Cl2或SF6中的一种或几种。
在形成逻辑晶体管的栅极后，对逻辑晶体管的栅极进行热氧化，在所述逻辑晶体管的栅极表面形成第二热氧化层，所述第二热氧化层的厚度为5～40埃。
还包括：在所述逻辑晶体管的栅极两侧侧壁的第二热氧化层上、在高压晶体管两侧侧壁的第一热氧化层、闪存器件的选择栅和控制栅以及浮栅两侧侧壁的第一热氧化层上形成第一偏移侧墙；在逻辑晶体管的栅极的第一偏移侧墙两侧的半导体衬底内形成逻辑晶体管的浅掺杂区，在闪存器件的选择栅和控制栅两侧的半导体衬底内形成闪存器件的浅掺杂区；在逻辑晶体管的第一偏移侧墙上形成第一主侧墙，在高压晶体管的栅极与存储晶体管的控制栅和浮栅以及选择栅的第一偏移侧墙上形成第二主侧墙，第一主侧墙的宽度小于第二主侧墙的宽度；在逻辑晶体管的第一主侧墙两侧的半导体衬底内形成逻辑晶体管的重掺杂区，在高压晶体管的第二主侧墙两侧的半导体衬底内形成高压晶体管的重掺杂区，在存储晶体管的控制栅和选择栅上的两侧的半导体衬底内形成存储晶体管的重掺杂区。
所述第一主侧墙为氧化硅层和氮化硅层的双层堆叠结构，所述第二主侧墙为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
第一主侧墙和第二主侧墙的形成过程为：形成覆盖所述逻辑晶体管的栅极、高压晶体管的栅极、存储晶体管的控制栅和浮栅以及选择栅、以及半导体衬底的第一氧化硅薄膜，第一氧化硅薄膜的厚度为20～150埃；在第一氧化硅薄膜上形成氮化硅薄膜，氮化硅薄膜的厚度为200～700埃；在氮化硅薄膜上形成第二氧化硅薄膜，第二氧化硅薄膜的厚度为200～700埃；无掩膜刻蚀所述第二氧化硅薄膜，在逻辑晶体管的栅极的两侧侧壁、高压晶体管的栅极的两侧侧壁、控制栅和浮栅的两侧侧壁以及选择栅的两侧侧壁的氮化薄膜上形成氧化硅层；去除逻辑区域的逻辑晶体管的栅极的两侧侧壁的氧化硅层；无掩膜刻蚀所述氮化硅薄膜和第一氧化硅薄膜，在逻辑晶体管的栅极的两侧侧壁的第一偏移侧墙上形成有氧化硅层和氮化硅层构成的第一主侧墙，在高压晶体管的栅极的两侧侧壁、控制栅和浮栅的两侧侧壁以及选择栅的两侧侧壁的第一偏移侧墙上形成由氧化硅层-氮化硅层-氧化硅层构成的第二主侧墙。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括存储区域和逻辑区域；
在半导体衬底的存储区域上形成若干分立第一多晶硅层，相邻第一多晶硅层之间具有第一开口，所述第一多晶硅层包括第一部分和第一部分相邻的第二部分；
形成覆盖所述第一多晶硅层侧壁和表面以及半导体衬底表面的控制栅介质材料层；
形成覆盖所述控制栅介质材料层和逻辑区域的半导体衬底的第二多晶硅层；
刻蚀第一部分的第一多晶硅层上的部分第二多晶硅层和控制栅介质材料层，在存储区域的第二多晶硅层和控制栅介质材料层中形成暴露出第一部分的第一多晶硅层顶部部分表面的第二开口；
形成覆盖所述第二多晶硅层的第三多晶硅层，所述第三多晶硅层填充满第二开口；
刻蚀第一部分上的部分第三多晶硅层、第二开口两侧的部分第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的选择栅，刻蚀第二部分上的部分第三多晶硅层、第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的浮栅、覆盖浮栅的侧壁和顶部表面的控制栅介质层，位于控制栅介质层上的控制栅；
形成覆盖所述逻辑区域的第三多晶硅层、存储区域的半导体衬底、选择栅、控制栅、控制栅介质层、浮栅表面的保护层，所述保护层的材料与多晶硅层材料不相同；
在所述保护层上形成图形化的光刻胶层；
以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的材料为氧化硅、氮化硅或氮氧化硅。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述保护层的厚度为10～30埃。
4.如权利要求1或3所述的半导体器件的形成方法，其特征在于，所述保护层的形成工艺为化学气相沉积工艺。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底还包括高压区域，若干分立的第一多晶硅层形成在高压区域的半导体衬底上。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述控制栅介质层还覆盖所述高压区域的第一多晶硅层的侧壁和顶部表面；第二多晶硅层覆盖高压区域的控制栅介质材料层。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，刻蚀高压区域的部分第二多晶硅层和控制栅介质材料层，形成暴露出高压区域的第一多晶硅层顶部部分表面的第三开口。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第三多晶硅层覆盖所述高压区域的第二多晶硅层，并且填充满第三开口。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，在形成闪存器件的选择栅、控制栅和浮栅的同时，刻蚀高压区域的部分第三多晶硅层、第三开口两侧的部分第二多晶硅层、控制栅介质材料层和第一多晶硅层，在高压区域的半导体衬底上形成高压晶体管的栅极。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述保护层还覆盖高压区域的半导体衬底和高压晶体管的栅极表面。
11.如权利要求1或10所述的半导体器件的形成方法，其特征在于，在形成保护层后，对逻辑区域的第三多晶硅层和第二多晶硅层进行离子注入，调节第三多晶层和第二多晶硅层的电阻。
12.如权利要求9所述的半导体器件的形成方法，其特征在于，在形成高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅之后，对高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅进行热氧化，在高压晶体管的栅极，闪存器件的选择栅和控制栅以及浮栅表面形成第一热氧化层；形成第一热氧化层后，对高压晶体管的栅极两侧的半导体衬底进行第一浅掺杂离子注入，在高压晶体管的栅极两侧的半导体衬底内形成高压晶体管的浅掺杂区。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述第一热氧化层的厚度为10～30埃。
14.如权利要求12所述的半导体器件的形成方法，其特征在于，在形成逻辑晶体管的栅极后，对逻辑晶体管的栅极进行热氧化，在所述逻辑晶体管的栅极表面形成第二热氧化层。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述第二热氧化层的厚度为5～40埃。
16.如权利要求14所述的半导体器件的形成方法，其特征在于，在所述逻辑晶体管的栅极两侧侧壁的第二热氧化层上、在高压晶体管两侧侧壁的第一热氧化层、闪存器件的选择栅和控制栅以及浮栅两侧侧壁的第一热氧化层上形成第一偏移侧墙。
17.如权利要求16所述的半导体器件的形成方法，其特征在于，在逻辑晶体管的栅极的第一偏移侧墙两侧的半导体衬底内形成逻辑晶体管的浅掺杂区，在闪存器件的选择栅和控制栅两侧的半导体衬底内形成闪存器件的浅掺杂区。
18.如权利要求17所述的半导体器件的形成方法，其特征在于，在逻辑晶体管的第一偏移侧墙上形成第一主侧墙，在高压晶体管的栅极与存储晶体管的控制栅和浮栅以及选择栅的第一偏移侧墙上形成第二主侧墙，第一主侧墙的宽度小于第二主侧墙的宽度；在逻辑晶体管的第一主侧墙两侧的半导体衬底内形成逻辑晶体管的重掺杂区，在高压晶体管的第二主侧墙两侧的半导体衬底内形成高压晶体管的重掺杂区，在存储晶体管的控制栅和选择栅上的两侧的半导体衬底内形成存储晶体管的重掺杂区。
19.如权利要求18所述的半导体器件的形成方法，其特征在于，所述第一主侧墙为氧化硅层和氮化硅层的双层堆叠结构，所述第二主侧墙为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
20.如权利要求1或5所述的半导体器件的形成方法，其特征在于，所述第一多晶硅层的形成过程为：在半导体衬底上形成的硬掩膜层，所述硬掩膜层中具有暴露出半导体衬底表面的若干开口；以所述硬掩膜层为掩膜刻蚀所述半导体衬底，在半导体衬底中形成若干第一凹槽；在所述凹槽和开口中填充满隔离材料，形成隔离结构；去除所述硬掩膜层，形成若干第二凹槽；在所述第二凹槽中填充满多晶硅材料，形成第一多晶硅层；回刻蚀所述隔离结构，在相邻的第一多晶硅层之间形成第一开口。
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