CN105633021A - 半导体元件的制造方法 - Google Patents
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Abstract
本发明公开一种半导体元件的制造方法，包括以下步骤。提供包括存储单元区与周边区域的基底，且基底中已形成多数个隔离结构。每一隔离结构包含凸出于基底表面的裸露部分。在基底上形成第一介电层。在每一隔离结构的裸露部分的侧壁上形成保护层。移除周边区域上的第一介电层。在周边区域的基底上形成第二介电层。
Description
技术领域
本发明涉及一种半导体元件的制造方法。
背景技术
随着半导体元件尺寸的日益缩减，将不同元件整合在同一芯片上已成为产品在设计制造上的趋势。以非挥发性存储器为例，同一芯片上例如同时包括存储单元、低压元件、高压元件或电容器等。上述元件在基底中例如是以浅沟槽隔离(shallowtrenchisolation,STI)结构分隔，并包括各自的栅极及栅氧化层。由于不同元件所需要的操作电压及效能不同，因此栅氧化层的厚度也会相异。
一般而言，制造不同厚度的栅氧化层的方法包括在基底设置隔离结构以定义主动区(activearea)后，再于不同主动区域形成不同厚度的栅氧化层。然而，在上述制作工艺中，当移除其他厚度的栅氧化层时，会在主动区的顶角(topcorner)周围部分形成凹陷(divot)。并且，随着移除次数的增加，所产生的凹陷区域也会愈大。举例而言，低压元件区的凹陷区域往往大于高压元件区。上述凹陷区域的栅氧化层的厚度较薄，容易成为元件漏电流的路径，进而产生击穿电压、起始电压等电性上的问题，使元件的可靠度降低。
因此，如何解决在制造不同厚度的栅氧化层时，主动区的顶角周围所产生的凹陷问题，以避免元件产生漏电流，进而提升元件的可靠度，为当前所需研究的课题。
发明内容
本发明的目的在于提供一种半导体元件的制造方法，改善主动区的顶角周围产生凹陷的问题，以避免元件产生漏电流，进而提升元件的可靠度。
为达上述目的，本发明提供一种半导体元件的制造方法，包括以下步骤。提供基底，上述基底包括存储单元区与周边区域，且基底中已形成多数个隔离结构。每一隔离结构包含凸出于基底表面的裸露部分。在基底上形成第一介电层。在每一隔离结构的裸露部分的侧壁上形成保护层。移除周边区域上的第一介电层。在周边区域的基底上形成第二介电层。
在本发明的一实施例中，形成上述保护层的方法包括以下步骤。在基底上形成材料层，覆盖第一介电层以及隔离结构。移除覆盖第一介电层以及部分隔离结构的材料层，以于每一隔离结构的裸露部分的侧壁上形成保护层。
在本发明的一实施例中，移除上述材料层的方法包括回蚀刻法。
在本发明的一实施例中，形成上述保护层的方法包括化学气相沉积法。
在本发明的一实施例中，上述保护层的材料包括α-Si、SiO2、SiN或其组合。
在本发明的一实施例中，上述保护层的厚度介于3纳米至10纳米之间。
在本发明的一实施例中，在形成上述第二介电层之后的保护层的厚度大于形成第二介电层之前的保护层的厚度。
在本发明的一实施例中，移除上述第一介电层的方法包括湿式蚀刻法。
在本发明的一实施例中，上述周边区域包括第一区与第二区。并且，在周边区域的基底上形成第二介电层的步骤后，还包括以下步骤。移除第二区上的第二介电层。在第二区的基底上形成第三介电层，其中第三介电层的厚度小于第二介电层的厚度。
在本发明的一实施例中，移除上述第二介电层的方法包括湿式蚀刻法。
在本发明的一实施例中，上述周边区域还包括第三区。并且，在第二区的基底上形成第三介电层的步骤后，还包括于第三区的基底上形成第四介电层。
在本发明的一实施例中，上述第四介电层的厚度小于第三介电层。
在本发明的一实施例中，上述第四介电层的厚度小于第三介电层的厚度。
在本发明的一实施例中，上述第一区为中压元件区，第二区以及第三区为低压元件区。
在本发明的一实施例中，上述第二区用于形成输入/输出晶体管，第三区用于形成核心晶体管。
在本发明的一实施例中，形成上述隔离结构的方法包括以下步骤。在基底上形成衬层以及掩模层。图案化掩模层、衬层与基底，以于基底中形成多数个沟槽。在沟槽中填入绝缘材料层。移除衬层与掩模层，以形成隔离结构。
在本发明的一实施例中，上述第二介电层的厚度介于150埃至200埃之间。
基于上述，在本发明的半导体元件的制造方法中，通过在隔离结构的侧壁上配置保护层，使得在移除主动区上的介电层时，保护层可避免靠近主动区的顶角周围的隔离结构被一并移除，进而避免主动区的顶角周围产生凹陷。并且，由于保护层位于凸出于基底表面的隔离结构的侧壁上，如此一来可避免蚀刻剂对隔离结构造成侧蚀刻，进一步防止主动区的顶角周围产生凹陷，以避免元件发生漏电流等电性上的问题，进而提升元件的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1K为本发明的一实施例所绘示的半导体元件的制造流程剖视图。
符号说明
10：基底
11：主动区(有源区)
12：衬层
14：掩模层
16：绝缘材料层
18：隔离结构
18a：裸露部分
18b：底部
22：第一介电层
24：第二介电层
26：第三介电层
28：第四介电层
30：材料层
32：保护层
100：半导体元件
102：存储单元区
104：周边区域
106：第一区
108：第二区
110：第三区
T：沟槽
具体实施方式
图1A至图1K是依照本发明的一实施例所绘示的半导体元件100的制造流程剖视图。
请参照图1A，提供基底10。基底10的材料包括半导体、半导体化合物或绝缘体上硅(silicononinsulator,SOI)。基底10例如是硅基底。基底10包括存储单元区102与周边区域104。周边区域104例如是包括存储单元以外的周边电路区。周边区域104可包括第一区106、第二区108以及第三区110。在一实施例中，第一区106例如是中压元件区；第二区108及第三区110例如是低压元件区，但本发明不限于此。在其他实施例中，第一区106、第二区108以及第三区110可各自形成所需的元件，如晶体管、电容等。举例而言，第二区108例如是用于形成输入/输出晶体管，第三区110例如是用于形成核心晶体管。
之后，在基底10上形成衬层12。衬层12的材质例如是氧化硅。形成的方法例如是热氧化法。接着，在衬层12上形成掩模层14。掩模层14的材质例如是氮化硅、碳化硅或氮碳化硅等绝缘材料。形成的方法例如是化学气相沉积法。然后，图案化掩模层14、衬层12以及基底10，以于基底10中形成多数个沟槽T。上述图案化的方法例如是利用光刻以及蚀刻技术。接着，在沟槽T中填入绝缘材料层16。绝缘材料层16的材质例如是氧化硅。之后，以图案化的掩模层14做为研磨终止层，对基底10进行化学机械研磨制作工艺，以移除沟槽T以外的绝缘材料层16。
请参照图1B，移除图案化的掩模层14及图案化的衬层12，而于基底10中形成多数个隔离结构18以及多数个主动区11。移除图案化的掩模层14及图案化的衬层12的方法包括湿式蚀刻法。在一实施例中，上述存储单元区102、第一区106、第二区108以及第三区110例如是通过隔离结构18而彼此分隔。并且，上述每一区中可包括多数个隔离结构18。隔离结构18凸出于基底10表面，换言之，隔离结构18的顶面高于基底10的顶面。每一隔离结构18包含凸出于基底10表面的裸露部分18a以及位于基底10中并填满沟槽T的底部18b。
请参照图1C，在存储单元区102与周边区域104的基底10上形成第一介电层22。第一介电层22的材质例如是氧化硅，其形成的方法例如是热氧化法。第一介电层22的厚度例如是介于60埃至100埃之间。在一实施例中，第一介电层22的厚度例如是80埃。存储单元区102的第一介电层22例如是作为存储单元的穿隧介电层(tunnelingdielectriclayer)。
请参照图1D，在基底10上形成一层材料层30，以覆盖第一介电层22以及隔离结构18。材料层30的材质包括α-Si、SiO2、SiN或其组合。形成材料层30的方法包括化学气相沉积法。在一实施例中，形成材料层30的方法例如是低压化学气相沉积法(LPCVD)。材料层30的厚度例如是介于10纳米至15纳米之间。
请参照图1E，对基底10进行各向异性蚀刻制作工艺，移除覆盖第一介电层22以及部分隔离结构18的材料层30，以于每一隔离结构18的裸露部分18a的侧壁上形成保护层32。移除材料层30的方法例如是利用回蚀刻(etchback)法，将裸露部分18a的顶面上的材料层30移除。保护层32的厚度例如是介于3纳米至10纳米之间。在一实施例中，保护层32的厚度例如是小于或等于材料层30的厚度的一半。举例而言，材料层30的厚度例如是10纳米，经回蚀刻后所形成的保护层32的厚度例如是3纳米。
请参照图1F，移除周边区域104上的第一介电层22，以裸露部分基底10。移除第一介电层22的方法包括湿式蚀刻法，所使用的蚀刻剂例如是稀释的氢氟酸(diluteHF,DHF)。在一实施例中，在进行上述步骤之前，还包括形成图案化的光致抗蚀剂层(未绘示)，以覆盖存储单元区102的第一介电层22；或者，在存储单元区102的第一介电层22上形成导体层(未绘示)，以作为存储单元的浮置栅极。
请参照图1G，在周边区域104的基底10上形成第二介电层24。第二介电层24的材质例如是氧化硅，其形成的方法例如是热氧化法。第二介电层24的厚度例如是介于150埃至200埃之间。第一区106的第二介电层24例如是作为中压元件的栅极介电层。在一实施例中，第二介电层24的厚度例如是大于第一介电层22的厚度。
上述形成保护层32的方法为举例说明，不用以限定本发明。在另一实施例中，在形成第二介电层24的同时，保护层32也会因高温氧化而使其厚度增加，并完全氧化形成介电层。如此一来，形成第二介电层24后的保护层32的厚度会大于形成第二介电层24前的保护层32的厚度。举例而言，形成第二介电层24后的保护层32的厚度为形成第二介电层24前的1.3至1.5倍。
请参照图1H，移除周边区域104的第二区108以及第三区110上的第二介电层24，以裸露部分基底10。移除第二介电层24的方法包括湿式蚀刻法，所使用的蚀刻剂例如是稀释的氢氟酸。在一实施例中，在进行上述步骤之前，还包括形成图案化的光致抗蚀剂层(未绘示)，以覆盖存储单元区102的第一介电层22以及第一区106的第二介电层24。
值得注意的是，由于每一隔离结构18具有保护层32，因此在移除第二介电层24时，保护层32可避免靠近基底10表面的部分隔离结构18被一并移除。并且，由于保护层32位于隔离结构18的裸露部分18a的侧壁上，如此一来可进一步防止蚀刻剂对隔离结构18造成侧蚀刻(sideetch)的现象，进而避免主动区11的顶角周围产生凹陷。
请参照图1I，在周边区域104的第二区108以及第三区110的基底10上形成第三介电层26。第三介电层26的材质例如是氧化硅，其形成的方法例如是热氧化法。第三介电层26的厚度例如是介于40埃至60埃之间。在一实施例中，第三介电层26的厚度例如是50埃。在一实施例中，第三介电层26的厚度例如是小于第二介电层24的厚度。
上述半导体元件100的制造方法包括形成三层不同厚度的介电层，即第一介电层22、第二介电层24以及第三介电层26。然而，此数量为举例说明，不用以限定本发明。在本发明的其他实施例中，制造半导体元件100的方法可包括形成两层、四层或多层不同厚度的介电层。举例而言，制造半导体元件100的方法可还包括形成第四介电层28，如以下步骤所述。
请参照图1J，移除周边区域104的第三区110上的第三介电层26，以裸露部分基底10。移除第三介电层26的方法包括湿式蚀刻法，所使用的蚀刻剂例如是稀释的氢氟酸。在一实施例中，在进行上述步骤之前，还包括形成图案化的光致抗蚀剂层(未绘示)，以覆盖存储单元区102的第一介电层22、第一区106的第二介电层24以及第二区108的第三介电层26。
值得注意的是，位于周边区域104的第三区110的主动区11于上述移除第一介电层22、第二介电层24以及第三介电层26的步骤时，由于每一隔离结构18具有保护层32，因此可避免靠近主动区11的顶角周围的隔离结构18被一并移除，进而防止凹陷的产生。也就是说，保护层32可避免主动区11的顶角周围随着不同介电层移除次数的增加而产生大范围的凹陷区域，进而防止元件产生电性上的问题。
请参照图1K，在周边区域104的第三区110的基底10上形成第四介电层28。第四介电层28的材质例如是氧化硅，其形成的方法例如是化学气相沉积法或热氧化法。第四介电层28的厚度例如是介于15埃至25埃之间。在一实施例中，第三介电层26的厚度例如是20埃。在一实施例中，第四介电层28的厚度例如是小于第三介电层26以及第二介电层24的厚度。
后续制造半导体元件100的方法包括于基底10上形成导体层(未绘示)，经图案化后以分别于存储单元区102与周边区域104上形成不同的栅极结构，进而在存储单元区102、第一区106、第二区108以及第三区110上形成各自所需的元件，如存储单元、选择晶体管、电容等。后续完成各区元件的方法应为本领域技术人员所周知，于此不再加以赘述。
在上述本发明的半导体元件的制造方法中，在形成存储单元的穿隧介电层(如第一介电层22)之后，以及在形成周边电路区中最厚的栅极介电层(如第二介电层24)之前，通过在隔离结构的侧壁上配置保护层，可以避免后续多次移除周边电路区的栅极介电层(中压元件的栅介电层、输入/输出晶体管的栅极介电层、核心晶体管的栅极介电层)所造成的隔离结构在主动区的顶角(topcorner)周围部分形成的凹陷(divot)，进而避免元件漏电流，增加元件可靠度。
综上所述，在本发明的半导体元件的制造方法中，通过在隔离结构的侧壁上配置保护层，使得在移除主动区上的介电层时，保护层可避免靠近主动区的顶角周围的隔离结构被一并移除，进而避免主动区的顶角周围产生凹陷。并且，当同一主动区上的介电层的移除次数增加时，上述保护层也能防止大范围凹陷区域的产生。再者，由于保护层位于凸出于基底表面的隔离结构的侧壁上，如此一来可避免蚀刻剂对隔离结构造成侧蚀刻，进一步防止主动区的顶角周围产生凹陷，以避免元件发生漏电流等电性上的问题，进而提升元件的可靠度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (16)
1.一种半导体元件的制造方法，包括：
提供一基底，该基底包括存储单元区与周边区域，且该基底中已形成多数个隔离结构，每一隔离结构包含凸出于该基底表面的一裸露部分；
在该基底上形成一第一介电层；
在每一隔离结构的该裸露部分的侧壁上形成一保护层；
移除该周边区域上的该第一介电层；以及
在该周边区域的该基底上形成一第二介电层。
2.如权利要求1所述的半导体元件的制造方法，其中形成该保护层的方法包括：
在该基底上形成一材料层，该材料层覆盖该第一介电层以及该些隔离结构；以及
移除覆盖该第一介电层以及部分该些隔离结构的该材料层，以于每一隔离结构的该裸露部分的侧壁上形成该保护层。
3.如权利要求2所述的半导体元件的制造方法，其中移除该材料层的方法包括回蚀刻法。
4.如权利要求1所述的半导体元件的制造方法，其中形成该保护层的方法包括化学气相沉积法。
5.如权利要求1所述的半导体元件的制造方法，其中该保护层的材料包括α-Si、SiO2、SiN或其组合。
6.如权利要求1所述的半导体元件的制造方法，其中该保护层的厚度介于3纳米至10纳米之间。
7.如权利要求1所述的半导体元件的制造方法，其中于形成该第二介电层之后的该保护层的厚度大于形成该第二介电层之前的该保护层的厚度。
8.如权利要求1所述的半导体元件的制造方法，其中移除该第一介电层的方法包括湿式蚀刻法。
9.如权利要求1所述的半导体元件的制造方法，其中，该周边区域包括第一区与第二区，在该周边区域的该基底上形成该第二介电层的步骤后，包括：
移除该第二区上的该第二介电层；以及
在该第二区的该基底上形成一第三介电层，其中该第三介电层的厚度小于该第二介电层的厚度。
10.如权利要求9所述的半导体元件的制造方法，其中移除该第二介电层的方法包括湿式蚀刻法。
11.如权利要求9所述的半导体元件的制造方法，其中该周边区域还包括第三区，在该第二区的该基底上形成该第三介电层的步骤后，还包括于该第三区的该基底上形成一第四介电层。
12.如权利要求11所述的半导体元件的制造方法，其中该第四介电层的厚度小于该第三介电层的厚度。
13.如权利要求11所述的半导体元件的制造方法，其中该第一区为中压元件区，该第二区以及该第三区为低压元件区。
14.如权利要求13所述的半导体元件的制造方法，其中该第二区用于形成输入/输出晶体管，该第三区用于形成核心晶体管。
15.如权利要求1所述的半导体元件的制造方法，其中形成多数个隔离结构的方法包括：
在该基底上形成一衬层以及一掩模层；
图案化该掩模层、该衬层与该基底，以于该基底中形成多数个沟槽；
在该些沟槽中填入一绝缘材料层；以及
移除该衬层与该掩模层，以形成该些隔离结构。
16.如权利要求1所述的半导体元件的制造方法，其中该第二介电层的厚度介于150埃至200埃之间。
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