CN1424771A - 具有存储多个字节的存储单元的半导体存储器及其制造方法 - Google Patents

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Abstract

多位单元晶体管包括P型硅衬底、栅绝缘层、一对N型源/漏区、一对隧道绝缘层和一对浮栅。硅衬底形成有凸台，而每个浮栅位于凸台的相对侧壁之一上。每个内多晶绝缘层形成在浮栅之一上。控制栅极通过栅绝缘层面对凸台的顶部。N型区形成在凸台的每一侧面并接触相邻的源/漏区。单元晶体管降低了所需的写入电压，增大了电流窗口并提高了到达内带隧道的阻抗。

Description

具有存储多个字节的存储单元的 半导体存储器及其制造方法
发明背景
发明领域
本发明涉及一种晶体管、包括这种晶体管的半导体存储器，以及一种制造晶体管的方法。更具体地，本发明涉及一种用于具有存储单元的半导体存储器的技术，每个存储单元存储多个字节。
背景技术的描述
现在，包括EEPROMs(电可擦除编程只读存储器)的非易失生存储器已广泛应用到例如移动电话。例如，通常EEPROM只允许在每个存储单元晶体管中存储一个字节的信息。然而，为了促进器件尺寸的降低，优选采用允许在单元晶体管中存储两个或多个字节信息的单元晶体管的多位结构。
图29示出了在美国专利号US6,011,725中教导的作为一个实例的具有多位结构的存储单元晶体管。如图所示，存储单元晶体管，一般地为1，具有称作MONOS(金属氧化物氮化物氧化物半导体)结构，该结构依次由控制栅极(金属)7、氧化硅层(氧化物)6、氮化硅层(氮化物)5、氧化硅层(氧化物)4和P型硅衬底(半导体)2制成。
在单元晶体管1中，N型源/漏区3和8在写入或读出顺序的不同阶段每个选择性地成为源电极或漏电极。换句话说，源/漏区3和8地哪一个作为源电极或漏电极是不确定的。在下面的描述中，源/漏区3和8之一释放导电的载流子，在此具体的情况下载流子是电子，而其它区域将分别作为源区和漏区。
图30A表明如何将数据写入到存储单元晶体管1。如图所示，当适合的正电压VD1和VG1分别施加到漏区3和控制栅极7时，源区8接地。在此条件下，在源区8和漏区3之间就建立电场并加速电子，因此在漏区3附近就产生热电子。由于它相对于声子的碰撞以及控制栅电极7的正电势，由此产生的热电子就注入到由氧化硅层4形成的电势阻挡层之上的氮化硅层5。因为氮化硅层5不导电，注入到氮化硅层5中的热电子就位于漏区3的附近，形成存储信息的右字节9a。这种存储条件表示为存储字节状态(1，0)。
图30B示出了一种条件，其中相互替换图30A的源电压和漏电压。如图所示，注入到氮化硅层5的热电子位于漏区8的附近，形成存储信息的左字节9b。这就建立存储状态(0，1)。
图31A至31D示出了适合于单元晶体管1的四种不同的逻辑存储状态。如图31A所示，当在右字节和左字节位置的任何一个中没有存储电子时，建立状态(1，1)。如图31D所示，当在右字节和左字节两个位置上存储电子时，建立状态(0，0)。在此方式下，单元晶体管1允许其中存储两字节的数据。为了从单元晶体管1读出该数据，就从写入条件相互替换提供到源区8和漏区3的电压以至当测量的各漏电流与参考的电流值进行比较时两次测量漏电流，下面将更详细地进行描述。
图31D所示的状态(0，0)中，电子位于右字节和左字节位置9a和9b，以致在四种状态中氮化硅层5的电势最低。因此，单元晶体管1的阈值电压变得最高并基本上没有漏电流流动。即使当提供到源区8和漏区3的电压替换时，漏电流的值保持恒定，并几乎为零。结果，由此连续两次测量的漏电流都比参考电流小。
在图31A所示的状态(1，1)中，右字节和左字节位置9a和9b两处都缺少电子，以致在四种状态中氮化硅层5的电势最高。因此，晶体管1的阈值电压在四种状态中变得最低，导致了最大的漏电流流动。即使当源区8和漏区3相互替换时，漏电流的值保持恒定，并在四种状态中为最大值。结果，相继两次测量的漏电流就比参考电流要大。
另一方面，分别在图31B和31C所示的状态(1，0)和(0，1)中，电子仅位于右字节和左字节位置之一，使晶体管1相对于电势分布在右方向和左方向中上不对称。当提供到源区8和漏区3的电压替换时连续测量的漏电流就彼此不同。因此，可以通过确定连续测量的两个漏电流比参考电流大或小来识别状态(1，0)和(0，1)。
然而，具有上述结构的单元晶体管1具有一些遗留未解决的问题，此后将进行描述。首先，参见图30A和303，在写入情况下，为了将热电子注入到氮化硅层5，就必须将高电压VG1施加到控制栅极7。更具体地，为了热电子的注入，就必须使热电子从硅衬底2的导带穿过隧道到达氧化硅层4的导带。上述两种导带之间的能量差为大约3.2电子伏特(eV)。然而，热电子在与硅衬底2中出现的声子碰撞中失去能量，即使将3.2伏(V)的电压施加到控制栅极7，热电子在上述的两个导带之间也不会产生隧道(穿通)。因此，实际上，提供到控制栅极7的电压VG1必须同12V至13V一样高。
当期望上述高电压从高电压-阻抗的晶体管提供到控制栅极7时，该晶体管包含在解码器电路中，未示出，这种晶体管不能小型化，因为小型化会导致晶体管的源电极和漏电极之间的穿通。因此采用上述的现有技术的结构就不可能减少包含解码器电路的整个EEPROM的芯片尺寸。
第二，当读出状态(1，0)或(0，1)时，用于识别漏电流的电流窗口较小。电流窗口(current window)指一旦读出状态(1，0)或(0，1)，通过改变提供到源区和漏区3和8的电压依次测量的漏电流之间的差值。当电子明显地位于氮化硅层5的右端或左端时，即，当单元晶体管1在右-和-左方向上的电势或电子分布明显不对称时，电流窗口明确开启。
然而，因为电子以较大宽幅地分布在氮化硅层5中，所以在单元晶体管中不对称并不清楚地出现。具体地，参见图30A，当为了减少单元尺寸降低栅极长度L时，电子位于右字节和左字节的哪一个位置就不明显，更加降低单元晶体管1的不对称性，并因此减少了电流窗口。这种小电流窗口减少了漏极电流和参考电流的差，因此加重了存储数据的错误识别。
第三，适合于现有技术的结构对于内带隧道的阻抗低，这将参照图32在此后进行描述。图32示出了一种条件，其中不选择单元晶体管1。如图所示，使单元晶体管1不被选择，比赋予读出的电势更低的地电位提供到控制栅极7。在另一方面，正电势VD1提供到选择的单元晶体管的漏电极。因为正电势VD1与存储器件的列的方向中的所有单元的电势相同，所以正电势VD1就提供到单元晶体管1的漏区3。
在图32所示的条件下，在氮化硅层5和漏区3之间的电势差V大于读出状态，因为控制栅极7的电势较低。特别地，当电子位于氮化硅层5中时，因为电子降低了氮化硅层5的电势，所示电势差V就进一步增加。如果电势差V很大，那么隧道电流就在漏区3和氮化硅层5之间流动，并导致氧化硅层4退化。
此外，较大的电势差V在漏区3的边缘处产生较大的电场，以致就容易在漏区3和硅衬底2的PN结处发生击穿。击穿引起成对的热空穴和电子出现，在附图的圆圈100的放大图中所示。热空穴102吸引到较低的电位一侧并由此穿通氧化硅层4，使层4退化。较早提及的内带隧道(inter-band tunneling)的低阻抗就指上述描述的情况。
发明的概述
本发明的目的是提供多个字节的晶体管、包含这种多个字节晶体管的半导体存储器，制造这种多个字节晶体管的方法，和传统的晶体管相比，该晶体管能够用降低的电压写入数据、具有增加的电流窗口并获得内带隧道的较高阻抗。
根据本发明，晶体管包括：一种导电类型的半导体衬底，该半导体衬底形成有具有一对相互面对的侧壁的凸台；形成在凸台的顶部的第一绝缘层；形成在凸台的两个侧面处的半导体衬底的表面上的一对源/漏区；第二绝缘层，每个覆盖一对侧壁之一和所说的与侧壁相邻的源/漏区之一；一对浮栅，分别形成在凸台的一对侧壁上并分别通过各自的第二绝缘层面对侧壁和源/漏区；第三绝缘层，每个被形成在浮栅之一上；控制栅极，通过第三绝缘层面对一对浮栅并通过第一绝缘层面对凸台的顶部。凸台具有形成的底部以使直线连接源/漏区，底部的一种导电类型杂质的浓度高于凸台的其余部分。
此外，控制栅极可以依靠凸台的顶部通过第一绝缘层形成第一电容，并且浮栅可以依靠源/漏区通过第二绝缘层形成第二电容，第一电容大于第二电容。
进一步可选择地，浮栅可以与第一电容和第二电容耦合在电容，依靠凸台的侧壁和顶部以及源/漏区通过第二绝缘层建立第一电容，依靠控制栅极通过第三绝缘层建立第二电容，形成的第一电容较大。
此外，晶体管进一步包括形成在凸台的侧壁上并接触源/漏区的相反导电类型的区域。
优选地，控制栅极可以包括通过第三绝缘层面对浮栅的第一控制栅极部分(segment)以及通过第一绝缘层面对凸台的顶部的第二控制栅极部分。可以形成第一和第二控制栅极以相互电连接。此外。可以形成第一和第二控制栅极以相互独立地被电控制。
同样，根据本发明，半导体存储器包括多个单元晶体管，每个晶体管具有上述的结构。
进一步地，根据本发明，制造晶体管的方法包括步骤：将杂质注入到一种导电类型的半导体衬底的主表面以在衬底的深度方向上从主表面顺序形成具有较低杂质浓度的第一区和具有较高杂质浓度的第二区；在主表面中形成一定深度的沟槽，使沟槽具有到达第二区的底部，以形成具有相互对立的一对侧壁的凸台；在沟槽的底部中注入相反导电类型的杂质以在底部形成源/漏区；在源/漏区和沟槽的侧壁上形成第一绝缘层；在凸台的侧壁和源/漏区上通过第一绝缘层至少部分形成浮栅；在凸台的顶部上形成第二绝缘层；在浮栅上形成第三绝缘层；以及在第二和第三绝缘层上形成控制栅极。
附图的简要描述
本发明的目的和特征将从下面的结合附图的详细说明中变得更加明显，其中：
图1是本发明实施例的半导体存储器的局部透视图；
图2示出包含在图1的半导体存储器中的单元晶体管之一的放大部分；
图3示出表示图2的单元晶体管的等效电路；
图4示出说明在实施例说明的单元晶体管中用于写入数据的写入模式的剖面图；
图5示出在凸台的顶部设置有高阻区的单元晶体管的剖面图；
图6A至6D示出由实施例说明的单元晶体管获得的四种不同状态的剖面图；
图7A和7B示出从实施例说明的单元晶体管中用于读出数据的读出模式的剖面图；
图8A和8B示出用于理解如何从实施例说明的单元晶体管读出状态(1，0)的剖面图；
图9示出用于理解释放在形成单元晶体管部分的浮栅中注入的电子的具体方法；
图10示出用于理解释放在浮栅中注入的电子的另一种具体方法；
图11示出其中相关示出的具有硼浓度分布的凸台的实施例说明的单元晶体管的剖面图；
图12示出在实施例说明的单元晶体管中包含的连接隧道绝缘层的选择氧化层的剖面图；
图13示出实施例说明的半导体存储器的常规结构的方框简图；
图14A至25是说明制造实施例说明的半导体存储器的一系列步骤的局部视图；
图26是包括在实施例说明的从表面测量的P型阱的深度和硼浓度之间的关系图；
图27A和27B分别示出实施例说明的唯一的离子注入之前和之后的条件的剖面图；
图28示出适合实施例说明的另一种源和漏区的具体结构的剖面图；
图29示出现有技术的多个字节单元晶体管的剖面图；
图30A和30B示出用于理解在现有技术的单元晶体管中用于写入数据的程序的剖面图；
图31A至31D示出表示四种不同的存储状态特别是对现有技术的单元晶体管的剖面图；
图32示出用于理解为什么现有技术的单元晶体管未达到内带隧道的阻抗的剖面图，以及它的部分放大图。
优选实施例的描述
附图的图1部分示出了体现本发明的半导体存储器10，它包括存储单元晶体管矩阵。主要地，在说明性实施例中，每个存储单元晶体管的两种控制栅极部分构成单一的控制栅极。具体地，如图1所示，在P型硅衬底12上形成半导体存储器10，该衬底12为一种导电类型的半导体衬底。P型硅衬底12由P+型衬底12b和P型外延层12a制成，P外延层12a形成在P+型衬底121b的一个主表面上。在P外延层12a中形成P型阱13。
本发明独特的多个凸台或脊背(ridge)13a从P型硅衬底12的主表面突出。在凸台13a的两个侧面处的P型阱13的表面上形成位线BL1至BL4。更具体地，在P型阱13的表面中、在期望形成位线BL1至BL4的位置处注入与P型阱13的导电类型相反的N型杂质的离子。尽管被另一结构元件遮住并且在图中不能清楚地看出，在存储器单元阵列的行的方向上并排地设置位线BL1至BL4，并且位线BL1至BL4在每个列的方向上延伸。
浮栅FG1和FG2以及控制栅极CG由多晶硅形成。更具体地，在列的方向上设置多个控制栅极CG，同时在每个行的方向上延伸。控制栅极CG分别作为字线WL1、WL2等等。各硅化钨(WSi)层36用于降低专门一个控制栅极CG的阻值，此时各盖层38保护控制栅极CG。盖层38由氧化硅形成。
图2示出了具有本发明特征的单元晶体管TC的放大图。如图所示，单元晶体管TC包括前述的凸台13a和在凸台13a的顶部13c上形成的栅绝缘层或第一绝缘层15c。凸台13a具有一对彼此相对的侧壁13b，凸台上形成的是相反的导电类型、与凸台13a的导电类型相反的N型区域17。N型区域17的杂质浓度选择为在1/100和1/10000之间，优选1/1000，与位线BL1和BL2的杂质浓度一样高。隧道绝缘层或第二绝缘层15a分别覆盖侧壁13a和位线BL1以及另一个侧壁13b和位线BL2之一。位线BL1和BL2同时作为源/漏区，并将在此后进行详细的说明。既然这样，位线BL1和BL2就有时称作源/漏区。
浮栅FG1和FG2通过与它们邻接的隧道绝缘层15a分别面对源/漏区BL1和BL2、凸台13a的相对的侧壁13b。在浮栅FG1和FG2之一上形成每个内多晶硅绝缘层或第三绝缘层15b。隧道绝缘层15a、内多晶硅绝缘层15b和栅绝缘层15c都由氧化硅形成。
控制栅极CG至少部分通过内多晶硅绝缘层15b面对浮栅FG1和FG2、并通过栅绝缘层15c部分面对凸台13a的顶部13c。此外，控制栅极CG可以包括面对具有在其间插入的内多晶硅绝缘层15b的浮栅FG1和FG2的部分、面对具有在其间插入的栅绝缘层15c的顶部表面13c的部分，这些部分电隔离并相互独立地被电控制。
在图2所示的结构中，在凸台13a的相对侧壁13b和顶部13c的表面层上以三维结构形成沟道区。这与传统的沟道区相反，传统沟道区形成在单一平面中。因此，当占用最小的面积时单元晶体管TC就获得了较长的沟道长度，并因此减少了存储器件的尺寸。
凸台13a的P型杂质具有调整的浓度，以致单元晶体管TC通常保持在它的非导通或OFF状态。更具体地，假定一个条件，其中预选的电压施加到源/漏区BL1或BL2。那么，调整P型杂质浓度，以致当由此偏置的源/漏区BL1或BL2和控制栅极CG之间的电位差低于阈值电压时，通过栅绝缘层15c响应控制栅极CG的在背脊13a的上表面13c附近建立的沟道区出现它的非导电状态以至导致单元晶体管TC的非导电状态；或者当电位差等于或高于阈值电压时，晶体管TC导电。应当注意，施加到源/漏区BL1或BL2的预选电压是指用于写入、读出和其它不同操作必需的电压VDD，这将在下面进行详细的说明。
图3示出表示单元晶体管TC并包含其中相关的各种电容的等效电路。电容由相互面对的控制栅极CG和凸台13a的顶部13c之间的电容CCG、相互面对的控制栅极CG和浮栅FG1(FG2)之间的电容CCF1(CCF2)、相互面对的浮栅FG1(FG2)和源/漏区BL1(BL2)之间的电容CFG1(CFG2)、以及相互面对的浮栅FG1(FG2)和源/漏区BL1(BL2)之间的电容CFS(CFD)表示。
再次参照图1，在行和列的两个方向上并排设置多个单元晶体管TC。在列方向上彼此相邻的单元晶体管TC，例如单元晶体管TCa和TCb共享源/漏区BL3和BL4，而彼此通过隔离区40电隔离。另一方面，例如，在列方向上彼此相邻的单元晶体管TCc和TCa共享控制栅极CG并共享它们之间的源/漏区BL3。
将在此后描述驱动各自的单元晶体管TC的方法。首先，将参考图4，图4用于说明如何将两字节数据写入单元晶体管TC。在说明的实施例中，电子可以选择地注入到位于凸台13a的相对侧面处的浮栅FG1和FG2中的任何一个。如图4中所示，例如为了将电子注入到图中的右侧的浮栅FG2，例如2.2V的栅电压VG被施加到控制栅极CG，此时高于栅电压的例如6V的电压VDD被施加到将电子注入的源/漏区BL2。此时，衬底12和另一个源/漏区BL1接地。
在图4所示的条件下，提供到控制栅极CG的正电位导致了在凸台13a的顶部13c的表面中形成的反型(inversion)层13d。由此出现的反型层13d导致了相互电连接的N型区17。因为N型区17每个与N型源/漏区BL1和BL2之一邻接，所以N型源/漏区BL1和BL2它们自己就相互电连接。因此，载流子，在说明的实施例中的电子就通过由箭头50和52表示的路径流动。
注意其中沿顶部13c流动的电子，浮栅FG2仅位于图中流动方向的右手一侧。因此这些电子被直接注入到浮栅FG2而没有受到传统结构中的控制。这样就允许用于吸引电子朝向浮栅FG2的栅极电压(写入电压)VG低于传统的栅极电压。此外，通过穿过具有较大电容的栅绝缘层15a的漏极电压降低浮栅FG2的电位。这样允许更大程度地降低用于吸引电子朝向浮栅FG2的栅极电压或写入电压VG。
进一步地，在凸台13a的侧壁13b上形成的N型区17用于降低侧壁13b的电阻，由此阻隔电压穿过侧壁13b下降。因此，微小地低于源/漏区BL1和BL2之间的电压例如6V的较高电压被施加到顶部13c的相对端部，导致了顶部13c强制地加速电子。结果，电子被有效地注入到浮栅FG2，如图4中的箭头52所示。在此种方式下，N型区17还用以降低写入电压VG。N型区17具有选自低于源/漏区的杂质浓度，按1/100至1/10000，优选1/1000。
即使当顶部13c处的沟道电阻增加时也能获得上述优点。如果增加栅绝缘层15c的厚度，就能增加沟道电阻以至减少控制栅极CG和沟道区之间的电容。在说明的实施例中，如图4所示，为了此目的，栅绝缘层15c的厚度制造得比隧道绝缘层15a的厚度要厚。
图5示出用于在顶部13c处增加沟道电阻的另一个具体的结构。如图所示，在凸台13a的顶部13c上形成一种导电类型的杂质掺杂区的高阻区13e。为了形成高阻区13e，将P型杂质离子注入到顶部13c中致使浓度高于凸台13a的浓度。
当顶部13c的沟道电阻增加时，如图4或5所示，顶部13c处的电压降增加结果，将轻微地低于源/漏区BL1和BL2之间的电压的较高电压施加到顶部13c的相对端部。因此，由于与上述相同的原因，就能降低写入电压VG。
如上所述，i)如果在侧壁13b上形成N型区，ii)如果隧道绝缘层具有增加的电容以便随着漏极电压提高浮栅电位，iii)如果栅绝缘层15c的厚度增加，或者iv)如果在顶部13c上形成高阻区13e，那么就能降低写入电压VG。如果需要，这些不同的假设i)至iv)可以适当地组合以至获得上述所指的优点。无论如何，写入电压VG应当仅为约2.2V，远远低于传统的大约12V至13V的写入电压。
在图4所示的例子中，将电子注入到右侧的浮栅FG2。然而，仅仅当施加到源/漏区BL1和BL2的电压从图4的例子中彼此替换时，电子才会被注入到左侧的浮栅FG1。因此说明的实施例进行了四种不同的状态，如图6A至6D所示。图6A示出存储字节状态(1，1)，其中没有将电子注入到浮栅FG1和FG2中的任何一个。图6A和6B分别示出存储状态(1，0)和(0，1)，每一个状态中电子被注入到浮栅FG1和FG2中的任何一个。图6D示出状态(0，0)，其中电子被注入到两个浮栅FG1和FG2；例如，电子可以被注入到右侧的浮栅FG2，然后注入到左侧的浮栅FG1。在这种方式下，说明的实施例允许将两字节数据(1，1)至(0，0)分别写入到单独的单元晶体管TC。
如上所述，说明的实施例包括两个浮栅FG1和FG2并允许电子在浮栅FG1和FG2中彼此独立地存在。因此，即使在单元尺寸减少的应用中，与现有技术的结构比较，可以明确地区别出哪一个浮栅FG1和FG2包含足够的电子。
参考图7A和7B，图7A和7B用于说明如何将两字节数据从单独的单元晶体管TC中读出。首先，如图7A所示，将栅极电压VG例如2.2V施加到控制栅极CG。随后将电压VDD例如1.6V施加到一个源/漏区BL2，此时另一个源/漏区BL1和衬底12接地，即连接参考电位。在最终的电位分布中，控制栅极CG的电位为正电位，因比在凸台13a的顶部13c上形成反型层13d。结果，漏极电流Id!在图7A中箭头所示的方向上流动。
接着，如图7B中所示，施加到源/漏区BL1和BL2的电压彼此由2.2V的栅极电压VG替换维持相同的电压。结果，源/漏区BL1和BL2之间的电位差被反置，导致漏极电流Id2在图7B中箭头所示的方向上流动。
在说明的实施例中，测量漏极电流Id1和Id2，由于施加到源/漏区BL1和BL2的电压的替换，所以测量一个接着一个地流动的漏极电流Id1和Id2。漏极电流Id1和Id2的值根据状态是不同的，这将在下面进行详细的描述。因此随着一个到一个的状态来比较电流装置(Id1，Id2)以确定单元的状态是可能的。在不同状态(1，1)至(0，1)下流动的漏极电流将在此后进行详细的描述。
图8A和8B说明如何从单元晶体管TC检测状态(1，0)。如图8A所示，与图7A中的相同的方式将电压施加到单元晶体管TC的结构部件，引起漏极电流Id1流动。在此条件下，虽然由于电子注入使右侧流动的栅极FG2的电位降低，通过电容CCF2和CFD将电压朝着控制栅极CG(2.2V)和源/漏极BL2(1.6V)的正电位增加。因此，限制了浮栅FG2的电压降，以致栅极FG2周围的沟道电阻不是如此的高。因此漏极电流Id1就具有相对较大的值。
特别地，与源/漏极区BL2接触的N型区17具有基本上等于源/漏极区BL2的电位。由此浮栅FG2的电位就通过电容CFG2提高到源/漏极BL的一侧，并且进一步降低栅极FG2周围的沟道电阻。结果，漏极电流Id1的值就进一步增加。
随后，如图8B所示，施加到源/漏极BL1和BL2的电压彼此替换以至引起漏极电流Id2的流动。在此情况下，由于注入电子右侧的浮栅FG2的电位就降低。此外，因为右侧的源/漏极区BL2接地，通过栅极FG2和区BL2之间的电容CFD、浮栅FG2的电位就降低到地电位。因此，图8B中的浮栅FG2的电位就低于图8A中的浮栅FG2的电位，并导致栅极FG2周围的沟道电阻增加。由比漏极电流Id2就小于前述的漏极电流Id1。
具体地，N型区17导致了右侧的浮栅FG2的电位通过电容CFG2降低到地的一侧，以致进一步降低漏极电流Id2的值。如上所述，根据(Id1，Id2)，＝(大，小)就能够确定状态(1，0)。为了确定较大的漏极电流Id1和Id2的之一，没有示出的与存储器电路相关的检测放大器进行它们中的每一个值与参考电流的比较。
在说明的实施例中，漏极电流Id1和Id2的值可以根据电容CCF2、CFD和CFG2按照所需增加或减少。这样允许差值(Id1-Id2)增加以达到所需的值。另一种方式的状态下，说明的实施例允许由上述差值表示的电流窗按照所需增大。宽的电流窗增加了漏极电流Id1和Id2和参考电流的极限，因此就减少了写入数据的错误判定的可能性。
为了从单元晶体管TC中检测状态(0，1)，电子被注入到相对于右侧的浮栅FG2的左侧的浮栅FG1。因此，以上述说明的相同的方式估算漏极电流Id1和Id2，以致保持(Id1，Id2)，＝(小，大)。
当从单元晶体管TC检测状态(1，1)时，并不将电子注入到浮栅FG1和FG2中的任何一个。在此情况下，漏极电流Id1和Id2两者都很大，因为电子并不降低浮栅FG1或浮栅FG2的电位。此条件在右和左方向上是对称的，即漏极电流Id1和Id2彼此没有差别；保持(Id1，Id2)，＝(大，大)。
此外，当为状态(0，0)时，在右和左方向上建立了对称，因为电子注入到两个浮栅FG1和FG2。因此保持(Id1，Id2)，＝(小，小)，意思是漏极电流Id1和Id2彼此没有差别。
释放在浮栅FG1和FG2中注入的电子的具体地方法，即删除存储的数据，将在此后结合适合的说明的实施例进行描述。图9示出具体方法，即将电子从浮栅FG1和FG2分别回收到源/漏区BL1和BL2中。该方法实际是通过将控制栅极CG连接到地并提供高电位“H”(例如12V)到每个源/漏区BL1和BL2。在这点上，就可以在控制栅极CG和源/漏区BL1和BL2之间相应地建立起电位差。例如，控制栅极CG和源/漏区BL1和BL2可以被分别施加-6V和+6V的电压。
图10示出另一种具体方法，即将高电位VG(例如12V)提供到控制栅极CG并将衬底12和源/漏区BL1和BL2接地。在此电位分布下，因为控制栅极CG的电位高于栅极FG1和FG2的电位，所以就将电子从浮栅FG1和FG2回收到控制栅极CG。同样在这点上，控制栅极CG和源/漏区BL1和BL2可以被分别施加-6V和+6V的电压。
在假设存储器单元阵列中选择单元晶体管1的条件下，已经显示并说明了说明的实施例的写入、读出和删除操作。然而，实际中，有时不选择单元晶体管1。即使当单元晶体管1不被选择，驱动电压VDD也会提供到位线BL1，参见图3，以便选择另一个单元晶体管TC。在这点上，由于在栅极FG1和位线BL1之间的大电容CFS，未选择的单元晶体管TC的浮栅FG1的电位就被上拉到位线BL1的电位。结果，浮栅FG1和源/漏区BL1之间的电位差就降低，这样，防止在栅极FG1和区BL1之间的隧道绝缘层15a被暴露到强电场。因此，就成功地防止了使隧道绝缘层15a退化的隧道电流穿过层15a流动。
应当注意，浮栅FG1(FG2)和源/漏区BL1(BL2)之间的电容CFS(CFD)在获得上述的与写入、读出和删除以及未选择的条件相关的优点中起作重要的作用。在说明的实施例中，浮栅FG1(FG2)位于源/漏区BL1(BL2)之上以便降低浮栅FG1和FG2之间的距离，因此减少了器件尺寸并减少了电容CFD和CFS。
公开了其上浮栅FG1(FG2)和源/漏区BL1(BL2)彼此面对的区域以供选择。当上述面积变得较大时，上述优点容易获得，即使如果面积较小，也能获得这些优点。图28示出另一个具体的结构，其中源/漏区BL1(BL2)设置为背向凸台13a，导致了部分源/漏区BL1(BL2)面对浮栅FG1(FG2)。具有这种结构以及由于上述原因，能够获得优点。
说明的实施例解决了穿通(punch-through)并在随后的操作中稳定了阈值电压Vth。当在源/漏区BL1和BL2之间穿通可能发生时，优选采用图11中所示的具体的结构。图11所示的图表以及具体的结构表示出相对于凸台13a中的深度，作为P型杂质的硼浓度。如图所示，凸台13a的硼浓度在到达凸台13a的底部的深度方向中逐渐增加。因此在邻近源/漏区BL1和BL2的侧壁13b的部分上较高。
上述结构的特征是具有P型杂质的浓度在靠近N型源/漏区BL1和BL2的期望的沟道部分中较高。因此沟道将远离连接N型源/漏区BL1和BL2的直线处建立。换句话说，沟道将在凸台13a的侧壁表面13b和顶部表面13c中形成。在图11所示的结构中还表示，即在较靠近N型源/漏区BL1和BL2的沟道部分较高的P型杂质浓度消除了源/漏区BL1和BL2之间的穿通。利用以集成电路形式集成单元晶体管的半导体存储器，完成较高的封装密度。
单元晶体管TC的阈值电压Vth显著地受靠近凸台13a底部的侧壁13b的部分上的杂质浓度的影响。随后，凸台13a底部处的高硼浓度导致高的阈值电压Vth。然而，形成在侧壁13b上的N型区17的N型杂质和侧壁13b的P型杂质相互补偿，以致降低侧壁13b的实质上的受主浓度。因此，即使在凸台13a底部中增加硼浓度，N型区17也能确保防止阈值电压Vth升高到过高的水平。
如上所述，因为阈值电压Vth易受凸台13a底部的杂质浓度的影响，所以底部的杂质浓度应当优选为防止额外的变化以便稳定阈值电压Vth。为了此目的，优选不仅渐渐地增加凸台13a的硼浓度，而且使它的峰值尽可能地平坦，如图11中所示的曲线的粗体部分。在此平坦部分中，硼浓度变化小，以致N型区17的硼浓度和砷浓度之间的关系基本上保持恒定。这就成功地使阈值电压Vth保持稳定。
如图12所示，在说明的实施例中，控制栅极CG和位线BL2在列方向上彼此相邻的单元晶体管TC之间的部分A处彼此面对。在此结构中，漏电流会在控制栅极CG和位线BL2之间在前述的任何一种操作模式下流动。据此，优选形成隧道绝缘层15a相邻的选择氧化层或第四绝缘层34并使选择氧化层34比隧道绝缘层15a更厚。具有这种厚度的选择氧化层34防止了上述的漏电流。根据图12中所示的例子，为了防止漏电流从控制栅极CG和位线BL1和BL2之间流动，通过选择氧化建立第四绝缘层。这并不限制本发明。此外，在彼此相邻的浮栅之间可以切割开口，并填充氧化物，在氧化物上形成控制栅极CG。
此外，在此方式下，在控制栅极CG和位线BL1和BL2之间埋置的绝缘层34仅允许接触内多晶硅绝缘层15b的部分浮栅FG1和FG2面对控制栅极CG。
再次参考图1，虽然仅示出了几个单元晶体管TC，实际上在实际的器件中设置了多个单元晶体管。当制造的单元晶体管TC的数量增加时位线BL1至BL4每个在行的方向上变长，以致位线BL1至BL4的电阻不能忽略。因此优选尽可能地降低位线BL1至BL4的电阻。
说明的实施例提供具有N+型区33的每个位线BL1至BL4，其是较高浓度、相反导电类型的区以便降低这些位线的电阻。当仅在图1的剖面中看见每个N+型区33时，它平行地伸展到位线BL1至BL4的相关的一个。N+型区33用于降低位线BL1至BL4的电阻，由此防止了器件的操作速度的显著下降。
将参考图13，图13用于描述说明的实施例的常规电路设置。如图所示，存储器单元阵列44包括以行和列排列的单元晶体管TC。控制栅极WL1至WL4连接到行解码器43的输出，其作为电路中的字线，每个由单元晶体管TC的具体的行共享。行解码器43译解具有预选位数的低解码信号RDC，由此选择出与信号RDC相应的字线WL1至WL4之一。将栅极电压VG施加到选择的字线WL1至WL4之一。根据操作模式：写入模式、读出模式或删除模式开关栅极电压VG。更具体地，如前所述，在写入模式和读出模式下栅极电压VG为2.2V，或者在删除模式下为12V。当未选择时字线WL1至WL4可以转换为它的浮栅状态。
与单元晶体管TC相关的位线BL1、BL2和BL3连接到列解码器42的输出。列解码器42译解具有预选位数的列解码信号CDC，由此选择出与信号CDC相应的位线BL1至BL3之一。将电压VDD施加到选择的位线BL1、BL2和BL3之一。根据操作模式：写入模式、读出模式或删除模式开关电压VDD。更具体地，如前面所述，在写入模式下电压VDD为地电位或参考电压或6V，在读出模式下为地电压或1.6V，或者在删除模式下为地电压。当未选择时位线BL1、BL2和BL3可以转换为它的浮栅状态。
单元晶体管TC每个通过选择的位线Bli和选择的字线WLj在写入模式、读出模式和删除模式的任何一个中进行选择，其中i和j为自然数。
将参照图14A至25描述制造说明的实施例的半导体存储器的具体的步骤。首先，如图14A所示，制备P型硅或一种导电类型的半导体的平面衬底12。半导体衬底12由具有4.0×1018cm-2的硼浓度的P+衬底12b和在衬底12b上形成的具有1.0×1015cm-2的硼浓度的P型外延层12a制成。在前述的半导体衬底12的主表面之一上形成硅热氧化层18。随后，如图14B所示，在硅热氧化层18上形成氮化硅层19，然后构图形成孔19a。
在说明的实施例中，单元晶体管的制造可以与CMOS晶体管的制造同时完成。此后将结合制造单元晶体管的步骤描述用于制造CMOS晶体管的步骤。在此图中，CMOS晶体管部分104指分配到此后形成的CMOS晶体管的部分，而单元晶体管部分106指分配到单元晶体管的部分。在CMOS晶体管部分中包括孔19a。当然应当注意，在这些图中仅简单地说明一个单元晶体管部分或单一的CMOS晶体管部分，而实际上在这些步骤中在半导体衬底上制造多个单元晶体管和多个CMOS晶体管。
随后，如图15A所示，形成场氧化层18。更具体地，图14B，用氮化硅层19作为掩膜使场氧化层18a生长。在场氧化层18a生长之后，通过腐蚀去除氮化硅层19。
在图15A的步骤之后，如图15B所示，在叠层的整个表面上覆盖光刻胶层20，然后曝光并显影以形成孔20a。随后，在光刻胶层或掩膜上注入砷离子由此在孔20a下形成N型阱21。此后，去除光刻胶层20。
如图16A所示，在N型阱21形成后，在叠层的整个表面上重新覆盖光刻胶层22，然后曝光显影以形成孔22a。随后，在光刻胶层或掩膜22之上注入硼离子由此在孔22a之下形成P型阱23。此后，去除光刻胶层22。
在图1GB的步骤之后，在叠层的整个表面上覆盖光刻胶层24，然后曝光并显影以形成孔24a，其位于单元晶体管部分的顶部处。在光刻胶层或掩膜24之上注入离子，由此形成P型阱13。更具体地，按下列条件连续四次注入离子。用于第一次和第二次离子注入的离子源是BF2，并且用于第三次和第四次的离子注入的离子源是B(硼)。用于第一次离子注入的加速能量为15kV、用于第二次离子注入为45kV、用于第三次离子注入为20kV、用于第三次离子注入为40kV。此外，用于第一次离子注入的剂量为5.0×1011cm-2、用于第二次离子注入为5.0×1011cm-2、用于第三次离子注入为6.0×1012cm-2、用于第四次离子注入为5.0×1012cm-2。
受四次离子注入影响的P型阱13具有图26所示的硼浓度分布。具体地，图26示出从表面测量的P型阱13的深度和硼浓度之间的关系。在图26中，净硼浓度由包络线(实体曲线)表示，包络线包络连续多次离子注入的硼浓度。如图所示，硼浓度分布具有由曲线的粗体部分表示的峰值。优选通过适当地调整注入条件使峰值平坦以至使平坦部分尽可能地沿深度方向延伸，将从图17B的此后的描述中理解。
图17A示出在图16B所示的步骤之后将实施的步骤。如图所示，利用留在叠层上的场氧化层18a的刻蚀掉硅热氧化层18。随后，再次对衬底12的表面进行热氧化，由此形成大约10nm厚度的栅绝缘层15c。在栅绝缘层15c上依次形成大约10nm厚度的氮化硅层25、大约4nm厚度的氧化硅层26和大约50nm厚度的氮化硅层27。将从下面描述的步骤理解这些层的功能，这些层通过常规CVD(化学气相淀积)方法形成。
如图17B所示，在位于上述叠层的顶部上的氮化硅层27上覆盖光刻胶层45。然后曝光光刻胶层45并显影以形成条状孔45a。随后，在光刻胶层或掩膜45之上进行腐蚀，由此开口氮化硅层25和27、氧化硅层26和栅绝缘层15c。此后，通过上述层的开口腐蚀P型硅衬底12以形成沟槽28，以致沟槽28的底部与硼浓度的峰值相合，参见图26。如前面所述，使硼浓度的峰值平坦并在图1613的步骤中尽可能深地延伸。因此，即使沟槽28的深度由于工艺原因不精确，每个沟槽28的底部能够确保与硼浓度的峰值相合。
通过迄今为止描述的步骤，就形成了凸台13a，每个凸台13a在它的底部处具有高的硼浓度，参考图11所述。尽管底部处的杂质浓度对阈值电压Vth有较大的影响，但因为每个沟槽28的底部确保了与硼浓度的峰值108相合，所以就避免了阈值电压Vth的变化。
当开放每个沟槽28的尺寸以供选择时，在说明的实施例中沟槽28为大约380nm。同样，邻近沟槽28之间的距离即凸台13a的宽度为大约160nm。在沟槽28形成之后，去除光刻胶层45。
如图18A所示，在图1713的步骤之后，通过CVD方法在叠层的整个露出表面上形成大约20nm的氧化硅层29。随后，如图18B所示，通过RIE(反应离子腐蚀)在厚度的方向上对氧化硅层29进行各向异性腐蚀。结果，除了凸台13a的侧壁13b上存在它的部分之外，去除氧化硅层29。
在氧化硅层29去除之后，注入砷离子(As)以至在沟槽28的底部中形成位线BL1和BL2。此时，留在侧壁13b上的氧化硅层29就防止砷离子注入到侧壁13b中。此外，通过自对准工艺，作为掩膜的凸台13a允许在沟槽28的底部中形成位线BL1和BL2。注入砷离子具有15kV的加速能量、2.0×1014cm-2的剂量。
在注入砷离子之后，腐蚀在侧壁13b上出现的氧化硅层29以至由此减薄大约10nm。因为腐蚀的氧化硅层29太薄，所以在下面的图中未示出。
图19示出在图18B的步骤之后实施的步骤。如图所示，在凸台13a的侧壁13b中注入砷离子，由此在侧壁13b上形成相反导电类型的N型区17。如果衬底12相对于注入方向倾斜，也能进行这种注入。在说明的实施例中，垂直于P型硅衬底12的线n1相对于注入方向倾斜大约+/-20°。此时，注入的砷离子具有10keV的加速能量、5.0×1011cm-2的剂量。应当注意，在侧壁13b上出现的薄氧化硅层29就防止了砷离子非常高地注入到侧壁13b中，参见图18B。
沟槽28的表面层期望作为器件的沟道，以致表面层的特性严重影响器件特性。因此，必须保护沟槽28的表面不受后续步骤的沾污。为了这个目的，在说明的实施例中，通过热氧化在沟槽28的侧面和底部上形成大约4nm厚度的牺牲氧化硅层31。牺牲氧化硅层31成功地保护沟槽28的表面不受沾污。此外，该层31用作去除晶格缺陷，特别是用作去除沟槽28表面的晶格缺陷，由此防止器件特性退化。随后，在包含沟槽28内部的叠层的整个暴露表面上通过CVD方法形成大约60nm厚度的氮化物层或掩膜30。
如图20A所示，在图19B的步骤之后，为了形成伸长的凹槽30a，在厚度方向上进行氮化硅层30的各向异性腐蚀。应当注意，每个凹槽30a的宽度小于沟槽28。随后，用氮化硅层30作为掩膜选择腐蚀牺牲氧化硅层31和部分位线BL1和BL2。结果，在位线BL1和BL2中形成凹槽32，每个凹槽的深度为大约10nm。
在凹槽32已经形成之后，为了降低位线BL1和BL2的电阻，在位线BL1和BL2中通过凹槽30a注入砷离子。此时，注入的砷离子具有30keV的加速能量、3.0×1015cm-2的剂量。在图20A中，注入砷离子的部分由参考数字33表示。
图27A和27B分别示出在上述离子注入之前的条件和注入之后的条件。如图所示，通过每个宽度小于沟槽28的每个凹槽30a实现离子注入，以致在位线BL1(BL2)中集中地注入砷离子而不会分散到侧边。因此降低位线BL1和BL2的电阻是可能的，从而减少了由于砷的分散导致邻近的位线BL1和BL2穿通的可能性。
随后，如图20B所示，用氮化硅层30作为掩膜选择性氧化凹槽32，由此形成选择氧化层或第四氧化层34。此外，为了形成选择氧化层34，可以在图20B的步骤中氧化位线BL1和BL2的表面，而不用在图20A的步骤中形成凹槽32。然而，这种选择方法，会在位线BL1和BL2的表面和牺牲氧化硅层31之间的选择氧化层34中形成鸟喙。
我发现，如果形成凹槽32、然后氧化凹槽32就能缩少鸟喙。如果鸟喙不重要，那么就可以忽略凹槽32形成选择氧化层34。
在选择氧化层34已经形成之后，通过腐蚀去除氮化硅层27和30。此时，氧化硅层26和牺牲氧化硅层31担任腐蚀阻挡层的作用。随后，通过用氮化硅层25作为腐蚀阻挡层的腐蚀，去除氧化硅层26。这种腐蚀达到这种程度，即完全去除氧化硅层26，但保留选择氧化层34。
图21A示出图20B的步骤之后的步骤。如图所示，再次氧化沟槽28的底部和侧面以形成隧道绝缘层15a。隧道绝缘层15a优选提供有所需的特性，因为它们的特性将严重影响器件的工作特性。为了这个目的，说明的实施例通过采用等离子体氧化并在等离子体装置中引入氪(Kr)和氧(O2)混合气体形成隧道绝缘层15a，上述等离子体氧化是通过采用射线状天线的微波激发的高密度等离子体装置进行的。
在上述的等离子体装置中，通过微波激发的Kr与O2碰撞，由此产生大量的原子态氧O*。原子态氧O*容易进入沟槽28的表面层并以实质上相同的速度氧化沟槽28的底部和侧面，而与平面方向无关。因此，在沟槽28的角落部分中形成具有均匀厚度的隧道绝缘层15a，在放大图中的圆圈110和112表示。用于等离子体氧化的详细描述，可以参考例如论文No.29p-YC-4，The 48th JointMeeting of Engineers of Applied Physics of Japan以及日本专利JP特开平2001-160555。
图21B示出在图20B的步骤之后的步骤。如图所示，在隧道绝缘层15a和氮化硅层25上形成大约50nm厚度的多晶硅层或导电层34。多晶硅层34通过前述的即时工艺掺杂有磷(P)。
随后，如图22B所示，在厚度或深度方向上各向异性腐蚀多晶硅层34。结果，去除掉隧道绝缘层15a上的多晶硅层34，而保留沟槽28的侧面上的隧道绝缘层15a上的多晶硅层34。沟槽28的侧面上的多晶硅层34构成浮栅FG1和FG2。此后，通过腐蚀去除氮化硅层25。
应当注意，参见图21B，氮化硅层25在此制造步骤中处于次要地位。在图17A所示的步骤中已经在栅绝缘层15c上形成氮化硅层25，氮化硅层25保护栅绝缘层15c直到图21B所示的步骤。栅绝缘层15c对器件的工作有巨大的影响。关于这点，氮化硅层25保护栅绝缘层15c防止栅绝缘层15c的特性在包括离子注入、腐蚀以及形成不同种类层的各种工艺期间退化。因此，防止器件的工作特性退化。
随后，如图22B中所示，在叠层的整个表面上覆盖光刻胶层35，然后曝光并显影以在CMOS晶体管部分中形成孔35a。此后，用光刻胶层35作为掩膜腐蚀CMOS晶体管部分中的栅绝缘层15c，由此使N型阱21和P型阱23的表面暴露到外面。
如图23A中所示，在图22B的步骤之后，通过前述的等离子体氧化工艺氧化叠层的整个暴露的表面。这就氧化在栅绝缘层15c之下的硅，并由此增加了层15c的厚度。同时，氧化浮栅FG1和FG2的表面以至形成内多晶硅绝缘层15b，每个内多晶硅绝缘层15b具有大约8nm的厚度。
浮栅FG1和FG2由多晶硅形成，以致在浮栅FG1和FG2的表面上形成平面方向上的无数的不同晶粒。然而，等离子体氧化允许均匀地形成氧化硅层，如前面所述而与平面方向无关。这就消除了内多晶硅绝缘层15b局部太薄并且在其较薄的部分处它的绝缘特性退化情况的发生。即使当多晶硅掺杂有磷时，也能获得这种优点。
图23B示出在图23A的步骤之后实施的步骤。如图所示，在叠层的整个暴露的表面上形成期望构成控制栅极CG的多晶硅层。通过前述的工艺用磷掺杂多晶硅层。随后，在多晶硅层上形成WSi层36。此外，在WSi层36上形成作为氧化硅层完成的盖帽层38。此后，构图一个位于另一个之上的这些层以制造图23B中所示的结构。
通过图23B的步骤，在行的方向上相互结合形成多个控制栅极CG。同时，在P型阱23和N型阱21之上分别形成栅电极41，其包含在CMOS晶体管部分中。栅电极41每个主要通过多晶硅层37实现，并且它具有通过WSi层36降低的电阻。WSi层36还在每个控制栅极CG中出现并低于控制栅极CG的电阻。
如图24A中所示，在图23B的步骤之后，在叠层的整个表面上覆盖光刻胶层39，然后曝光并显影以在相邻的控制栅极CG之间形成孔39a。随后，如图24B中所示，通过用光刻胶层39作为掩膜腐蚀去除没有被控制栅极CG覆盖的内多晶硅层15b的部分。此时，控制栅极CG之间的栅绝缘层10c别轻微地腐蚀。此后，通过采用不同的蚀刻剂腐蚀，去除没有被控制栅极CG覆盖的浮栅FG1和FG2的部分。结果，隧道绝缘层15a暴露于相邻的控制栅极CG之间的外部。
最后，如图25中所示，在没有被控制栅极CG覆盖的每个凸台13a的侧壁13b和顶部13c上形成隔离区40。当侧壁13b和顶部13c在相应的控制栅极CG之下形成沟道时，隔离区40就电隔离这些在邻近控制栅极CG之下的沟道。为了形成隔离区40，在光刻胶层或掩膜39之上注入硼离子。此时，衬底12相对于注入方向倾斜以致在凸台13a的侧壁13b上形成隔离区40。在说明的实施例中，如前面所述，相对于P型硅衬底12的线n1相对于注入n0方向倾斜大约+/-20°。更具体地，用20kV的加速能量、1.0×1013cm-2的剂量注入作为籽晶的BF2。
随后，去除光刻胶层39以完成半导体存储器10，如图1中所示。完成了具有在预选位置处形成的源/漏区的CMOS部分。
当在说明的实施例中分别采用P型和N型作为一种导电类型和相反的导电类型时，当然，可以采用N型和P型分别作为一种导电类型和相反的导电类型。
简而言之，已经或将发现本发明提供一种晶体管、一种使用该晶体管的半导体存储器，以及一种制造具有下列没有先例的各种优点的晶体管的方法。
在一个线性地连接源/漏区的区中没有形成沟道，但在远离上述区的一个区中二维地形成沟道。因此，以最小的面积和空间就获得了足够的沟道长度，促进了晶体管的最小化。
沟道中的载流子在线形地连接源/漏区的区中二维地流动，以致浮栅位于载流子前进的方向。因此，在写入模式下，载流子完全在不受控下直接地被注入到浮栅。这就降低了加速载流子所需的电压，由此使写入电压低于传统的晶体管的写入电压。
在每个凸台的侧壁上形成相反的导电类型区以提高在凸台的顶部上的电压降，以致在顶部急剧地加速载流子。这就更进一步地降低了写入电压。即使当在凸台的顶部上形成的第一绝缘层的厚度增加时，或当在凸台的顶部上形成一种导电类型的杂质区、该杂质区的杂质浓度高于一种导电类型的凸台的杂质浓度时，也能获得这种优点。
由于这些部件之间的电容，浮栅的电位受凸台的相反的导电类型区的电位、源/漏区的电位和控制栅极的电位作用。因此将漏电流增加或降低到所需的值并由此扩大电流窗口是可能的。此外，因为电子被选择注入到浮栅的任何一个，即使当减少单元尺寸时，其中浮栅的电子的存在也是显然的。
当未选择单元晶体管时，尽管用于选择另一个单元的不同电位施加到源/漏区，通过浮栅和源/漏区之间的电容浮栅被吸引到源/漏区的电位。因此，第二绝缘层就没有暴露到强电场，使阻抗达到增大隧道的内带。
增加凸台的底部处的一种导电类型的杂质浓度，以致凸台两侧的源/漏区小量地穿通。此时，因为在凸台的侧壁上出现相反的导电类型区，所以该区的相反的导电类型杂质和凸台底部的一种导电类型的杂质就相互补偿。这就防止了晶体管的阈值电压过大地增加。
通过在行和列的方向上设置每个具有上述优点的单元晶体管，就可以构成存储器阵列。此时，在行的方向上在彼此相邻的单元晶体管之间形成与第二绝缘层相邻的比第二绝缘层更厚的第四绝缘层。第四绝缘层减少了源/漏区和控制栅极之间的漏电流。
为了降低源/漏区的电阻，在源/漏区中形成浓度比每个源/漏区更高的相反的导电类型区。这就成功地防止了器件的工作速度被降低。
本发明的制造半导体存储器的方法保护具有保护层的第一绝缘层，然后在浮栅形成之后去除保护层。因此在不同工艺期间保护第一绝缘层不受损伤直至形成浮栅。
在保护层去除之后，氧化第一绝缘层的暴露的表面和浮栅的暴露的表面。这允许加厚第一绝缘层并允许在浮栅的表面上形成第三绝缘层。
在每个沟槽中形成掩膜层，然后形成具有窄凹槽的掩膜层，以致通过凹槽在源/漏区中尖锐地没有侧面分散地注入相反的导电类型的杂质。因此降低源/漏区的电阻是可能的，同时防止了由于杂质的分散源/漏区被穿通。
为了形成凹槽，通过上述凹槽选择腐蚀每个源/漏区。随后，选择性氧化凹槽。这使第四绝缘层比要形成的第二绝缘层更厚，同时导致出现的鸟喙最小。
在一种导电类型的半导体衬底中多次注入一种导电类型的杂质，以至由此形成一种导电类型的杂质浓度分布的峰值。本发明的方法可以使峰值平坦并将其延伸深入到衬底中。因此凹槽的底部可以确保与峰值一致、与凹槽的深度中的不规则无关，因此防止了晶体管的阈值电压变化。
在此，将分别在2001年11月1日和2002年10月18日提交的日本专利申请Nos.2001-336822和2002-303845的整个申请文本包括说明书、权利要求书、附图和说明书摘要的全部内容在此引作参考。
尽管本发明已经参考具体的说明实施例进行了描述，但并不通过实施例进行限制。很显然，本领域普通技术人员在不脱离本发明的精神和范围下可以改变或修改实施例。

Claims (35)

1.一种晶体管，包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有彼此面对的一对侧壁；
在凸台的顶部上形成的第一绝缘层；
在凸台的两个侧面处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
在凸台的一对侧壁上分别形成的一对浮栅，通过各自的第二绝缘层分别面对侧壁和所说源/漏区；
第三绝缘层，每个形成在所说浮栅之一上；以及
控制栅极，通过所说第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；
形成的具有底部的凸台以至实质上直线连接所说源/漏区，底部的杂质的一种导电类型的浓度比凸台保留部分更高。
2.根据权利要求1的晶体管，其中所说控制栅极包括通过所说第三绝缘层面对所说浮栅的第一控制栅极部分和通过所说第一绝缘层面对凸台的顶部的第二控制栅极部分，所说第一和第二控制栅极相互电连接地形成。
3.根据权利要求1的晶体管，其中所说控制栅极包括通过所说第三绝缘层面对所说浮栅的第一控制栅极部分和通过所说第一绝缘层面对凸台的顶部的第二控制栅极部分，所说第一和第二控制栅极彼此电气独立地形成。
4.根据权利要求1的晶体管，其中每个所说浮栅在凸台的顶部之上部分突出。
5.根据权利要求1的晶体管，其中每个所说浮栅不覆盖凸台的顶部。
6.一种晶体管，包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有相互面对的一对侧壁；
在凸台的顶部形成的第一绝缘层；
在凸台的两侧处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
分别在凸台的一对侧壁上形成、通过各自的第二绝缘层分别面对侧壁和所说源/漏区的一对浮栅；
第三绝缘层，每个形成在所说浮栅之一上；
控制栅极，通过第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；以及
在凸台的侧壁上形成并接触所说源/漏区的相反的导电类型区。
7.根据权利要求6的晶体管，其中所说控制栅极包括第一控制栅极部分和第二控制栅极部分，该第一控制栅极部分通过所说第三绝缘层面对所说浮栅，该第二控制栅极部分通过所说第一绝缘层面对凸台的顶部，所说第一和第二控制栅极相互电连接地形成。
8.根据权利要求6的晶体管，其中所说控制栅极包括第一控制栅极部分和第二控制栅极部分，该第一控制栅极部分通过所说第三绝缘层面对所说浮栅，该第二控制栅极部分通过所说第一绝缘层面对凸台的顶部，形成所说第一和第二控制栅极以至彼此独立地被电控制。
9.根据权利要求6的晶体管，其中所说相反的导电类型区具有所说源/漏区的杂质浓度的1/100至1/10000的杂质浓度。
10.根据权利要求6的晶体管，其中每个所说浮栅在凸台的顶部之上部分突出。
11.根据权利要求6的晶体管，其中每个所说浮栅不覆盖凸台的顶部。
12.一种晶体管，包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有相互面对的一对侧壁；
在凸台的顶部上形成的第一绝缘层；
在凸台的两侧处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
分别在凸台的一对侧壁上形成、通过各自的第二绝缘层分别面对侧壁和所说源/漏区的一对浮栅；
第三绝缘层，每个形成在所说浮栅之一上；
控制栅极，通过第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；
所说控制栅极依靠凸台的顶部通过所说第一绝缘层形成第一电容，所说浮栅依靠所说源/漏区通过所说第二绝缘层形成第二电容，第一电容大于第二电容。
13.根据权利要求12的晶体管，其中所说控制栅极包括第一控制栅极部分和第二控制栅极部分，该第一控制栅极部分通过所说第三绝缘层面对所说浮栅，该第二控制栅极部分通过所说第一绝缘层面对凸台的顶部，所说第一和第二控制栅极相互电连接地形成。
14.根据权利要求12的晶体管，其中所说控制栅极包括第一控制栅极部分和第二控制栅极部分，该第一控制栅极部分通过所说第三绝缘层面对所说浮栅，该第二控制栅极部分通过所说第一绝缘层面对凸台的顶部，形成所说第一和第二控制栅极以至彼此独立地被电控制。
15.根据权利要求12的晶体管，其中每个所说浮栅在凸台的顶部之上部分突出。
16.根据权利要求12的晶体管，其中每个所说浮栅不覆盖凸台的顶部。
17.一种晶体管，包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有相互面对的一对侧壁；
在凸台的顶部上形成的第一绝缘层；
在凸台的两侧处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
分别在凸台的一对侧壁上形成、通过各自的第二绝缘层分别面对侧壁和所说源/漏区的一对浮栅；
第三绝缘层，每个形成在所说浮栅之一上；
控制栅极，通过第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；
所说浮栅与具有第一电容和第二电容的电容结合，依靠凸台的侧壁、顶部和所说源/漏区通过所说第二绝缘层建立第一电容，依靠所说控制栅极通过所说第三绝缘层建立第二电容，形成的第一电容较大。
18.根据权利要求17的晶体管，其中所说控制栅极包括第一控制栅极部分和第二控制栅极部分，该第一控制栅极部分通过所说第三绝缘层面对所说浮栅，该第二控制栅极部分通过所说第一绝缘层面对凸台的顶部，所说第一和第二控制栅极相互电连接地形成。
19.根据权利要求17的晶体管，其中所说控制栅极包括第一控制栅极部分和第二控制栅极部分，该第一控制栅极部分通过所说第三绝缘层面对所说浮栅，该第二控制栅极部分通过所说第一绝缘层面对凸台的顶部，形成所说第一和第二控制栅极以至彼此独立地被控制。
20.根据权利要求17的晶体管，其中每个所说浮栅在凸台的顶部之上部分突出。
21.根据权利要求17的晶体管，其中每个所说浮栅不覆盖凸台的顶部。
22.一种半导体存储器，包括排列在行的方向和列的方向上的多个单元晶体管，所说多个单元晶体管每个包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有彼此面对的一对侧壁；
在凸台的顶部上形成的第一绝缘层；
在凸台的两个侧面处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
在凸台的一对侧壁上分别形成、通过各自的第二绝缘层分别面对侧壁和所说源/漏区的一对浮栅；
第三绝缘层，每个形成在所说浮栅之一上；以及
控制栅极，通过第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；
形成的具有底部的凸台以至直线连接所说源/漏区，底部杂质的一种导电类型的浓度比凸台的保留部分更高。
23.根据权利要求22的半导体存储器，其中所有(ones of)在列的方向上彼此邻接的所说单元晶体管共享相同的源/漏区，并且所有在行的方向上彼此邻接的所说单元晶体管共享所说控制栅极并共享它们之间的所说的相同源/漏区。
24.根据权利要求22的半导体存储器，其中在连接所说源/漏区的方向上排列所说多个单元晶体管，
第四绝缘层，在所说单元晶体管之一的所说浮栅之一和与所说一个单元晶体管相邻的所说多个单元晶体管的另一个的其它浮栅之间形成以便所说控制栅极电隔离所说源/漏区。
25.一种半导体存储器，包括排列在行的方向和列的方向上的多个单元晶体管，所说多个单元晶体管每个包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有相互面对的一对侧壁；
在凸台的顶部形成的第一绝缘层；
在凸台的两侧处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
分别在凸台的一对侧壁上形成、通过各自的第二绝缘层分别面对侧壁和所说源/漏区的一对浮栅；
第三绝缘层，每个形成在所说浮栅之一上；
控制栅极，通过第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；以及
在凸台的侧壁上形成并接触所说源/漏区的相反的导电类型区。
26.根据权利要求25的半导体存储器，其中所有在列的方向上彼此邻接的所说单元晶体管共享相同的源/漏区，并且所有在行的方向上彼此邻接的所说单元晶体管共享所说控制栅极并共享它们之间的所说的相同源/漏区。
27.根据权利要求25的半导体存储器，其中在连接所说源/漏区的方向上排列所说多个单元晶体管，
第四绝缘层，在所说单元晶体管之一的所说浮栅之一和与所说一个单元晶体管相邻的所说多个单元晶体管的另一个的其它浮栅之间形成以便所说控制栅极电隔离所说源/漏区。
28.一种半导体存储器，包括排列在行的方向和列的方向上的多个单元晶体管，所说多个单元晶体管每个包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有相互面对的一对侧壁；
在凸台的顶部上形成的第一绝缘层；
在凸台的两侧处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
分别在凸台的一对侧壁上形成、通过各自的第二绝缘层分别面对侧壁和所说源/漏区的一对浮栅；
第三绝缘层，每个形成在所说浮栅之一上；
控制栅极，通过第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；
所说控制栅极依靠凸台的顶部通过所说第一绝缘层形成第一电容，所说浮栅依靠所说源/漏区通过所说第二绝缘层形成第二电容，第一电容大于第二电容。
29.根据权利要求28的半导体存储器，其中所有在列的方向上彼此邻接的所说单元晶体管共享相同的源/漏区，并且所有在行的方向上彼此邻接的所说单元晶体管共享所说控制栅极并共享它们之间的所说的相同源/漏区。
30.根据权利要求28的半导体存储器，其中在连接所说源/漏区的方向上排列所说多个单元晶体管，
第四绝缘层，在所说单元晶体管之一的所说浮栅之一和与所说一个单元晶体管相邻的所说多个单元晶体管的另一个的其它浮栅之间形成以便所说控制栅极电隔离所说源/漏区。
31.一种半导体存储器，包括排列在行的方向和列的方向上的多个单元晶体管，所说多个单元晶体管每个包括：
形成有凸台的一种导电类型的半导体衬底，该凸台具有相互面对的一对侧壁；
在凸台的顶部上形成的第一绝缘层；
在凸台的两侧处的所说半导体衬底的表面上形成的一对源/漏区；
第二绝缘层，每个覆盖一对侧壁之一和邻接侧壁的所说源/漏区之一；
分别在凸台的一对侧壁上形成、通过各自的第二绝缘层分别面对侧壁和所说源/漏区的一对浮栅；
第三绝缘层，每个形成在所说浮栅之一上；
控制栅极，通过第三绝缘层面对所说一对浮栅并通过所说第一绝缘层面对凸台的顶部；
所说浮栅与具有第一电容和第二电容的电容结合，依靠凸台的侧壁、顶部和所说源/漏区通过所说第二绝缘层建立第一电容，依靠所说控制栅极通过所说第三绝缘层建立第二电容，形成的第一电容较大。
32.根据权利要求31的半导体存储器，其中所有在列的方向上彼此邻接的所说单元晶体管共享相同的源/漏区，并且所有在行的方向上彼此邻接的所说单元晶体管共享所说控制栅极并共享它们之间的所说的相同源/漏区。
33.根据权利要求31的半导体存储器，其中在连接所说源/漏区的方向上排列所说多个单元晶体管，
第四绝缘层，在所说单元晶体管之一的所说浮栅之一和与所说一个单元晶体管相邻的所说多个单元晶体管的另一个的其它浮栅之间形成以便所说控制栅极电隔离所说源/漏区。
34.一种制造晶体管的方法，包括步骤：
(a)将杂质注入到一种导电类型的衬底的主表面以便在衬底的深度方向上以从主表面的顺序形成具有较低的杂质浓度的第一区和具有较高杂质浓度的第二区；
(b)在主表面中形成到达一个深度的沟槽以便形成具有彼此相对的一对侧壁的凸台，在该深度沟槽具有到达第二区的底部；
(c)在沟槽的底部中注入相反的导电类型的杂质以便在底部处形成源/漏区；
(d)在源/漏区和沟槽的侧壁上形成第一绝缘层；
(e)至少局部地在凸台的侧壁和源/漏区上通过第一绝缘层形成浮栅；
(f)在凸台的顶部上形成第二绝缘层；
(g)在浮栅上形成第三绝缘层；
(h)在第二和第三绝缘层上形成控制栅极。
35.一种制造晶体管的方法，包括步骤：
(a)在一种导电类型的半导体衬底的主表面中形成沟槽以便形成具有彼此相对的一对侧壁的凸台；
(b)在沟槽的底部中通过利用凸台作为掩膜的自对准工艺注入相反的导电类型的杂质以便在底部处形成源/漏区，此掩膜防止杂质注入到凸台中；
(c)在源/漏区和沟槽的侧壁上形成第一绝缘层；
(d)至少局部地在凸台的侧壁和源/漏区上通过第一绝缘层形成浮栅；
(e)在凸台的顶部上形成第二绝缘层；
(f)在浮栅上形成第三绝缘层；
(g)在第二和第三绝缘层上形成控制栅极。
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