JP5164520B2 - 不揮発性半導体メモリ及びデータプログラム／消去方法 - Google Patents

不揮発性半導体メモリ及びデータプログラム／消去方法 Download PDF

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Description

本発明は、不揮発性半導体メモリに関する。特に、本発明は、電荷トラップ型の不揮発性半導体メモリ及びデータプログラム／消去方法に関する。
電気的に消去／書き込みが可能な不揮発性半導体メモリとして、フラッシュメモリや電荷トラップ型メモリ（Charge Trapping Memory）が知られている。このうち電荷トラップ型メモリは、電荷をトラップする素子を用いてデータを記憶する。電荷をトラップする素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）トランジスタである。ＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Silicon）トランジスタの一種であり、そのゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜が用いられる。
ＯＮＯ膜中のシリコン窒化膜は、電荷をトラップする性質を有している。例えば、ゲート電極、ソース／ドレイン及び基板に適当な電圧を印加することにより、シリコン窒化膜に電子を注入することができる。シリコン窒化膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。逆に、トラップされた電子がシリコン窒化膜から引き抜かれると、閾値電圧は減少する。このような閾値電圧の変化を利用することにより、ＭＯＮＯＳトランジスタは、データ「１」、「０」を不揮発的に記憶することができる。つまり、電荷トラップ型メモリは、ＭＯＮＯＳトランジスタをメモリセルとして利用することにより、データを記憶する。
電荷トラップ型メモリに関連する技術として、例えば以下のものが知られている。
特許文献１に記載された電荷トラップ型メモリによれば、ＭＮＯＳトランジスタのチャネル領域の表面が凸状に形成される。これにより、ゲート電極とチャネル領域との間に電圧が印加されたとき、その凸状の部分で電界が強まる。結果として、プログラム／消去時の電圧を低減することが可能となる。
特許文献２、特許文献３、及び特許文献４には、複数のゲート電極を有するメモリセルトランジスタを用いた電荷トラップ型メモリが記載されている。典型的には、メモリセルトランジスタは、１つのワードゲートと、そのワードゲートの両側に設けられた２つのコントロールゲートとを有する。ＯＮＯ膜は、各コントロールゲートと半導体基板の間に形成される。すなわち、１つのメモリセルで、２ビットの情報を記憶することができる。このような構造を有する電荷トラップ型メモリは、「ツインＭＯＮＯＳ型メモリ」とも呼ばれている。
特許文献４によれば、シリコン窒化膜に対する電子注入は「ＣＨＥ（Channel Hot Electron）方式」により実施される。すなわち、半導体基板中のドレイン近傍で発生したチャネルホットエレクトロンが、半導体基板側からシリコン窒化膜に注入される。一方、シリコン窒化膜からの電子引き抜きは、「ＦＮ（Fowler-Nordheim）トンネル方式」により実施される。このとき、電子は、ＦＮトンネル方式により、シリコン窒化膜からコントロールゲート側に引き抜かれる。
ＣＨＥ方式及びＦＮトンネル方式のいずれにおいても、コントロールゲートには所定の電圧を印加する必要がある。一般的に、その印加電圧の絶対値は、ＦＮトンネル方式の場合の方がＣＨＥ方式の場合よりも大きい。ＦＮトンネル方式の場合、印加電圧が比較的大きくなるため、メモリセルトランジスタに要求される素子耐圧も比較的高くなる。このことは、素子サイズの増大を招く。
特開平５−１３７７６号公報 特開２００２−２８９７１１号公報 特開２００３−１６３２９２号公報 特開２００１−１０２４６６号公報
本願発明者は、次の点に着目した。それは、ＣＨＥ方式では、ＦＮトンネル方式よりも大きな電流量が必要とされることである。具体的には、ＦＮトンネル方式の場合、電流量は数１０ｐＡであるのに対し、ＣＨＥ方式の場合、電流量は数１００μＡである。
ＣＨＥ方式の場合、チャネルが導通し、ドレイン／ソース間に電流が流れる。その電流を担う電子のうち、一部だけが確率的にシリコン窒化膜に注入され、残りはドレインに吸い込まれる。一方、ＦＮトンネル方式の場合、チャネルは導通せず、ドレイン／ソース間に電流は流れない。電子はトンネル絶縁膜を通してシリコン窒化膜へ、あるいは、シリコン窒化膜から移動し、その電子の移動に応じたＦＮトンネル電流が流れるだけである。例として、シリコン窒化膜に対して同じ量の電子を注入することを考える。この場合、ＣＨＥ方式では、ＦＮトンネル方式と比較して、電子注入に直接寄与しない余分な電流が必要となる。ＣＨＥ方式では、必要な電流に対する電子注入効率が、ＦＮトンネル方式よりも悪いと言える。
このように、ＣＨＥ方式の場合、大きな電流量が必要であり、このことは消費電流の増大を招く。従って、素子サイズの増大を抑制しながら、消費電流を低減することができる技術が望まれる。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の一実施の形態において、不揮発性半導体メモリは、半導体基板（１）、第１ゲート電極（ＷＧ）、第２ゲート電極（ＣＧ）、電荷トラップ膜（２２）、及びトンネル絶縁膜（２３）を備える。第１ゲート電極（ＷＧ）は、半導体基板（１）の表面上に第１ゲート絶縁膜（１０）を介して形成されている。第２ゲート電極（ＣＧ）は、半導体基板（１）の表面上に第２ゲート絶縁膜（２０）を介して形成され、第１ゲート電極（ＷＧ）と絶縁膜（２０）を介して隣接している。電荷トラップ膜（２２）は、電荷をトラップする絶縁膜であり、半導体基板（１）と第１ゲート電極（ＷＧ）と第２ゲート電極（ＣＧ）とに囲まれたトラップ領域（ＲＴ）中に少なくとも形成されている。トンネル絶縁膜（２３）は、電荷トラップ膜（２２）と第２ゲート電極（ＣＧ）との間に形成されている。
本願発明者は、半導体基板（１）、第１ゲート電極（ＷＧ）、及び第２ゲート電極（ＣＧ）に所定の電圧を印加することにより、それらに囲まれたトラップ領域（ＲＴ）において「電界集中」が発生することを見出した。より詳細には、トラップ領域（ＲＴ）中の第２ゲート電極（ＣＧ）側、すなわち、電荷トラップ膜（２２）と第２ゲート電極（ＣＧ）の間のトンネル絶縁膜（２３）の周辺において、電界集中が発生する。このような電界集中を利用したＦＮトンネル方式により、少なくとも電子注入を第２ゲート電極（ＣＧ）から電荷トラップ膜（２２）へ効率的に行うことが可能である。つまり、本発明によれば、データプログラムあるいはデータ消去において、ＦＮトンネル方式により、第２ゲート電極（ＣＧ）から電荷トラップ膜（２２）へトンネル絶縁膜（２３）を通して電子が注入される。
電界集中を利用したＦＮトンネリングの場合、従来のＦＮトンネリングと比較して、電子注入の効率が向上する。従って、印加電圧をより小さく設定することができる。逆に言えば、印加電圧が比較的小さく設定されても、電界集中が発生するため、電子注入は良好に行われる。印加電圧が低減されると、メモリセルトランジスタに要求される素子耐圧も低くなり、素子サイズが縮小される。つまり、本発明によれば、ＦＮトンネル方式が採用されるが、素子サイズの増大は抑制される。
また、本発明によれば、電子注入においてＣＨＥ方式は採用されない。本発明によれば、電子注入において、ＦＮトンネル方式が採用される。そのため、ＣＨＥ方式が用いられる場合と比較して、消費電流が低減される。
本発明によれば、電荷トラップ型メモリにおいて、素子サイズの増大を抑制しながら、消費電流を低減することが可能となる。
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリを説明する。実施の形態に係る不揮発性半導体メモリは、複数のゲート電極を有するメモリセルトランジスタを用いた電荷トラップ型メモリである。
１．第１の実施の形態
１−１．セル構造
図１は、第１の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。特に、図１は、メモリセルトランジスタの断面構造を示している。図１を参照して、本実施の形態に係るメモリセルトランジスタの構造を説明する。
半導体基板１中に、ソース／ドレインとして機能する拡散領域５ａ、５ｂが形成されている。例えば、半導体基板１はＰ型シリコン基板（Ｐ型ウェル）であり、拡散領域５ａ、５ｂはＮ型拡散領域である。拡散領域５ａ、５ｂ間の半導体領域がチャネル領域であり、チャネル方向はＸ方向である。そのチャネル領域上に、複数のゲート電極（ＷＧ、ＣＧ１、ＣＧ２）が設けられている。それらゲート電極（ＷＧ、ＣＧ１、ＣＧ２）の延在方向はＹ方向である。
より詳細には、複数のゲート電極は、ワードゲートＷＧ及びワードゲートＷＧの両側に設けられた２つのコントロールゲートＣＧ１、ＣＧ２である。ワードゲートＷＧは、第１ゲート絶縁膜１０を介して半導体基板１の表面上に形成されている。一方、コントロールゲートＣＧ１、ＣＧ２の各々は、第２ゲート絶縁膜２０を介して半導体基板１の表面上に形成されている。以下の説明において、コントロールゲートＣＧ１、ＣＧ２の各々は、単に「コントロールゲートＣＧ」と参照される場合もある。コントロールゲートＣＧは、ワードゲートＷＧと絶縁膜を介して隣接している。つまり、ワードゲートＷＧとコントロールゲートＣＧは、互いに近接しているが、電気的には絶縁されている。図１では、第２ゲート絶縁膜２０が、半導体基板１とコントロールゲートＣＧの間から、ワードゲートＷＧとコントロールゲートＣＧの間まで延在している。
第２ゲート絶縁膜２０は、ボトム絶縁膜２１、電荷トラップ膜２２、及びトップ絶縁膜２３を含んでいる。ボトム絶縁膜２１は、半導体基板１側の絶縁膜であり、電荷トラップ膜２２と半導体基板１との間に形成されている。一方、トップ絶縁膜２３は、コントロールゲートＣＧ側の絶縁膜であり、電荷トラップ膜２２とコントロールゲートＣＧとの間に形成されている。電荷トラップ膜２２は、電荷をトラップする性質を有する絶縁膜であり、ボトム絶縁膜２１とトップ絶縁膜２３に挟まれている。第２ゲート絶縁膜２０は、例えばＯＮＯ膜である。この場合、ボトム絶縁膜２１、電荷トラップ膜２２、及びトップ絶縁膜２３は、それぞれシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜である。
図１において、半導体基板１、ワードゲートＷＧ、及びコントロールゲートＣＧに囲まれる領域ＲＴが存在する。この領域ＲＴは、第２ゲート絶縁膜２０の曲がり角付近に相当している。また、コントロールゲートＣＧは、その領域ＲＴと対向する角部ＣＳを有している。角部ＣＳは、コントロールゲートＣＧの底部のエッジのうち、拡散領域５と反対側に位置するエッジである。領域ＲＴとコントロールゲートＣＧの角部ＣＳは、互いに対向している。後述されるように、本実施の形態によれば、コントロールゲートＣＧの角部ＣＳと領域ＲＴ中の電荷トラップ膜２２との間で、集中的に電荷授受が行われる。つまり、領域ＲＴ中の電荷トラップ膜２２に、電荷が集中的にトラップされる。その意味で、領域ＲＴは、以下「トラップ領域ＲＴ」と参照される。
電荷は、トラップ領域ＲＴ中の電荷トラップ膜２２に集中的にトラップされる。そのため、電荷トラップ膜２２は、少なくともトラップ領域ＲＴに形成されるとよい。製造上の観点からは、電荷トラップ膜２２を含む第２ゲート絶縁膜２０を、半導体基板１とコントロールゲートＣＧの間からトラップ領域ＲＴにかけて形成することが好適である。図１で示された例では、電荷トラップ膜２２を含む第２ゲート絶縁膜２０が、半導体基板１とコントロールゲートＣＧの間から、トラップ領域ＲＴを通して、ワードゲートＷＧとコントロールゲートＣＧの間に延在している。つまり、第２ゲート絶縁膜２０は、Ｙ方向と直交するＸＺ面において、“Ｌ字形状”を有している。
以上に説明されたコントロールゲートＣＧ、第２ゲート絶縁膜２０及び電荷トラップ膜２２が、ワードゲートＷＧの両側に形成されている。すなわち、図１で示されたメモリセルトランジスタは、コントロールゲートＣＧ１側のＭＯＮＯＳトランジスタとコントロールゲートＣＧ２側のＭＯＮＯＳトランジスタを含む「ツインＭＯＮＯＳ構造」を有している。各ＭＯＮＯＳトランジスタにおいて、電荷トラップ膜２２に電子が注入されると閾値電圧は上昇し、電荷トラップ膜２２から電子が引き抜かれると閾値電圧は減少する。このような閾値電圧の変化を利用することにより、各ＭＯＮＯＳトランジスタは、データ「１」、「０」を不揮発的に記憶する。図１で示されたメモリセルトランジスタは、２ビットの情報を記憶することができる。
１−２．製造方法
次に、図２Ａ〜図２Ｇを参照して、図１で示された構造の製造プロセスの一例を説明する。
図２Ａにおいて、半導体基板１は、例えばＰ型シリコン基板である。半導体基板１にＳＴＩ（Shallow Trench Isolation）構造等の素子分離構造が形成された後、半導体基板１上に第１ゲート絶縁膜１０が形成される。第１ゲート絶縁膜１０は、例えば、熱酸化法により形成されるシリコン酸化膜である。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、第１ゲート絶縁膜１０上に第１ポリシリコン膜１５が堆積される。第１ポリシリコン膜１５は、ワードゲートＷＧの材料である。
続いて、ワードゲートＷＧが作成される領域にレジストマスクが形成される。そのレジストマスクを用いることにより、第１ポリシリコン膜１５及び第１ゲート絶縁膜１０がエッチングされる。その結果、図２Ｂに示されるように、半導体基板１の所定の領域上に、第１ゲート絶縁膜１０を介してワードゲートＷＧが形成される。
次に、図２Ｃに示されるように、ボトム絶縁膜２１、電荷トラップ膜２２、及びトップ絶縁膜２３が順番に形成される。例えば、ボトム絶縁膜２１は熱酸化法により形成されるシリコン酸化膜であり、電荷トラップ膜２２はＣＶＤ法により形成されるシリコン窒化膜であり、トップ絶縁膜２３はＣＶＤ法により形成されるシリコン酸化膜である。これにより、ＯＮＯ膜が第２ゲート絶縁膜２０として作成される。
次に、コントロールゲートＣＧが形成される領域下の半導体基板１に不純物イオンが注入され、図２Ｄに示されるように、イオン注入領域３ａ、３ｂが形成される。イオン注入領域３ａ、３ｂは、ＭＯＮＯＳトランジスタの閾値電圧を調整するために形成される。続いて、ＣＶＤ法により、第２ポリシリコン膜２５が全面に堆積される。第２ポリシリコン膜２５は、コントロールゲートＣＧの材料である。
次に、第２ポリシリコン膜２５のエッチバックが行われる。その結果、図２Ｅに示されるように、ワードゲートＷＧの両側にコントロールゲートＣＧ１、ＣＧ２が形成される。
次に、ワードゲートＷＧ及び半導体基板１が露出するまで、第２ゲート絶縁膜２０がエッチングされる。その結果、図２Ｆに示されるように、ワードゲートＷＧの両側に、Ｌ字形状の第２ゲート絶縁膜２０が形成される。第２ゲート絶縁膜２０は、半導体基板１とコントロールゲートＣＧの間、また、ワードゲートＷＧとコントロールゲートＣＧの間に介在している。
次に、イオン注入工程が実施され、図２Ｇに示されるように、ＬＤＤ注入領域４ａ、４ｂが半導体基板１の表面に形成される。更に、コントロールゲートＣＧの側壁にサイドウォールが形成された後にイオン注入工程が実施され、半導体基板１中のＬＤＤ注入領域４ａ、４ｂの外側には、メモリセルトランジスタのソース／ドレインとして機能する拡散領域５ａ、５ｂが形成される。これらイオン注入工程においては、例えば、砒素等のＮ型不純物が注入される。
このようにして、図１で示されたメモリセルトランジスタが作成される。
１−３．データプログラム／データ消去
次に、図１で示されたメモリセルトランジスタに対するデータのプログラム／消去を説明する。電荷トラップ膜２２に電子が注入されると閾値電圧は上昇し、電荷トラップ膜２２から電子が引き抜かれると閾値電圧は減少する。本実施の形態では、電子注入が「データ消去」に対応づけられ、電子引き抜きが「データプログラム」に対応付けられる。その対応関係は、逆であってもよい。プログラムは、１ビットずつの閾値電圧の変化させる動作であり、消去は、１ビットずつではなく、ある選択範囲の閾値電圧を一括で変化させる動作を意味する。
本実施の形態によれば、電子注入においてＣＨＥ方式は採用されず、その代わりに「ＦＮトンネル方式」が採用される。つまり、少なくとも電子注入（データ消去）は、ＦＮトンネル方式に基づいて行われる。このとき、電荷トラップ膜２２に対する電子注入は、半導体基板１側ではなく、コントロールゲートＣＧ側で発生する。すなわち、電子注入は、コントロールゲートＣＧと電荷トラップ膜２２との間で、トップ絶縁膜２３を通したＦＮトンネリングにより行われる。その意味で、トップ絶縁膜２３は、「トンネル絶縁膜」と参照される場合もある。
（電子注入：消去）
図３は、本実施の形態における電子注入（データ消去）を示す模式図である。消去対象は、コントロールゲートＣＧ２側のビットであるとする。つまり、コントロールゲートＣＧ２側のビットが選択ビットであり、コントロールゲートＣＧ１側のビットは非選択ビットである。
ワードゲートＷＧには、ゲート電圧ＶＷＧ（＝０Ｖ）が印加される。半導体基板１には、基板電圧ＶＳＵＢ（＝０Ｖ）が印加される。拡散領域５ａ、５ｂには、電圧ＶＳＤ（＝０Ｖ）が印加される。これら印加電圧ＶＷＧ、ＶＳＵＢ、及びＶＳＤは、同じ０Ｖである。また、非選択側のコントロールゲートＣＧ１には、ゲート電圧ＶＣＧ１（＝０Ｖ）が印加される。一方、選択側のコントロールゲートＣＧ２には、０Ｖより低いゲート電圧ＶＣＧ２（＝−１２Ｖ）が印加される。このような電圧印加により、コントロールゲートＣＧ２と半導体基板１との間、及び、コントロールゲートＣＧ２とワードゲートＷＧとの間に電界が発生する。その電界が第２ゲート絶縁膜２０に印加され、ＦＮトンネリングが発生する。
図４は、このときの電界の状態を模式的に示している。上述の通り、ワードゲートＷＧ及び半導体基板１には０Ｖの電圧が印加され、コントロールゲートＣＧ２には−１２Ｖの電圧が印加されている。この状態は、図５に示されるようなＬ字型のコンデンサになぞらえて説明することができる。コントロールゲートＣＧ２は、Ｌ字型コンデンサの一方の電極となる。ワードゲートＷＧと半導体基板１の間には薄い第１ゲート絶縁膜１０が介在しているが、ワードゲートＷＧ及び半導体基板１を全体として近似的に他方の電極とみなすことができる。そして、Ｌ字型コンデンサの対向する２つの電極のそれぞれの表面には、逆極性の電荷が現れる。図４及び図５では、コントロールゲートＣＧ２の表面に負電荷が現れ、ワードゲートＷＧ及び半導体基板１の表面に正電荷が現れている。このとき、ワードゲートＷＧ及び半導体基板１の表面からコントロールゲートＣＧ２の表面に向かう「消去電界ＥＥ」が発生する。
この消去電界ＥＥに関して、図５に示されるように、表面積の小さいコントロールゲートＣＧ側では「電界集中」が発生し、一方、表面積の大きい他方側では「電界緩和」が発生する。Ｌ字型コンデンサの場合、表面積の差が顕著となる場所は、Ｌ字のコーナー部である。従って、そのコーナー部において特に、電界集中と電界緩和が発生する。
再度図４を参照して、コーナー部に相当するのは上述のトラップ領域ＲＴである。よって、第２ゲート絶縁膜２０の中でも特にトラップ領域ＲＴにおいて、消去電界ＥＥの集中と緩和が発生する。より詳細には、トラップ領域ＲＴ中のコントロールゲートＣＧ２側、すなわち、トップ絶縁膜２３の周辺で「電界集中」が発生する。逆に、トラップ領域ＲＴ中の半導体基板１側、すなわち、ボトム絶縁膜２１の周辺で「電界緩和」が発生する。このように、消去電界ＥＥは、トラップ領域ＲＴ中のトップ絶縁膜２３周辺で強くなり、一方、トラップ領域ＲＴ中のボトム絶縁膜２１周辺で弱くなる。よって、ＦＮトンネリングは、トラップ領域ＲＴ中のトップ絶縁膜２３を通して最も発生しやすい。逆に、ＦＮトンネリングは、トラップ領域ＲＴ中のボトム絶縁膜２１を通しては発生しにくい。
従って、図３に示されるように、電荷トラップ膜２２に対する電子注入は、半導体基板１側からではなく、コントロールゲートＣＧ２側から主に行われる。ＦＮトンネリングにより、電子は、コントロールゲートＣＧ２からトップ絶縁膜（トンネル絶縁膜）２３を通して電荷トラップ膜２２に注入される。特に、コントロールゲートＣＧ２の角部ＣＳに対する電界集中により、その角部ＣＳ近傍から対向する電荷トラップ膜２２へ、電子が集中的に注入される。結果として、トラップ領域ＲＴ中の電荷トラップ膜２２に、電子が集中的にトラップされる。
図６は、電荷トラップ膜２２にある程度の電子が注入された後の状態を示している。図６に示されるように、トラップ領域ＲＴ中の電荷トラップ膜２２に電子群が集中的にトラップされている。それらトラップされている電子群からは、自己電界ＥＳが発生する。自己電界ＥＳの方向は、トラップ領域ＲＴの内側へ向かう方向である。従って、自己電界ＥＳは、トップ絶縁膜２３側において消去電界ＥＥを弱め、ボトム絶縁膜２１側において消去電界ＥＥを強める向きに働く。つまり、消去電界ＥＥと自己電界ＥＳの重ね合わせにより、電界集中及び電界緩和が共に抑制される。よって、電子は無制限に注入され続けるわけではなく、ある程度の電子がトラップされた後、トラップ領域ＲＴへの電子注入はほとんどなくなる。このことは、消去電圧に応じて、電子注入量がある程度揃うことを意味する。
以上に説明されたように、本実施の形態によれば、コントロールゲートＣＧ２の角部ＣＳに対して電界集中が発生するため、主にコントロールゲートＣＧ２からトップ絶縁膜２３を通して電荷トラップ膜２２に電子が注入される。このような電界集中を利用したＦＮトンネリングの場合、従来のＦＮトンネリングと比較して、電子注入効率が向上する。従って、印加電圧をより小さく設定することができる。逆に言えば、印加電圧が比較的小さくても、電界集中により電子注入は良好に行われる。印加電圧が低減されると、メモリセルトランジスタに要求される素子耐圧も低くなり、素子サイズが縮小される。つまり、本実施の形態ではＦＮトンネル方式が採用されるが、素子サイズの増大は抑制される。
（電子引き抜き：プログラム）
上述の電子注入と同様に、電子引き抜き（プログラム）も、コントロールゲートＣＧと電荷トラップ膜２２との間のＦＮトンネリングにより行われ得る。この場合、電子注入（消去）と電子引き抜き（プログラム）の両方が、半導体基板１側ではなく、コントロールゲートＣＧ側のＦＮトンネリングで発生することになる。
図７は、本実施の形態における電子引き抜き（データプログラム）を示す模式図である。プログラム対象は、コントロールゲートＣＧ２側のビットであるとする。つまり、コントロールゲートＣＧ２側のビットが選択ビットであり、コントロールゲートＣＧ１側のビットは非選択ビットである。
ワードゲートＷＧには、ゲート電圧ＶＷＧ（＝０Ｖ）が印加される。半導体基板１には、基板電圧ＶＳＵＢ（＝０Ｖ）が印加される。拡散領域５ａ、５ｂには、電圧ＶＳＤ（＝０Ｖ）が印加される。これら印加電圧ＶＷＧ、ＶＳＵＢ、及びＶＳＤは、同じ０Ｖである。また、非選択側のコントロールゲートＣＧ１には、ゲート電圧ＶＣＧ１（＝＋３Ｖ）が印加される。一方、選択側のコントロールゲートＣＧ２には、０Ｖより高いゲート電圧ＶＣＧ２（＝＋１１Ｖ）が印加される。このような電圧印加により、電界が第２ゲート絶縁膜２０に印加され、ＦＮトンネリングが発生する。
図８は、このときの電界の状態を模式的に示している。上述の通り、ワードゲートＷＧ及び半導体基板１には０Ｖの電圧が印加され、コントロールゲートＣＧ２には＋１１Ｖの電圧が印加されている。電子注入の場合と同様に、この状態は、Ｌ字型コンデンサと近似的に等しい。但し、電荷の極性や電場の向きは、電子注入の場合（図４参照）と正反対になる。図８では、コントロールゲートＣＧ２の表面に正電荷が現れ、ワードゲートＷＧ及び半導体基板１の表面に負電荷が現れている。このとき、コントロールゲートＣＧ２の表面からワードゲートＷＧ及び半導体基板１の表面に向かう「プログラム電界ＥＰ」が発生する。
電子注入の場合と同様に、トラップ領域ＲＴ中のコントロールゲートＣＧ２側、すなわち、トップ絶縁膜２３の周辺で「電界集中」が発生する。逆に、トラップ領域ＲＴ中の半導体基板１側、すなわち、ボトム絶縁膜２１の周辺で「電界緩和」が発生する。プログラム電界ＥＰは、トラップ領域ＲＴ中のトップ絶縁膜２３周辺で強くなり、一方、トラップ領域ＲＴ中のボトム絶縁膜２１周辺で弱くなる。
従って、図７に示されるように、ＦＮトンネリングにより、電子は、電荷トラップ膜２２からトップ絶縁膜（トンネル絶縁膜）２３を通してコントロールゲートＣＧ２へ引き抜かれる。特に、コントロールゲートＣＧ２の角部ＣＳに対する電界集中により、その角部ＣＳ近傍へ電子が集中的に引き抜かれる。このことは、電子が注入される領域と電子が引き抜かれる領域とがほぼ一致することを意味し、プログラム／消去効率の観点から好適である。
図９は、電荷トラップ膜２２から電子が引き抜かれる前の状態を示している。上述の電子注入の結果、トラップ領域ＲＴ中の電荷トラップ膜２２に電子群が集中的にトラップされている。上述の通り、トラップされている電子群からは、自己電界ＥＳが発生する。電子引き抜きの場合、自己電界ＥＳは、トップ絶縁膜２３側においてプログラム電界ＥＰを強め、ボトム絶縁膜２１側においてプログラム電界ＥＰを弱める向きに働く。つまり、プログラム電界ＥＰと自己電界ＥＳの重ね合わせにより、電界集中及び電界緩和は更に強化（促進）される。このことは、電子引き抜きの効率が更に向上することを意味する。
以上に説明されたように、本実施の形態によれば、コントロールゲートＣＧ２の角部ＣＳに対して電界集中が発生するため、電荷トラップ膜２２からトップ絶縁膜２３を通してコントロールゲートＣＧ２へ電子が引き抜かれる。このような電界集中を利用したＦＮトンネリングの場合、従来のＦＮトンネリングと比較して、電子引き抜き効率が向上する。従って、印加電圧をより小さく設定することができる。逆に言えば、印加電圧が比較的小さくても、電界集中により電子引き抜きは良好に行われる。印加電圧が低減されると、メモリセルトランジスタに要求される素子耐圧も低くなり、素子サイズが縮小される。つまり、本実施の形態ではＦＮトンネル方式が採用されるが、素子サイズの増大は抑制される。
（実験）
次に、本願発明者による実験の結果に基づいて、コントロールゲートＣＧと電荷トラップ膜２２との間で電荷授受が行われることを実証する。図１０Ａ及び図１０Ｂは、コントロールゲートＣＧに印加されるゲート電圧ＶＣＧに対する閾値電圧Ｖｔの変化を示している。横軸は、コントロールゲートに印加されるゲート電圧ＶＣＧを示している。ここでは、コントロールゲートに１００ｍｓｅｃのパルス電圧が印加される。縦軸は、閾値電圧Ｖｔを示している。
図１０Ａは、本実施の形態の場合を示している。一方、図１０Ｂは、比較例として、ワードゲートＷＧが存在しないプレーナー型の場合を示している。比較例の場合も、コントロールゲートＣＧと基板の間にＯＮＯ膜が形成されており、ワードゲートＷＧが存在しないこと以外は本実施の形態と同じである。ＯＮＯ膜のそれぞれの膜厚は、本実施の形態と比較例とで全く同一である。また、本実施の形態と比較例の両方において、トップ絶縁膜２３の方がボトム絶縁膜２１よりも厚く形成されている。
まず、図１０Ｂを参照して比較例の場合を説明する。図１０Ｂから、ゲート電圧ＶＣＧが基板電圧（＝０Ｖ）よりも高い正電圧の場合に、閾値電圧Ｖｔが上昇することが分かる。これは、電荷トラップ膜に電子が注入されたことを意味する。ゲート電圧ＶＣＧが正電圧の場合、コントロールゲートから基板へ向かう電界が生成される。よって、電子注入が発生するとすれば、それは基板側からの電子注入である。一方、ゲート電圧ＶＣＧが基板電圧よりも低い負電圧の場合、閾値電圧Ｖｔが減少することが分かる。これは、電荷トラップ膜にトラップされていた電子が引き抜かれたことを意味する。ゲート電圧ＶＣＧが負電圧の場合、基板からコントロールゲートへ向かう電界が生成される。よって、電子引き抜きが発生するとすれば、それは基板側への電子引き抜きである。このように、比較例の場合、基板と電荷トラップ膜との間で電荷授受が行われる。
次に、図１０Ａを参照して本実施の形態の場合を説明する。図１０Ａから、ゲート電圧ＶＣＧが基板電圧（＝０Ｖ）よりも低い負電圧の場合に、閾値電圧Ｖｔが上昇することが分かる。これは、電荷トラップ膜に電子が注入されたことを意味する。ゲート電圧ＶＣＧが負電圧の場合、基板からコントロールゲートへ向かう電界が生成される。よって、電子注入が発生するとすれば、それはコントロールゲート側からの電子注入である。一方、ゲート電圧ＶＣＧが基板電圧よりも高い正電圧の場合、閾値電圧Ｖｔが減少することが分かる。これは、電荷トラップ膜にトラップされていた電子が引き抜かれたことを意味する。ゲート電圧ＶＣＧが正電圧の場合、コントロールゲートから基板へ向かう電界が生成される。よって、電子引き抜きが発生するとすれば、それはコントロールゲート側への電子引き抜きである。このように、本実施の形態の場合、コントロールゲートと電荷トラップ膜との間で電荷授受が行われる。
図１０Ａ及び図１０Ｂで示された例では、トップ絶縁膜２３はボトム絶縁膜２１よりも厚い。一般的に、ＦＮトンネリングは、膜厚が小さいほど発生しやすい。よって、印加される電界が同じであれば、トップ絶縁膜２３ではなく、薄い基板側のボトム絶縁膜２１においてＦＮトンネリングが主に発生する。しかしながら、本実施の形態によれば、電界集中と電界緩和により電界分布の非対称が発生する。トップ絶縁膜２３側では電界集中が発生し、印加される電界は非常に強くなる。逆に、ボトム絶縁膜２１側では電界緩和が発生し、印加される電界は非常に弱くなる。そのため、トップ絶縁膜２３がボトム絶縁膜２１よりも厚いにもかかわらず、トップ絶縁膜２３を通してＦＮトンネリングが発生したと考えられる。
１−４．回路構成
図１１は、本実施の形態に係る不揮発性半導体メモリが搭載された半導体集積回路１００の一例を示すブロック図である。半導体集積回路１００は、メモリセルアレイ１１０、駆動回路１２０、及びチャージポンプ１３０を備えている。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣを含んでいる。複数のメモリセルＭＣの各々が、図１で示されたメモリセルトランジスタを有している。
駆動回路１２０は、チャージポンプ１３０によって生成される電圧を用いて、電圧ＶＷＧ、ＶＣＧ１、ＶＣＧ２、ＶＳＤ及びＶＳＵＢを生成する。電圧ＶＷＧ、ＶＣＧ１、ＶＣＧ２、ＶＳＤ及びＶＳＵＢは、それぞれ、メモリセルアレイ１１０中のワードゲートＷＧ、コントロールゲートＣＧ１、ＣＧ２、拡散領域５及び半導体基板１に印加される電圧である。更に、駆動回路１２０は、複数のメモリセルＭＣからプログラム対象あるいは消去対象のメモリセルＭＣを選択する。選択されたメモリセルＭＣは、以下「選択メモリセルＳＭＣ」と参照される。尚、本実施の形態において、メモリセルＭＣは２つのビットを含んでいるため、選択メモリセルＳＭＣは選択ビットと非選択ビットの両方を含み得る（図３、図７参照）。駆動回路１２０は、選択メモリセルＳＭＣの選択ビットだけで電子注入あるいは電子引き抜きが発生するように、メモリセルアレイ１１０に印加する電圧ＶＷＧ、ＶＣＧ１、ＶＣＧ２、ＶＳＤ及びＶＳＵＢを制御する。
図１２は、メモリセルアレイ１１０の構成例を示している。ワード線ＷＬ１、ＷＬ２、ＷＬ３の各々はＹ方向に延びており、Ｙ方向に並ぶメモリセルＭＣに対して共通に接続されている。ワード線ＷＬ１、ＷＬ２、ＷＬ３は、それぞれコントロールゲートＣＧ１、コントロールゲートＣＧ２、ワードゲートＷＧに接続されている。また、Ｘ方向に隣接する２つのメモリセルＭＣのそれぞれにつながるワード線ＷＬ２同士が、接続されている。ビット線ＢＬ１、ＢＬ２の各々はＸ方向に延びており、Ｘ方向に並ぶメモリセルＭＣに対して共通に接続されている。ビット線ＢＬ１は、コントロールゲートＣＧ２側の拡散領域５ｂに接続されており、ビット線ＢＬ２は、コントロールゲートＣＧ１側の拡散領域５ａに接続されている。これらワード線ＷＬ１、ＷＬ２、ＷＬ３、及びビット線（ＢＬ１、ＢＬ２）を介して、電圧ＶＣＧ１、ＶＣＧ２、ＶＷＧ、及びＶＳＤがそれぞれ印加される。
また、図１２は、データ消去時にメモリセルアレイ１１０に印加される電圧の一例を示している。図１２で示される例では、４個のメモリセルＭＣの全てが選択メモリセルＳＭＣであり、選択メモリセルＳＭＣのそれぞれに含まれる選択ビットＤ１〜Ｄ４のデータが一括消去される。そのために、−１２Ｖのゲート電圧ＶＣＧ２が、選択メモリセルＳＭＣのコントロールゲートＣＧ２につながるワード線ＷＬ２に印加される。その他の電圧ＶＷＧ、ＶＣＧ１、ＶＳＤ及びＶＳＵＢは、０Ｖである（図３参照）。これにより、選択ビットＤ１〜Ｄ４のデータが一括消去される。
尚、選択メモリセルＳＭＣに含まれる２つのビットの両方が、選択ビットであってもよい。その場合、ゲート電圧ＶＣＧ２だけでなく、ゲート電圧ＶＣＧ１も−１２Ｖに設定される。その結果、全てのビットのデータが一括消去される。
図１３は、データプログラム時にメモリセルアレイ１１０に印加される電圧の一例を示している。データプログラムは、１ビット毎に行われる。例えば、ビットＤ３に対してデータプログラムが実施されるとする。この場合、ビットＤ３が選択ビットであり、ビットＤ３を含むメモリセルＭＣが選択メモリセルＳＭＣである。
選択メモリセルＳＭＣに関しては、電圧ＶＷＧ、ＶＣＧ１、ＶＣＧ２、ＶＳＤ及びＶＳＵＢは、それぞれ０Ｖ、３Ｖ、１１Ｖ、０Ｖ及び０Ｖに設定される（図７参照）。そのために、選択メモリセルＳＭＣにつながるワード線ＷＬ３には、０Ｖのゲート電圧ＶＷＧが印加される。選択メモリセルＳＭＣにつながるワード線ＷＬ１には、３Ｖのゲート電圧ＶＣＧ１が印加される。選択メモリセルＳＭＣにつながるワード線ＷＬ２には、１１Ｖのゲート電圧ＶＣＧ２が印加される。選択メモリセルＳＭＣにつながるビット線ＢＬ１、ＢＬ２には、０Ｖの電圧ＶＳＤが印加される。これにより、選択ビットＤ３にデータがプログラムされる。
ここで、図１３に示されるように、選択メモリセルＳＭＣにつながるワード線ＷＬ２は、選択メモリセルＳＭＣ以外の非選択メモリセルＭＣにもつながっていることに留意されたい。つまり、非選択メモリセルＭＣに含まれる非選択ビットＤ１、Ｄ２、Ｄ４にも、１１Ｖのゲート電圧ＶＣＧ２が印加される。非選択ビットＤ１、Ｄ２、Ｄ４に対するプログラムが発生しないように、次のような工夫がなされる。
選択メモリセルＳＭＣにつながらないワード線ＷＬ３、ビット線ＢＬ１、ＢＬ２には、０Ｖと１１Ｖの間の電圧が印加される。例えば、選択メモリセルＳＭＣにつながらないワード線ＷＬ３には、６Ｖのゲート電圧ＶＷＧが印加される。また、選択メモリセルＳＭＣにつながらないビット線ＢＬ１、ＢＬ２には、３Ｖの電圧ＶＳＤが印加される。これにより、非選択ビットＤ１、Ｄ２、Ｄ４で発生するプログラム電界ＥＰの強度が、ＦＮトンネリングの発生にとって不十分となる。結果として、非選択ビットＤ１、Ｄ２、Ｄ４に対するプログラムがインヒビットされる。
１−５．効果
本実施の形態で得られる主要な効果は、次の通りである。
本実施の形態によれば、電子注入においてＣＨＥ方式は採用されない。少なくとも電子注入においては、ＦＮトンネル方式が採用される。そのため、ＣＨＥ方式が用いられる場合と比較して、消費電流が低減される。
消費電流の低減は、図１１で示されたチャージポンプ１３０の面積縮小にもつながる。ＦＮ方式の場合、必要な印加電圧の絶対値が比較的大きいため、チャージポンプの直列的な段数を増やす必要がある。一方、ＣＨＥ方式の場合、必要な印加電圧の絶対値は比較的小さいが、必要な電流量が比較的大きい。従って、チャージポンプの直列的な段数は少なくてよいが、チャージポンプを並列的に追加して容量（電流量）を増やす必要がある。ここで、必要な電流量は、ＦＮトンネル方式の場合数１０ｐＡであるのに対し、ＣＨＥ方式の場合数１００μＡであり、その電流比率は約１０７にもなる。一方、必要な印加電圧は、ＣＨＥ方式の場合５〜１０Ｖであり、ＦＮトンネル方式の場合１０Ｖ以上であり、その電圧比率はせいぜい２、３倍である。このように、電流比率は、電圧比率と比較にならないほど大きい。ＦＮトンネル方式の場合、必要な印加電圧は大きくなるが、それによるチャージポンプの面積増大は、大電流が必要なＣＨＥ方式の場合と比べてはるかに小さい。従って、チャージポンプ１３０の面積の観点からは、ＦＮトンネル方式が有利である。
また、本実施の形態によれば、コントロールゲートＣＧ側に発生する電界集中により、コントロールゲートＣＧと電荷トラップ膜２３との間でＦＮトンネリングが発生する。電界集中を利用したＦＮトンネリングの場合、従来のＦＮトンネリングと比較して、電子注入や電子引き抜きの効率が向上する。従って、印加電圧をより小さく設定することができる。逆に言えば、印加電圧が比較的小さく設定されても、電界集中が発生するため、電子注入及び電子引き抜きは良好に行われる。印加電圧が低減されると、メモリセルトランジスタに要求される素子耐圧も低くなり、素子サイズが縮小される。
このように、本実施の形態によれば、ＦＮトンネル方式が採用されるが、素子サイズの増大は抑制される。すなわち、素子サイズの増大を抑制しながら、消費電流を低減することが可能となる。
また、電界集中によって電子注入や電子引き抜きの効率が向上することは、プログラム／消去速度が向上することを意味する。更に、プログラム／消去において、電界集中はコントロールゲートＣＧの角部ＣＳに対して主に発生する。そのため、電子は、角部ＣＳに対向するトラップ領域ＲＴに集中的に注入され、また、そのトラップ領域ＲＴから集中的に引き抜かれる。言い換えれば、電子注入サイトと電子引き抜きサイトが一致している。このことも、プログラム／消去速度の向上に寄与する。
比較として、電子注入がＣＨＥ方式で行われ、電子引き抜きが従来のＦＮトンネル方式で行われる場合を考える。ＣＨＥ方式によれば、電子は、電荷トラップ膜のうちドレイン側に偏った領域に注入される。一方、従来のＦＮトンネル方式によれば、電子は、トンネル絶縁膜の全体を通して引き抜かれる。つまり、電子注入サイトと電子引き抜きサイトの一致が少ない。従って、特に電子引き抜きが非効率となり、動作速度の向上が図れない。
また、本実施の形態によれば、半導体基板１とコントロールゲートＣＧとの間の第２ゲート絶縁膜２０の構造に関する制約が緩和される。そのことを、図１４を参照して説明する。第２ゲート絶縁膜２０は、ボトム絶縁膜（基板側絶縁膜）２１、電荷トラップ膜２２、及びトップ絶縁膜（トンネル絶縁膜）２３を有している。ボトム絶縁膜２１の膜厚はＨ１であり、トップ絶縁膜２３の膜厚はＨ３であるとする。
まず、比較例として、特許文献４（特開２００１−１０２４６６号公報）に記載された技術を考える。比較例では、電荷トラップ膜２２にトラップされた電子は、ＦＮトンネル方式により、コントロールゲートＣＧへ引き抜かれる。具体的には、正電圧がコントロールゲートＣＧに印加され、電子がトップ絶縁膜２３を通してコントロールゲートＣＧへ引き抜かれる。ここで、もしボトム絶縁膜２１の膜厚Ｈ１が小さければ、電子引き抜きと同時に、基板１側からボトム絶縁膜２１を通して電荷トラップ膜２２に電子が注入されてしまう。その電子注入量が電子引き抜き量よりも多くなると、電荷トラップ膜２２からは電子が“実質的に”引き抜かれないことになる。
実質的な電子引き抜きを実現するためには、トップ絶縁膜２３を通したＦＮトンネリング確率が、ボトム絶縁膜２１を通したＦＮトンネリング確率より大きい必要がある。そのため、トップ絶縁膜２３の膜厚Ｈ３は、ボトム絶縁膜２１の膜厚Ｈ１より小さい必要がある。つまり、第２ゲート絶縁膜２０に対して、「Ｈ１＞Ｈ３」という制約が課される。尚、比較例では、電子注入は基板側からＣＨＥ方式により行われるため、ボトム絶縁膜２１においてＦＮトンネリングが発生しにくくても問題ない。
このように、比較例では、トップ絶縁膜２３を通したＦＮトンネリングを実現するために、トップ絶縁膜２３の膜厚Ｈ３を小さくする必要がある。しかしながら、トップ絶縁膜２３が薄くなるため、電荷トラップ膜２２にトラップされた電子の保持特性が悪化する。すなわち、データ保持特性が悪化する。ある程度の保持特性を保障するために、トップ絶縁膜２３を厚く形成することも考えられる。その場合は、制約「Ｈ１＞Ｈ３」により、ボトム絶縁膜２１の膜厚Ｈ１を更に大きくする必要がある。
一方、本実施の形態によれば、上述の通り「電界集中」と「電界緩和」が発生する。具体的には、トップ絶縁膜２３側では電界集中が発生し、印加される電界は非常に強くなる。逆に、ボトム絶縁膜２１側では電界緩和が発生し、印加される電界は非常に弱くなる。従って、膜厚Ｈ１とＨ３の関係にかかわらず、トップ絶縁膜２３を通してＦＮトンネリングが発生しやすく、ボトム絶縁膜２１を通してＦＮトンネリングは発生しにくい。
例えば、膜厚Ｈ１と膜厚Ｈ３が同じである場合を考える（Ｈ１＝Ｈ３）。その場合でも、トップ絶縁膜２３とボトム絶縁膜２１にかかる電界の非対称により、トップ絶縁膜２３を通したＦＮトンネリングが実現される。たとえ、トップ絶縁膜２３がボトム絶縁膜２１より厚くても（Ｈ３＞Ｈ１）、実質的にトップ絶縁膜２３を通した電子注入と電子引き抜きが実現される。それは、既出の図１０Ａで実証された通りである。
このように、本実施の形態では、制約「Ｈ１＞Ｈ３」は課されない。膜厚Ｈ１が膜厚Ｈ３以下であっても、トップ絶縁膜２３を通したＦＮトンネリングは実現され得る。トップ絶縁膜２３を通したＦＮトンネリングを実現するために、トップ絶縁膜２３を薄くする必要はない。従って、所望の保持特性が得られるように、トップ絶縁膜２３の膜厚Ｈ３を自由に設計することができる。言い換えれば、ＦＮトンネリングのために保持特性を犠牲にする必要はなく、保持特性の向上が図れる。また、ボトム絶縁膜２１の膜厚Ｈ１に関しても、トップ絶縁膜２３の膜厚Ｈ３に依存することなく、自由に設計することができる。例えば、所望の保持特性が得られる程度まで、ボトム絶縁膜２１を薄くすることができる。
２．第２の実施の形態
図１５は、第２の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。第１の実施の形態と重複する説明は適宜省略される。
第２の実施の形態では、ワードゲートＷＧやコントロールゲートＣＧの側面がテーパー状に形成されている。より詳細には、図１５に示されるように、ＹＺ面において、コントロールゲートＣＧの角部ＣＳの角度θを定義することができる。角度θは、コントロールゲートＣＳの底面と、その側面のうちワードゲートＷＧと対向する側面とのなす角度であるとも言える。第１の実施の形態では角度θはほぼ９０度であったが、第２の実施の形態では角度θは９０度未満である。角度θが小さくなるにつれ、電界はますます角部ＣＳに収束するようになる、すなわち、電界集中が更に強まる。電界集中の観点から言えば、角度θは９０度を超えないことが好ましく、９０度以下であることが好適である。
図１６Ａ〜図１６Ｅを参照して、図１５で示された構造の製造プロセスの一例を説明する。図１６Ａ〜図１６Ｅのそれぞれは、第１の実施の形態における図２Ａ〜図２Ｅに対応しており、第１の実施の形態と重複する説明は省略される。
図１６Ａに示されるように、半導体基板１上に第１ゲート絶縁膜１０が形成され、更に、第１ポリシリコン膜１５が堆積される。次に、図１６Ｂに示されるように、第１ポリシリコン膜１５がエッチングされる。この時、エッチングにより形成された側壁に不活性なケミカルが再付着しながら、エッチング処理は進む。通常は、エッチングレートと再付着レートがほぼ同じになるように、エッチング条件が調整される。その結果、エッチング面はほぼ垂直となる。しかしながら、エッチングレートが再付着レートよりも大きい場合、エッチング面はどんどん内側にずれていく。これを利用することにより、図１６Ｂに示されるようなテーパー形状の作成が可能となる。つまり、エッチングレートが再付着レートよりも大きくなるようにエッチング条件を調整することにより、図１６Ｂに示されるようなワードゲートＷＧが形成される。
次に、図１６Ｃに示されるように、第２ゲート絶縁膜２０（ボトム絶縁膜２１、電荷トラップ膜２２、トップ絶縁膜２３）が形成される。この第２ゲート絶縁膜２０の側面もテーパー形状となっている。次に、図１６Ｄに示されるように、イオン注入領域３ａ、３ｂが形成され、また、第２ポリシリコン膜２５が全面に堆積される。続いて、第２ポリシリコン膜２５のエッチバックが行われる。その結果、図１６Ｅに示されるように、ワードゲートＷＧの両側にコントロールゲートＣＧ１、ＣＧ２が形成される。コントロールゲートＣＧ１、ＣＧ２の各々の角部の角度θは、９０度未満となっている。その後の工程は、第１の実施の形態と同じである。
３．第３の実施の形態
図１７は、第３の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。第１の実施の形態と重複する説明は適宜省略される。
第３の実施の形態では、半導体基板１の表面に段差が形成されている。言い換えれば、半導体基板１の表面は、段差を形成する上段ＳＵと下段ＳＬを有している。ワードゲートＷＧは、上段ＳＵ上に第１ゲート絶縁膜１０を介して形成されている。一方、コントロールゲートＣＧは、下段ＳＬ上に第２ゲート絶縁膜２０を介して形成されている。その結果、第１の実施の形態と比較して、電子がトラップされるトラップ領域ＲＴ周辺のチャネル長が、ΔＬだけ増加する。トラップ領域ＲＴ周辺のチャネル長が増加するため、メモリセルトランジスタのＯＦＦ電流がより低減される。つまり、第１の実施の形態における効果に加えて、ＯＦＦ電流の更なる低減という効果が得られる。
図１８Ａ〜図１８Ｃを参照して、図１７で示された構造の製造プロセスの一例を説明する。図１８Ａ〜図１８Ｃのそれぞれは、第１の実施の形態における図２Ａ〜図２Ｃに対応しており、第１の実施の形態と重複する説明は省略される。
図１８Ａに示されるように、半導体基板１上に第１ゲート絶縁膜１０が形成され、更に、第１ポリシリコン膜１５が堆積される。続いて、ワードゲートＷＧが作成される領域にレジストマスクが形成される。そのレジストマスクを用いることにより、第１ポリシリコン膜１５、第１ゲート絶縁膜１０に加えて、半導体基板１の一部がエッチングされる。その結果、図１８Ｂに示されるように、半導体基板１の表面に上段ＳＵと下段ＳＬが形成される。ワードゲートＷＧは、上段ＳＵ上に第１ゲート絶縁膜１０を介して形成される。続いて、図１８Ｃに示されるように、第２ゲート絶縁膜２０（ボトム絶縁膜２１、電荷トラップ膜２２、トップ絶縁膜２３）が形成される。その後の工程は、第１の実施の形態と同じである。
４．第４の実施の形態
既出の実施の形態では、１つのメモリセルトランジスタが２ビットのデータを記憶する構造が示された。当然、１つのメモリセルトランジスタが１ビットのデータを記憶する構造も可能である。図１９は、第４の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。図１９に示されるように、ワードゲートＷＧの側方に、１つのコントロールゲートＣＧだけが形成されている。従って、１つのメモリセルセルトランジスタは、１ビットのデータだけを記憶する。また、第４の実施の形態は、第２の実施の形態や第３の実施の形態と組み合わせ可能である。
図１９に示された構造の製造方法は、第１の実施の形態とほぼ同じである。但し、一方のコントロールゲートを除去する工程が追加される。具体的には、既出の図２Ｆで示された状態から、図２０Ａに示されるように、コントロールゲートＣＧ２やワードゲートＷＧを覆うマスク３０が形成される。そのマスク３０を用いたエッチングにより、コントロールゲートＣＧ１が除去される。その後、イオン注入工程が実施され、図２０Ｂに示されるように、拡散領域５ａ、５ｂが半導体基板１の表面に形成される。
５．第５の実施の形態
出願人は、特願２００６−０３９７７８において、半導体基板のトレンチ内に形成される電荷トラップ型メモリを提案している。本発明は、特願２００６−０３９７７８に記載されている構造にも応用可能である。図２１は、トレンチ内に形成される電荷トラップ型メモリの一例を示している。第１の実施の形態における構成に相当する構成には同じ符号が付されている。
半導体基板１には、複数のトレンチ４０がＹ方向に沿って互いに平行に形成されている。半導体基板１の表面は、トレンチ４０の表面も含んでいる。ワードゲートＷＧは、そのトレンチ４０の表面上にゲート絶縁膜を介して形成されている。また、コントロールゲートＣＧ（ＣＧ１、ＣＧ２）も、トレンチ４０の表面上にゲート絶縁膜を介して形成されている。更に、ワードゲートＷＧとコントロールゲートＣＧは、絶縁膜を介して隣接している。つまり、ワードゲートＷＧとコントロールゲートＣＧは、互いに近接しているが、電気的には絶縁されている。
図２１で示された例では、トレンチ４０の表面を含む半導体基板１の表面上に、第２ゲート絶縁膜２０が形成されている。既出の実施の形態と同じく、第２ゲート絶縁膜２０は、ボトム絶縁膜（基板側絶縁膜）２１、電荷トラップ膜２２、及びトップ絶縁膜（トンネル絶縁膜）２３を有している。ワードゲートＷＧ及びコントロールゲートＣＧは共に、第２ゲート絶縁膜２０を介してトレンチ４０の表面上に形成されている。
コントロールゲートＣＧ１、ＣＧ２は、隣接する２つのトレンチ４０の底部にそれぞれ埋設されている。一方、ワードゲートＷＧは、コントロールゲートＣＧ１、ＣＧ２の上に設けられている。ワードゲートＷＧとコントロールゲートＣＧ１、ＣＧ２との間には、絶縁膜５１、５２がそれぞれ介在している。更に、ワードゲートＷＧは、隣接するトレンチ４０間を覆うように形成されており、その一部がトレンチ４０に落ち込んでいる。つまり、ワードゲートＷＧは、コントロールゲートＣＧ１、ＣＧ２間の基板表面（トレンチ４０の側壁も含む）を覆っている。
拡散領域５ａ、５ｂは、トレンチ４０の底面の下の半導体基板１に形成されている。つまり、拡散領域５ａ、５ｂは、コントロールゲートＣＧ１、ＣＧ２のそれぞれの下の半導体基板１に形成されている。このように、拡散領域５ａ、コントロールゲートＣＧ１、ワードゲートＷＧ、コントロールゲートＣＧ２、及び拡散領域５ｂは、半導体基板１の表面に沿ってこの順番で設けられている。従って、チャネル領域は、トレンチ４０の側面と、トレンチ４０間の基板表面に沿って形成されることになる。
このような構造においても、半導体基板１、コントロールゲートＣＧ、及びワードゲートＷＧに囲まれるトラップ領域ＲＴが存在する。少なくともそのトラップ領域ＲＴに、電荷トラップ膜２２が形成される。図２１で示された例では、電荷トラップ膜２２を含む第２ゲート絶縁膜２０が、半導体基板１とコントロールゲートＣＧの間から、トラップ領域ＲＴを通して、半導体基板１とワードゲートＷＧの間に延在している。
データ消去やデータプログラムは、既出の実施の形態と同様に、ＦＮトンネル方式により行われ得る。具体的には、既出の実施の形態と同様の電圧が印加され、コントロールゲートＣＧ、ワードゲートＷＧ、及び半導体基板１により、近似的なＬ字型コンデンサが形成される。その結果、トラップ領域ＲＴにおいて電界集中と電界緩和が発生する。特に、電界集中は、トラップ領域ＲＴ中の電荷トラップ膜２２とトラップ領域ＲＴに対向するコントロールゲートＣＧの角部ＣＳとの間のトンネル絶縁膜２３の周辺で発生する。その電界集中により、トンネル絶縁膜２３を通して電荷トラップ膜２２とコントロールゲートＣＧとの間で、効率的に電子注入や電子引き抜きが行われる。
第５の実施の形態によれば、第１の実施の形態と同じ効果が得られる。また、一般的にトレンチ４０の側壁はテーパー形状を有するため、図２１に示されるように、コントロールゲートＣＧの角部ＣＳの角度θは９０度未満になりやすい。従って、電界集中が強まり、好適である。
図１は、第１の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図２Ａは、図１で示された構造の製造工程の一例を示す断面図である。 図２Ｂは、図１で示された構造の製造工程の一例を示す断面図である。 図２Ｃは、図１で示された構造の製造工程の一例を示す断面図である。 図２Ｄは、図１で示された構造の製造工程の一例を示す断面図である。 図２Ｅは、図１で示された構造の製造工程の一例を示す断面図である。 図２Ｆは、図１で示された構造の製造工程の一例を示す断面図である。 図２Ｇは、図１で示された構造の製造工程の一例を示す断面図である。 図３は、電子注入を説明するための模式図である。 図４は、電子注入時の電界集中を説明するための模式図である。 図５は、電子注入時の電界集中を説明するための模式図である。 図６は、電子注入時の自己電界の作用を説明するための模式図である。 図７は、電子引き抜きを説明するための模式図である。 図８は、電子引き抜き時の電界集中を説明するための模式図である。 図９は、電子引き抜き時の自己電界の作用を説明するための模式図である。 図１０Ａは、コントロールゲートに印加される電圧ＶＣＧに対する閾値電圧Ｖｔの変化を示すグラフ図である。 図１０Ｂは、比較例における閾値電圧Ｖｔの変化を示すグラフ図である。 図１１は、不揮発性半導体メモリが搭載された半導体集積回路の一例を示すブロック図である。 図１２は、不揮発性半導体メモリの消去動作を説明するための回路図である。 図１３は、不揮発性半導体メモリのプログラム動作を説明するための回路図である。 図１４は、第２ゲート絶縁膜の比較を示す模式図である。 図１５は、第２の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図１６Ａは、図１５で示された構造の製造工程の一例を示す断面図である。 図１６Ｂは、図１５で示された構造の製造工程の一例を示す断面図である。 図１６Ｃは、図１５で示された構造の製造工程の一例を示す断面図である。 図１６Ｄは、図１５で示された構造の製造工程の一例を示す断面図である。 図１６Ｅは、図１５で示された構造の製造工程の一例を示す断面図である。 図１７は、第３の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図１８Ａは、図１７で示された構造の製造工程の一例を示す断面図である。 図１８Ｂは、図１７で示された構造の製造工程の一例を示す断面図である。 図１８Ｃは、図１７で示された構造の製造工程の一例を示す断面図である。 図１９は、第４の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図２０Ａは、図１９で示された構造の製造工程の一例を示す断面図である。 図２０Ｂは、図１９で示された構造の製造工程の一例を示す断面図である。 図２１は、第５の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。
符号の説明
１ 半導体基板
３ イオン注入領域
４ ＬＤＤ注入領域
５ 拡散領域
１０ 第１ゲート絶縁膜
１５ 第１ポリシリコン膜
２０ 第２ゲート絶縁膜
２１ ボトム絶縁膜（基板側絶縁膜）
２２ 電荷トラップ膜
２３ トップ絶縁膜（トンネル絶縁膜）
２５ 第２ポリシリコン膜
３０ マスク
４０ トレンチ
５１、５２ 絶縁膜
１００ 半導体集積回路
１１０ メモリセルアレイ
１２０ 駆動回路
１３０ チャージポンプ
ＭＣ メモリセル
ＷＧ ワードゲート
ＣＧ コントロールゲート
ＣＧ１ コントロールゲート
ＣＧ２ コントロールゲート
ＣＳ 角部
ＲＴ トラップ領域
ＥＥ、ＥＰ 電界
ＥＳ 自己電界
ＳＵ 上段
ＬＵ 下段

Claims (12)

  1. 半導体基板と、
    前記半導体基板の表面上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記半導体基板の表面上に第２ゲート絶縁膜を介して形成され、前記第１ゲート電極と絶縁膜を介して隣接する第２ゲート電極と、
    前記半導体基板と前記第１ゲート電極と前記第２ゲート電極とに囲まれたトラップ領域中に少なくとも形成された、電荷をトラップする絶縁膜である電荷トラップ膜と、
    前記電荷トラップ膜と前記第２ゲート電極との間に形成されたトンネル絶縁膜と
    を備え、
    プログラムと消去の一方において、ＦＮトンネル方式により、前記第２ゲート電極から前記電荷トラップ膜へ前記トンネル絶縁膜を通して電子が注入され、
    プログラムと消去の他方において、ＦＮトンネル方式により、前記電荷トラップ膜から前記第２ゲート電極へ前記トンネル絶縁膜を通して電子が引き抜かれる
    不揮発性半導体メモリ。
  2. 請求項１に記載の不揮発性半導体メモリであって、
    プログラム及び消去において、前記第１ゲート電極と前記半導体基板には第１電圧が印加され、前記第２ゲート電極には前記第１電圧と異なる第２電圧が印加される
    不揮発性半導体メモリ。
  3. 請求項２に記載の不揮発性半導体メモリであって、
    前記電荷トラップ膜に電子が注入されるとき、前記第２電圧は前記第１電圧よりも低く、
    前記電荷トラップ膜から電子が引き抜かれるとき、前記第２電圧は前記第１電圧よりも高い
    不揮発性半導体メモリ。
  4. 請求項１乃至３のいずれかに記載の不揮発性半導体メモリであって、
    前記第２ゲート絶縁膜は、
    前記トンネル絶縁膜と、
    前記電荷トラップ膜と
    前記電荷トラップ膜と前記半導体基板との間に形成された基板側絶縁膜と
    を含み、
    前記第２ゲート絶縁膜は、前記半導体基板と前記第２ゲート電極の間及び前記トラップ領域に形成された
    不揮発性半導体メモリ。
  5. 請求項４に記載の不揮発性半導体メモリであって、
    前記基板側絶縁膜の膜厚は、前記トンネル絶縁膜の膜厚以下である
    不揮発性半導体メモリ。
  6. 請求項４又は５に記載の不揮発性半導体メモリであって、
    前記第２ゲート絶縁膜は、前記半導体基板と前記第２ゲート電極の間から、前記トラップ領域を通して、前記第１ゲート電極と前記第２ゲート電極の間に延在する
    不揮発性半導体メモリ。
  7. 請求項１乃至６のいずれかに記載の不揮発性半導体メモリであって、
    前記第２ゲート電極の延在方向に直角な面は、第１面であり、
    前記第２ゲート電極は、前記トラップ領域と対向する角部を有し、
    前記第１面における前記角部の角度は、９０度以下である
    不揮発性半導体メモリ。
  8. 半導体基板と、
    前記半導体基板の表面上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記半導体基板の表面上に第２ゲート絶縁膜を介して形成され、前記第１ゲート電極と絶縁膜を介して隣接する第２ゲート電極と、
    前記半導体基板と前記第１ゲート電極と前記第２ゲート電極とに囲まれたトラップ領域中に少なくとも形成された、電荷をトラップする絶縁膜である電荷トラップ膜と、
    前記電荷トラップ膜と前記第２ゲート電極との間に形成されたトンネル絶縁膜と
    を備え、
    プログラムと消去の一方において、ＦＮトンネル方式により、前記第２ゲート電極から前記電荷トラップ膜へ前記トンネル絶縁膜を通して電子が注入され、
    前記半導体基板の表面は、段差を形成する上段と下段を有しており、
    前記第１ゲート電極は、前記上段上に前記第１ゲート絶縁膜を介して形成され、
    前記第２ゲート電極は、前記下段上に前記第２ゲート絶縁膜を介して形成された
    不揮発性半導体メモリ。
  9. 半導体基板と、
    前記半導体基板の表面上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記半導体基板の表面上に第２ゲート絶縁膜を介して形成され、前記第１ゲート電極と絶縁膜を介して隣接する第２ゲート電極と、
    前記半導体基板と前記第１ゲート電極と前記第２ゲート電極とに囲まれたトラップ領域中に少なくとも形成された、電荷をトラップする絶縁膜である電荷トラップ膜と、
    前記電荷トラップ膜と前記第２ゲート電極との間に形成されたトンネル絶縁膜と
    を備え、
    プログラムと消去の一方において、ＦＮトンネル方式により、前記第２ゲート電極から前記電荷トラップ膜へ前記トンネル絶縁膜を通して電子が注入され、
    前記半導体基板はトレンチを有し、
    前記第１ゲート電極は、前記トレンチの表面上に前記第１ゲート絶縁膜を介して形成され、
    前記第２ゲート電極は、前記トレンチの表面上に前記第２ゲート絶縁膜を介して形成された
    不揮発性半導体メモリ。
  10. 請求項９に記載の不揮発性半導体メモリであって、
    前記第２ゲート絶縁膜は、前記トンネル絶縁膜と前記電荷トラップ膜を含み、
    前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜と同じであり、
    前記第２ゲート絶縁膜は、前記半導体基板と前記第２ゲート電極の間から、前記トラップ領域を通して、前記半導体基板と前記第１ゲート電極の間に延在する
    不揮発性半導体メモリ。
  11. 半導体基板と、
    前記半導体基板の表面上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記半導体基板の表面上に第２ゲート絶縁膜を介して形成され、前記第１ゲート電極と絶縁膜を介して隣接する第２ゲート電極と、
    前記半導体基板と前記第１ゲート電極と前記第２ゲート電極とに囲まれたトラップ領域中に少なくとも形成された、電荷をトラップする絶縁膜である電荷トラップ膜と
    を備え、
    前記第２ゲート電極は、前記トラップ領域と対向する角部を有し、
    前記角部に対する電界集中により、前記第２ゲート電極から前記電荷トラップ膜に電子が注入され、
    前記角部に対する電界集中により、前記電荷トラップ膜から前記第２ゲート電極へ電子が引き抜かれる
    不揮発性半導体メモリ。
  12. 不揮発性半導体メモリにおけるデータプログラム／消去方法であって、
    前記不揮発性半導体メモリは、
    半導体基板の表面上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記半導体基板の表面上に第２ゲート絶縁膜を介して形成され、前記第１ゲート電極と絶縁膜を介して隣接する第２ゲート電極と、
    前記半導体基板と前記第１ゲート電極と前記第２ゲート電極とに囲まれたトラップ領域中に少なくとも形成された、電荷をトラップする絶縁膜である電荷トラップ膜と、
    前記電荷トラップ膜と前記第２ゲート電極との間に形成されたトンネル絶縁膜と
    を備え、
    前記データプログラム／消去方法は、
    （Ａ）ＦＮトンネル方式により、前記第２ゲート電極から前記電荷トラップ膜に前記トンネル絶縁膜を通して電子を注入することと、
    （Ｂ）ＦＮトンネル方式により、前記電荷トラップ膜から前記第２ゲート電極に前記トンネル絶縁膜を通して電子を引き抜くことと
    を含む
    データプログラム／消去方法。
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