JP2815495B2 - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
するものであり、特に不揮発性半導体記憶装置のトンネ
リング効率の向上に関する。
するものであり、特に不揮発性半導体記憶装置のトンネ
リング効率の向上に関する。
【0002】
【従来の技術】従来の半導体記憶装置のメモリセル1の
断面構成略図を図7に示す。
断面構成略図を図7に示す。
【0003】図7に示すような構造をもつメモリセル1
の製造工程を、図8、図9に基づいて以下に説明する。
の製造工程を、図8、図9に基づいて以下に説明する。
【0004】N形シリコン基板24にイオン打込みにより
Pウエル層15を形成する(図8A)。次に、その表面に
熱酸化によりシリコン酸化膜7aを形成し、さらにその
上面に減圧CVD法により減圧SiN膜5aを堆積させる
(図8B)。次に、レジストを用いて、エッチングする
ことによってチャンネルとなる領域の上方以外の減圧Si
N膜5aをカットする(図8C)。次に、再度熱酸化を
行い、さらにイオン注入および熱拡散によりn-層9
a、11aを形成する(図8D)。次に、ウエットエッチ
ング溶液に浸し、エッチングすることによって減圧SiN
膜5aおよびその底面部のシリコン酸化膜7aを除去す
る(図8E)。次に、ウルトラ・シン・オキサイド(U
TO)7を熱酸化により形成し、その上面には減圧CV
D法により減圧SiN膜5を堆積させ、さらにCVD法に
よりポリシリコン膜3を成長形成させる(図9F)。次
に、レジストをマスクにしてエッチングすることよって
ポリシリコン膜3および減圧SiN膜5をカットする(図
9G)。次に、イオン注入および熱拡散によって、n+
層9b、11bを形成する(図7)。この時、ドレイン層
9a、9bとソース層11a、11bの間にチャンネル領域
13が形成される。
Pウエル層15を形成する(図8A)。次に、その表面に
熱酸化によりシリコン酸化膜7aを形成し、さらにその
上面に減圧CVD法により減圧SiN膜5aを堆積させる
(図8B)。次に、レジストを用いて、エッチングする
ことによってチャンネルとなる領域の上方以外の減圧Si
N膜5aをカットする(図8C)。次に、再度熱酸化を
行い、さらにイオン注入および熱拡散によりn-層9
a、11aを形成する(図8D)。次に、ウエットエッチ
ング溶液に浸し、エッチングすることによって減圧SiN
膜5aおよびその底面部のシリコン酸化膜7aを除去す
る(図8E)。次に、ウルトラ・シン・オキサイド(U
TO)7を熱酸化により形成し、その上面には減圧CV
D法により減圧SiN膜5を堆積させ、さらにCVD法に
よりポリシリコン膜3を成長形成させる(図9F)。次
に、レジストをマスクにしてエッチングすることよって
ポリシリコン膜3および減圧SiN膜5をカットする(図
9G)。次に、イオン注入および熱拡散によって、n+
層9b、11bを形成する(図7)。この時、ドレイン層
9a、9bとソース層11a、11bの間にチャンネル領域
13が形成される。
【0005】上記の様なメモリセル1は、情報”1”の
状態すなわちSiN膜5に電子がトラップされた状態と、
情報”0”の状態すなわちSiN膜5に電子がトラップさ
れていない状態との二通りを取り得る。
状態すなわちSiN膜5に電子がトラップされた状態と、
情報”0”の状態すなわちSiN膜5に電子がトラップさ
れていない状態との二通りを取り得る。
【0006】最初の状態では、このメモリセル1のSiN
膜5には電子がトラップされていない。この時、このメ
モリセル1のゲート電極3に、20V程度の高電圧を印加
する(図示せず)と、ゲート電極3とチャンネル領域13
間に電界が発生する。この時、チャンネル領域13内の電
子は大きな電界に引っぱられて高いエネルギーを持つよ
うになり、いくつかの電子はシリコン酸化膜7をトンネ
リングしてSiN膜5の中にはいり、トラップされる。こ
れは、メモリセル1に情報”1”が書込まれたことを意
味する。なお、情報”1”が記憶されたメモリセル1は
エンハンスメント形トランジスタである。
膜5には電子がトラップされていない。この時、このメ
モリセル1のゲート電極3に、20V程度の高電圧を印加
する(図示せず)と、ゲート電極3とチャンネル領域13
間に電界が発生する。この時、チャンネル領域13内の電
子は大きな電界に引っぱられて高いエネルギーを持つよ
うになり、いくつかの電子はシリコン酸化膜7をトンネ
リングしてSiN膜5の中にはいり、トラップされる。こ
れは、メモリセル1に情報”1”が書込まれたことを意
味する。なお、情報”1”が記憶されたメモリセル1は
エンハンスメント形トランジスタである。
【0007】この情報”1”を消去するには、トラップ
された電子をチャンネル領域13に戻してやる必要があ
る。従って、チャンネル領域13に25V程度の高電圧を印
加し、情報の書込時とは反対方向の電界を発生させるこ
とによって行われる。情報”1”が消去された状態と
は、情報”0”を記憶した状態を意味する。なお、情
報”0”を記憶したメモリセル1はディプレッション形
トランジスタである。
された電子をチャンネル領域13に戻してやる必要があ
る。従って、チャンネル領域13に25V程度の高電圧を印
加し、情報の書込時とは反対方向の電界を発生させるこ
とによって行われる。情報”1”が消去された状態と
は、情報”0”を記憶した状態を意味する。なお、情
報”0”を記憶したメモリセル1はディプレッション形
トランジスタである。
【0008】情報の読み出しにおいては、メモリセル1
のソース11a,11bとドレイン9a,9b間に5V程度の電圧
を印加した時にチャンネル領域13を電流が流れるかどう
かで、情報”0”が記憶されているか、情報”1”が記
憶されているかが判断される。 つまり、情報”0”が
記憶されている場合(SiN膜5に電子がトラップされて
いない場合)、メモリセル1はディプレッション形トラ
ンジスタであるから、メチャンネル領域13は通電状態に
ある。従って、チャンネル領域13には電流が流れる。一
方、情報”1”が記憶されている場合(SiN膜5に電子
がトラップされている場合)、メモリセル1はエンハン
スメント形トランジスタであるから、チャンネル領域13
は通電状態にない。従って、チャンネル領域13には電流
が流れない。
のソース11a,11bとドレイン9a,9b間に5V程度の電圧
を印加した時にチャンネル領域13を電流が流れるかどう
かで、情報”0”が記憶されているか、情報”1”が記
憶されているかが判断される。 つまり、情報”0”が
記憶されている場合(SiN膜5に電子がトラップされて
いない場合)、メモリセル1はディプレッション形トラ
ンジスタであるから、メチャンネル領域13は通電状態に
ある。従って、チャンネル領域13には電流が流れる。一
方、情報”1”が記憶されている場合(SiN膜5に電子
がトラップされている場合)、メモリセル1はエンハン
スメント形トランジスタであるから、チャンネル領域13
は通電状態にない。従って、チャンネル領域13には電流
が流れない。
【0009】なお、上記の様にメモリセル1に対して情
報の書込および消去を行う場合、20V〜25V程度の高電
圧を印加する必要がある。従って、メモリセル1は図7
に示すような高耐圧構造としている。
報の書込および消去を行う場合、20V〜25V程度の高電
圧を印加する必要がある。従って、メモリセル1は図7
に示すような高耐圧構造としている。
【0010】
【発明が解決しようとする課題】しかしながら、従来の
メモリセル1を用いた半導体記憶装置には次のような問
題点があった。
メモリセル1を用いた半導体記憶装置には次のような問
題点があった。
【0011】メモリセル1に情報”1”を書込む場合
(SiN膜5のトラップに電子を注入する場合)や情報の
消去を行う場合、ゲート電極3に高電圧を印加する必要
があった。
(SiN膜5のトラップに電子を注入する場合)や情報の
消去を行う場合、ゲート電極3に高電圧を印加する必要
があった。
【0012】高電圧をゲート電極3に印加する為、シリ
コン酸化膜7に過大なストレスが加わり、シリコン酸化
膜7の信頼性が低下していた。また、メモリセルを高耐
圧構造にする必要があった。この高耐圧構造は、図7に
示すようにメモリセル1の容積が大きい為、高集積化の
妨げとなっていた。また、高耐圧構造のメモリセル1の
製造工程は複雑であり(図8参照)、製造効率に問題が
あった。
コン酸化膜7に過大なストレスが加わり、シリコン酸化
膜7の信頼性が低下していた。また、メモリセルを高耐
圧構造にする必要があった。この高耐圧構造は、図7に
示すようにメモリセル1の容積が大きい為、高集積化の
妨げとなっていた。また、高耐圧構造のメモリセル1の
製造工程は複雑であり(図8参照)、製造効率に問題が
あった。
【0013】この発明は、上記の様な問題点を解決し、
従来より低いプログラミング電圧で電子をトンネリング
させることの出来る半導体記憶装置を提供することを目
的とする。
従来より低いプログラミング電圧で電子をトンネリング
させることの出来る半導体記憶装置を提供することを目
的とする。
【0014】
【課題を解決するための手段】請求項1に係る半導体記
憶装置は、半導体基板に形成された第一導電型半導体領
域と、前記第一導電型半導体領域内に形成された第二導
電型のソース領域およびドレイン領域と、ソース領域と
ドレイン領域との間に形成されたチャネル領域と、チャ
ネル領域上に形成されたシリコン酸化膜と、シリコン酸
化膜上に形成されたシリコン窒化膜と、シリコン窒化膜
上に形成されたゲート電極、を備えた半導体記憶装置に
おいて、チャネル領域の表面を凸状に形成し、ゲート電
極の下面を、チャネル領域の表面に形成される凸状形状
に追従しないように形成する、ことを特徴とする半導体
記憶装置。 請求項2に係る半導体記憶装置は、半導体基
板に形成された第一導電型半導体領域と、前記第一導電
型半導体領域内に形成された第二導電型のソース領域お
よびドレイン領域と、ソース領域とドレイン領域との間
に形成されたチャネル領域と、チャネル領域上に形成さ
れたシリコン酸化膜と、シリコン酸化膜上に形成された
シリコン窒化膜と、シリコン窒化膜上に形成されたゲー
ト電極、を備えた半導体記憶装置において、チャネル領
域の表面を凸状に形成し、ゲート電極の下面を、ほぼ平
坦になるように形成する、ことを特徴とする半導体記憶
装置。
憶装置は、半導体基板に形成された第一導電型半導体領
域と、前記第一導電型半導体領域内に形成された第二導
電型のソース領域およびドレイン領域と、ソース領域と
ドレイン領域との間に形成されたチャネル領域と、チャ
ネル領域上に形成されたシリコン酸化膜と、シリコン酸
化膜上に形成されたシリコン窒化膜と、シリコン窒化膜
上に形成されたゲート電極、を備えた半導体記憶装置に
おいて、チャネル領域の表面を凸状に形成し、ゲート電
極の下面を、チャネル領域の表面に形成される凸状形状
に追従しないように形成する、ことを特徴とする半導体
記憶装置。 請求項2に係る半導体記憶装置は、半導体基
板に形成された第一導電型半導体領域と、前記第一導電
型半導体領域内に形成された第二導電型のソース領域お
よびドレイン領域と、ソース領域とドレイン領域との間
に形成されたチャネル領域と、チャネル領域上に形成さ
れたシリコン酸化膜と、シリコン酸化膜上に形成された
シリコン窒化膜と、シリコン窒化膜上に形成されたゲー
ト電極、を備えた半導体記憶装置において、チャネル領
域の表面を凸状に形成し、ゲート電極の下面を、ほぼ平
坦になるように形成する、ことを特徴とする半導体記憶
装置。
【0015】
【作用】請求項1に係る半導体記憶装置は、チャネル領
域の表面を凸状に形成し、ゲート電極の下面を、チャネ
ル領域の表面に形成される凸状形状に追従しないように
形成することを特徴としている。従って、情報を書込む
場合(ゲート電極に電圧を印加した場合)、上記凸部で
局所的に強められた電界によってチャネル領域から電子
がシリコン酸化膜をトンネリングしやすい。また、情報
を消去する場合(チャネル領域に電圧を印加した場
合)、前記凸部で局所的に強められた電界によって、シ
リコン窒化膜にトラップされている電子がシリコン酸化
膜をトンネリングしやすい。 また、請求項2にかかる半
導体装置は、チャネル領域の表面を凸状に形成し、ゲー
ト電極の下面を、ほぼ平坦になるように形成することを
特徴としている。従って、情報を書込む場合(ゲート電
極に電圧を印加した場合)、上記凸部で局所的に強めら
れた電界によってチャネル領域から電子がシリコン酸化
膜をトンネリングしやすい。また、情報を消去する場合
(チャネル領域に電圧を印加した場合)、前記凸部で局
所的に強められた電界によって、シリコン窒化膜にトラ
ップされている電子がシリコン酸化膜をトンネリングし
やすい。
域の表面を凸状に形成し、ゲート電極の下面を、チャネ
ル領域の表面に形成される凸状形状に追従しないように
形成することを特徴としている。従って、情報を書込む
場合(ゲート電極に電圧を印加した場合)、上記凸部で
局所的に強められた電界によってチャネル領域から電子
がシリコン酸化膜をトンネリングしやすい。また、情報
を消去する場合(チャネル領域に電圧を印加した場
合)、前記凸部で局所的に強められた電界によって、シ
リコン窒化膜にトラップされている電子がシリコン酸化
膜をトンネリングしやすい。 また、請求項2にかかる半
導体装置は、チャネル領域の表面を凸状に形成し、ゲー
ト電極の下面を、ほぼ平坦になるように形成することを
特徴としている。従って、情報を書込む場合(ゲート電
極に電圧を印加した場合)、上記凸部で局所的に強めら
れた電界によってチャネル領域から電子がシリコン酸化
膜をトンネリングしやすい。また、情報を消去する場合
(チャネル領域に電圧を印加した場合)、前記凸部で局
所的に強められた電界によって、シリコン窒化膜にトラ
ップされている電子がシリコン酸化膜をトンネリングし
やすい。
【0016】
【実施例】この発明の一実施例による半導体記憶装置の
メモリセル2の断面構成略図を図1に示す。
メモリセル2の断面構成略図を図1に示す。
【0017】上記のような構造をもつメモリセル2の製
造工程を、図2に基づいて以下に説明する。
造工程を、図2に基づいて以下に説明する。
【0018】まず、第一導電型半導体領域であるp形シ
リコン基板27の表面にレジストRを形成し(図2A)、
そのレジストRをマスクにして等方性エッチングを行う
と、P形シリコンがカットされる(図2B)。次に、レ
ジストを除去し、凸部29が形成される(図2C)。次
に、熱酸化によってシリコン酸化膜19(厚さ2nm程度)
を形成し、さらに減圧CVD法により厚さ50nm程度のシ
リコン窒化膜である減圧SiN膜17をシリコン酸化膜19上
に堆積させる。さらに、CVD法によりゲート電極であ
るポリシリコン膜14を成長形成させる(図2D)。次
に、ポリシリコン膜上にレジストを施して、シリコン酸
化膜19と減圧SiN膜17とポリシリコン膜14をカットする
(図2E)。次に、ヒ素またはリンをイオン注入および
熱拡散させて、n+層21、23を形成する(図1)。この
時、第二導電型のドレイン領域であるn + ドレイン層21
と第二導電型のソース領域であるn + ソース層23によっ
てチャンネル領域25が形成される。
リコン基板27の表面にレジストRを形成し(図2A)、
そのレジストRをマスクにして等方性エッチングを行う
と、P形シリコンがカットされる(図2B)。次に、レ
ジストを除去し、凸部29が形成される(図2C)。次
に、熱酸化によってシリコン酸化膜19(厚さ2nm程度)
を形成し、さらに減圧CVD法により厚さ50nm程度のシ
リコン窒化膜である減圧SiN膜17をシリコン酸化膜19上
に堆積させる。さらに、CVD法によりゲート電極であ
るポリシリコン膜14を成長形成させる(図2D)。次
に、ポリシリコン膜上にレジストを施して、シリコン酸
化膜19と減圧SiN膜17とポリシリコン膜14をカットする
(図2E)。次に、ヒ素またはリンをイオン注入および
熱拡散させて、n+層21、23を形成する(図1)。この
時、第二導電型のドレイン領域であるn + ドレイン層21
と第二導電型のソース領域であるn + ソース層23によっ
てチャンネル領域25が形成される。
【0019】上記の様なメモリセル2は、情報”1”の
状態すなわちSiN膜17に電子がトラップされた状態と、
情報”0”の状態すなわちSiN膜17に電子がトラップさ
れていない状態との二通りを取り得る。
状態すなわちSiN膜17に電子がトラップされた状態と、
情報”0”の状態すなわちSiN膜17に電子がトラップさ
れていない状態との二通りを取り得る。
【0020】最初の状態では、このメモリセル2のSiN
膜17には電子がトラップされていない。この時、メモリ
セル2のポリシリコン膜14に10V程度の電圧を印加する
(図示せず)と、電界が発生する。この電界は、図3に
示した電気力線16からも解るように、凸部29で局所的に
強められる。すなわちチャンネル領域25の表面におい
て、凸部29は他の部分より非常に強い電界を有すること
になる。つまり、10V程度の電圧でもチャンネル領域25
の電子をこの電界効果によって強くひっぱることが出来
る。従って、チャンネル領域25の電子が、多数、シリコ
ン酸化膜19をトンネリングし、SiN膜17の中に入り、ト
ラップされる。これは、メモリセル2に情報”1”が書
込まれたことを意味する。なお、情報”1”が記憶され
たメモリセル2はエンハンスメント形トランジスタであ
る。
膜17には電子がトラップされていない。この時、メモリ
セル2のポリシリコン膜14に10V程度の電圧を印加する
(図示せず)と、電界が発生する。この電界は、図3に
示した電気力線16からも解るように、凸部29で局所的に
強められる。すなわちチャンネル領域25の表面におい
て、凸部29は他の部分より非常に強い電界を有すること
になる。つまり、10V程度の電圧でもチャンネル領域25
の電子をこの電界効果によって強くひっぱることが出来
る。従って、チャンネル領域25の電子が、多数、シリコ
ン酸化膜19をトンネリングし、SiN膜17の中に入り、ト
ラップされる。これは、メモリセル2に情報”1”が書
込まれたことを意味する。なお、情報”1”が記憶され
たメモリセル2はエンハンスメント形トランジスタであ
る。
【0021】この情報”1”を消去するには、トラップ
されている電子をチャンネル領域25に戻してやる必要が
ある。チャンネル領域25に15V程度の電圧を印加する
と、情報の書込時とは反対方向の電界が発生する。この
電界は、書込時と同様に、凸部29で局所的に強められ
る。すなわちチャンネル領域25の表面において、凸部29
は他の部分より強い電界を有することになる。つまり、
15V程度の電圧でもトラップされている電子をこの電界
効果によって強くひっぱることが出来る。従って、トラ
ップされている電子は、多数、チャンネル領域25に戻
る。なお、情報”0”を記憶したメモリセル2はディプ
レッション形トランジスタである。
されている電子をチャンネル領域25に戻してやる必要が
ある。チャンネル領域25に15V程度の電圧を印加する
と、情報の書込時とは反対方向の電界が発生する。この
電界は、書込時と同様に、凸部29で局所的に強められ
る。すなわちチャンネル領域25の表面において、凸部29
は他の部分より強い電界を有することになる。つまり、
15V程度の電圧でもトラップされている電子をこの電界
効果によって強くひっぱることが出来る。従って、トラ
ップされている電子は、多数、チャンネル領域25に戻
る。なお、情報”0”を記憶したメモリセル2はディプ
レッション形トランジスタである。
【0022】情報の読み出しにおいては、メモリセル2
のソース23とドレイン21間に5V程度の電圧を印加した
時にチャンネル領域25を電流が流れるかどうかで、情
報”0”が記憶されているか、情報”1”が記憶されて
いるかが判断される。
のソース23とドレイン21間に5V程度の電圧を印加した
時にチャンネル領域25を電流が流れるかどうかで、情
報”0”が記憶されているか、情報”1”が記憶されて
いるかが判断される。
【0023】つまり、情報”0”が記憶されている場合
(SiN膜17に電子がトラップされていない場合)、メモ
リセル2はディプレッション形トランジスタであるか
ら、メモリセル2のチャンネル領域25は通電状態にあ
る。従って、チャンネル領域25には電流が流れる。一
方、情報”1”が記憶されている場合(SiN膜17に電子
がトラップされている場合)、メモリセル2はエンハン
スメント形トランジスタであるから、チャンネル領域25
は通電状態にない。従って、チャンネル領域25には電流
が流れない。
(SiN膜17に電子がトラップされていない場合)、メモ
リセル2はディプレッション形トランジスタであるか
ら、メモリセル2のチャンネル領域25は通電状態にあ
る。従って、チャンネル領域25には電流が流れる。一
方、情報”1”が記憶されている場合(SiN膜17に電子
がトラップされている場合)、メモリセル2はエンハン
スメント形トランジスタであるから、チャンネル領域25
は通電状態にない。従って、チャンネル領域25には電流
が流れない。
【0024】次に、上記のメモリセル2を用いて、メモ
リ回路を構成した一例を示す。
リ回路を構成した一例を示す。
【0025】まず、情報を書込む場合の動作原理を説明
する。図4に1024ビットのメモリLSIの構成を概
念図で示す。
する。図4に1024ビットのメモリLSIの構成を概
念図で示す。
【0026】メモリセルアレイAには、メモリセル2
が、32(行)×32(列)で計1024個(1Kビッ
ト)、マトリクス状に並んでいる。各メモリセル2のソ
ースに、選択トランジスタ4のドレインがそれぞれ接続
されている。また、デコーダ8からは、各選択トランジ
スタ4のゲート電極に接続するワードラインWLが配線
されている。また、コントロールゲートラインCGL
は、各メモリセル2のゲート電極14に接続されている。
さらに、コラムデコーダ6からは、各メモリセル2のド
レイン21に接続するデータラインDLが配線されてい
る。また、シリコン基板27には、ウエルラインWellが接
続されている。
が、32(行)×32(列)で計1024個(1Kビッ
ト)、マトリクス状に並んでいる。各メモリセル2のソ
ースに、選択トランジスタ4のドレインがそれぞれ接続
されている。また、デコーダ8からは、各選択トランジ
スタ4のゲート電極に接続するワードラインWLが配線
されている。また、コントロールゲートラインCGL
は、各メモリセル2のゲート電極14に接続されている。
さらに、コラムデコーダ6からは、各メモリセル2のド
レイン21に接続するデータラインDLが配線されてい
る。また、シリコン基板27には、ウエルラインWellが接
続されている。
【0027】例えば、メモリセル2m,nに情報を書込む
場合について考える。コントロールゲートラインCGL
nだけにプログラミング電圧Vppが印加される。この
時、データラインDLm以外のラインには、デコーダ6
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインWLnには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインCGLnとゲートで
接続するメモリセル2のうち、ドレインとソースと基板
の電位がすべて0となっているのは、プログラミング禁
止電圧Viが印加されないデータラインDLmとドレイン
で接続するメモリセル2m,nだけである。つまり、メモ
リセル2m,nだけにプログラミング電圧Vppによる電界効
果が作用し、チャンネル領域内の電子がSiN膜17のトラ
ップにトラップされる。以上の様に、メモリセル2m,n
だけに情報”1”が書込まれる。
場合について考える。コントロールゲートラインCGL
nだけにプログラミング電圧Vppが印加される。この
時、データラインDLm以外のラインには、デコーダ6
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインWLnには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインCGLnとゲートで
接続するメモリセル2のうち、ドレインとソースと基板
の電位がすべて0となっているのは、プログラミング禁
止電圧Viが印加されないデータラインDLmとドレイン
で接続するメモリセル2m,nだけである。つまり、メモ
リセル2m,nだけにプログラミング電圧Vppによる電界効
果が作用し、チャンネル領域内の電子がSiN膜17のトラ
ップにトラップされる。以上の様に、メモリセル2m,n
だけに情報”1”が書込まれる。
【0028】次に、メモリセル2m,nの情報を読み出す
場合の動作原理を、図5に基づいて説明する。
場合の動作原理を、図5に基づいて説明する。
【0029】図5の構成は、図4と同じである。ロウデ
コーダ8によってワードラインWLnだけに電圧Vddを
印加する。また、全てデータラインDLには電圧Vddが
印加されている。この時、電子がトラップされている
(情報”1”が記憶されている)メモリセル2のチャン
ネル領域25は、上述したように通電状態にないので、各
データラインDLを流れる電流は、そのままコラムデコ
ーダ6に入力される。一方、電子がトラッブされていな
い(情報”0”が記憶されている)メモリセル2のチャ
ンネル領域25は通電状態にある。従って、ゲート電極に
電圧Vddを印加され、選択トランジスタ4がON状態に
なった場合には、各データラインDLを流れる電流はメ
モリセル2、選択トランジスタ4を介して接地電位に落
ちる。従って、コラムデコーダ6には電流が入力されな
い。この時、コラムデコーダ6は、データラインDLm
からの電流だけを出力するようになっている。この出力
は、センスアンプ10によって、増幅され、読み出され
る。以上より、メモリセル2m,nからの情報だけが読み
出されることになる。
コーダ8によってワードラインWLnだけに電圧Vddを
印加する。また、全てデータラインDLには電圧Vddが
印加されている。この時、電子がトラップされている
(情報”1”が記憶されている)メモリセル2のチャン
ネル領域25は、上述したように通電状態にないので、各
データラインDLを流れる電流は、そのままコラムデコ
ーダ6に入力される。一方、電子がトラッブされていな
い(情報”0”が記憶されている)メモリセル2のチャ
ンネル領域25は通電状態にある。従って、ゲート電極に
電圧Vddを印加され、選択トランジスタ4がON状態に
なった場合には、各データラインDLを流れる電流はメ
モリセル2、選択トランジスタ4を介して接地電位に落
ちる。従って、コラムデコーダ6には電流が入力されな
い。この時、コラムデコーダ6は、データラインDLm
からの電流だけを出力するようになっている。この出力
は、センスアンプ10によって、増幅され、読み出され
る。以上より、メモリセル2m,nからの情報だけが読み
出されることになる。
【0030】次に、上記の1024ビットのメモリLS
Iに記憶された情報を一括消去する場合の動作原理を、
図6に基づいて説明する。図6の構成は、図4と同じで
ある。各コントロールゲートCGラインを接地した上
で、ウエルラインWellを介して各メモリセル2のシリコ
ン基板27にプログラミング電圧Vppを印加する。この
時、トラップされている電子は、電界効果によりチャン
ネル領域25に戻る。つまり、書込まれている情報”1”
は全て消去され、全てのメモリセル2が情報”0”を記
憶した状態となる。
Iに記憶された情報を一括消去する場合の動作原理を、
図6に基づいて説明する。図6の構成は、図4と同じで
ある。各コントロールゲートCGラインを接地した上
で、ウエルラインWellを介して各メモリセル2のシリコ
ン基板27にプログラミング電圧Vppを印加する。この
時、トラップされている電子は、電界効果によりチャン
ネル領域25に戻る。つまり、書込まれている情報”1”
は全て消去され、全てのメモリセル2が情報”0”を記
憶した状態となる。
【0031】上記の様な構成で、メモリセル2を用いた
半導体記憶装置が形成される。
半導体記憶装置が形成される。
【0032】上記の実施例においては、第一絶縁膜であ
るシリコン酸化膜19を薄膜(厚さ2nm程度)に形成した
が、電界を印加した時にトンネリング効果が現われる範
囲ならば、シリコン酸化膜の厚さを変えてもよい。シリ
コン酸化膜の膜厚は、厚いほうがSiN膜にトラップされ
た電子がチャンネル領域に戻ること(バックトンネリン
グ)が発生しにくい。
るシリコン酸化膜19を薄膜(厚さ2nm程度)に形成した
が、電界を印加した時にトンネリング効果が現われる範
囲ならば、シリコン酸化膜の厚さを変えてもよい。シリ
コン酸化膜の膜厚は、厚いほうがSiN膜にトラップされ
た電子がチャンネル領域に戻ること(バックトンネリン
グ)が発生しにくい。
【0033】なお、上記実施例では、第一導電型をp型
とし第二導電型をn型としたが、第一導電型をn型と
し、第二導電型をp型としてもよい。
とし第二導電型をn型としたが、第一導電型をn型と
し、第二導電型をp型としてもよい。
【0034】
【発明の効果】請求項1に係る半導体記憶装置は、チャ
ネル領域の表面を凸状に形成し、ゲート電極の下面を、
チャネル領域の表面に形成される凸状形状に追従しない
ように形成することを特徴としている。従って、情報を
書込む場合(ゲート電極に電圧を印加した場合)、上記
凸部で局所的に強められた電界によってチャネル領域か
ら電子が前記シリコン酸化膜をトンネリングしやすい。
また、情報を消去する場合(チャネル領域に電圧を印加
した場合)、前記凸部で、局所的に強められた電界によ
って前記シリコン窒化膜にトラップされている電子が前
記シリコン酸化膜をトンネリングしやすい。つまり、前
記シリコン酸化膜厚さを一定とした場合、従来より低い
プログラミング電圧で、情報の書込および消去を行うこ
とが出来る。低電圧で情報の書込みおよび消去を行う
と、電圧による前記シリコン酸化膜へのストレスが軽減
できる。また、メモリセルを高耐圧構造にする必要がな
いから、メモリセルの容積を小さくすることが出来き、
高集積化に役立つ。さらに、製造工程が簡単になる為、
製造効率を向上させることが出来る。
ネル領域の表面を凸状に形成し、ゲート電極の下面を、
チャネル領域の表面に形成される凸状形状に追従しない
ように形成することを特徴としている。従って、情報を
書込む場合(ゲート電極に電圧を印加した場合)、上記
凸部で局所的に強められた電界によってチャネル領域か
ら電子が前記シリコン酸化膜をトンネリングしやすい。
また、情報を消去する場合(チャネル領域に電圧を印加
した場合)、前記凸部で、局所的に強められた電界によ
って前記シリコン窒化膜にトラップされている電子が前
記シリコン酸化膜をトンネリングしやすい。つまり、前
記シリコン酸化膜厚さを一定とした場合、従来より低い
プログラミング電圧で、情報の書込および消去を行うこ
とが出来る。低電圧で情報の書込みおよび消去を行う
と、電圧による前記シリコン酸化膜へのストレスが軽減
できる。また、メモリセルを高耐圧構造にする必要がな
いから、メモリセルの容積を小さくすることが出来き、
高集積化に役立つ。さらに、製造工程が簡単になる為、
製造効率を向上させることが出来る。
【0035】請求項2に係る半導体記憶装置は、チャネ
ル領域の表面を凸状に形成し、ゲート電極の下面を、ほ
ぼ平坦になるように形成することを特徴としている。従
って、情報を書込む場合(ゲート電極に電圧を印加した
場合)、上記凸部で局所的に強められた電界によってチ
ャネル領域から電子が前記シリコン酸化膜をトンネリン
グしやすい。また、情報を消去する場合(チャネル領域
に電圧を印加した場合)、前記凸部で、局所的に強めら
れた電界によって前記シリコン窒化膜にトラップされて
いる電子が前記シリコン酸化膜をトンネリングしやす
い。つまり、前記シリコン酸化膜厚さを一定とした場
合、従来より低いプログラミング電圧で、情報の書込お
よび消去を行うことが出来る。
ル領域の表面を凸状に形成し、ゲート電極の下面を、ほ
ぼ平坦になるように形成することを特徴としている。従
って、情報を書込む場合(ゲート電極に電圧を印加した
場合)、上記凸部で局所的に強められた電界によってチ
ャネル領域から電子が前記シリコン酸化膜をトンネリン
グしやすい。また、情報を消去する場合(チャネル領域
に電圧を印加した場合)、前記凸部で、局所的に強めら
れた電界によって前記シリコン窒化膜にトラップされて
いる電子が前記シリコン酸化膜をトンネリングしやす
い。つまり、前記シリコン酸化膜厚さを一定とした場
合、従来より低いプログラミング電圧で、情報の書込お
よび消去を行うことが出来る。
【0036】低電圧で情報の書込みおよび消去を行う
と、電圧による前記シリコン酸化膜へのストレスが軽減
できる。また、メモリセルを高耐圧構造にする必要がな
いから、メモリセルの容積を小さくすることが出来き、
高集積化に役立つ。さらに、製造工程が簡単になる為、
製造効率を向上させることが出来る。
と、電圧による前記シリコン酸化膜へのストレスが軽減
できる。また、メモリセルを高耐圧構造にする必要がな
いから、メモリセルの容積を小さくすることが出来き、
高集積化に役立つ。さらに、製造工程が簡単になる為、
製造効率を向上させることが出来る。
【図1】本発明の一実施例によるメモリセル2の断面構
成略図である。
成略図である。
【図2】メモリセル2の製造工程を示す図である。
【図3】本発明の一実施例において、チャンネル領域の
凸部で電界が局所的に強められることを示す図である。
凸部で電界が局所的に強められることを示す図である。
【図4】本発明の一実施例によるメモリセルへの情報の
書込原理を説明する為のメモリLSIの構成を概念図で
ある。
書込原理を説明する為のメモリLSIの構成を概念図で
ある。
【図5】本発明の一実施例によるメモリセルからの情報
の読み出し原理を説明する為のメモリLSIの構成を概
念図である。
の読み出し原理を説明する為のメモリLSIの構成を概
念図である。
【図6】本発明の一実施例によるメモリセルに記憶され
た情報の消去原理を説明する為のメモリLSIの構成を
概念図である。
た情報の消去原理を説明する為のメモリLSIの構成を
概念図である。
【図7】従来のメモリセル1の断面構成略図である。
【図8】メモリセル1の製造工程を示す図である。
【図9】メモリセル1の製造工程を示す図である。
27・・・p形シリコン基板 21・・・n+形ドレイン層 23・・・n+形ソース層 25・・・チャンネル領域 19・・・シリコン酸化膜 17・・・SiN膜 14・・・ポリシリコン膜 29・・・凸部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項1】半導体に形成された第一導電型半導体領域
と、 前記第一導電型半導体領域内に形成された第二導電型の
ソース領域およびドレイン領域と、 ソース領域とドレイン領域との間に形成されたチャネル
領域と、 チャネル領域上に形成されたシリコン酸化膜と、 シリコン酸化膜上に形成されたシリコン窒化膜と、 シリコン窒化膜上に形成されたゲート電極と、 を備えた半導体記憶装置において、 チャネル領域の表面を凸状に形成し、 ゲート電極の下面を、チャネル領域の表面に形成される
凸状形状に追従しないように形成する、 ことを特徴とする半導体記憶装置。 - 【請求項2】半導体に形成された第一導電型半導体領域
と、 前記第一導電型半導体領域内に形成された第二導電型の
ソース領域およびドレイン領域と、 ソース領域とドレイン領域との間に形成されたチャネル
領域と、 チャネル領域上に形成されたシリコン酸化膜と、 シリコン酸化膜上に形成されたシリコン窒化膜と、 シリコン窒化膜上に形成されたゲート電極と、 を備えた半導体記憶装置において、 チャネル領域の表面を凸状に形成し、 ゲート電極の下面を、ほぼ平坦になるように形成する、 ことを特徴とする半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3166845A JP2815495B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体記憶装置 |
US07/846,490 US5278440A (en) | 1991-07-08 | 1992-03-03 | Semiconductor memory device with improved tunneling characteristics |
US07/884,573 US5429965A (en) | 1991-07-08 | 1992-05-18 | Method for manufacturing a semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3166845A JP2815495B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0513776A JPH0513776A (ja) | 1993-01-22 |
JP2815495B2 true JP2815495B2 (ja) | 1998-10-27 |
Family
ID=15838719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3166845A Expired - Fee Related JP2815495B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US5278440A (ja) |
JP (1) | JP2815495B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO1995024057A2 (en) * | 1994-03-03 | 1995-09-08 | Rohm Corporation | Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase |
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JP3250465B2 (ja) * | 1996-09-06 | 2002-01-28 | ヤマハ株式会社 | 電子シェーディングダメージの測定方法 |
EP0833393B1 (en) * | 1996-09-30 | 2011-12-14 | STMicroelectronics Srl | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
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