KR100364040B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 각 메모리 셀(1)은 p형 실리콘 기판(71) 표면에 형성된 소스/드레인 영역으로 되는 확산층(12, 13)과, 이들 확산층(12, 13)의 사이에 형성된 채널 영역(14)을 갖는다. 채널 영역(14)의 위쪽에는 실리콘 산화막(15), 실리콘 질화막(16) 및 실리콘 산화막(17)으로 이루어지는 적층 구조의 절연막(18)이 형성된다. 이 적층 구조의 절연막(18)의 상면에 게이트 전극(19)이 형성된다. 이 게이트 전극(19)은 워드선으로서 이용된다. 또한, 확산층(12, 13)과 게이트 전극(19) 사이에는 층간 절연막(20)이 형성된다. 적층 구조의 절연막(18) 중의 실리콘 질화막(16)에 기판으로부터의 핫 일렉트론(hot electron)을 주입함으로써, 데이터의 기록이 행해진다. 실리콘 질화막(16)과 확산층(13)은 상하 방향이 일부 오버랩되어 있고, 실리콘 질화막(16)과 확산층(12)의 사이에는 오프셋부(50)가 설치된다.

Description

반도체 기억 장치 및 그 제조 방법{A SEMICONDUCTOR MEMORY DEVICE AND A METHOD OF MAKING THEREOF}
본 발명은 전기적으로 재기입이 가능한 반도체 기억 장치에 관한 것으로, 특히 미세한 구조의 메모리 셀을 형성하는 기술에 관한 것이다.
도 1은 종래의 M(O)NOS형 EEPROM의 셀 단면 구조를 도시한 도면이다. 도 1의 메모리 셀은 n형 실리콘 기판(51) 상의 p형 웰 영역(52)의 상면에 형성된 메모리 셀 트랜지스터(53)와, 제1 및 제2 선택 트랜지스터(54, 55)를 갖는다. 메모리 셀 트랜지스터(53)의 게이트 절연막(56)은 실리콘 산화막(57)/실리콘 질화막(58)/터널 산화막(59)으로 이루어지는 적층 구조로 되어 있고, 실리콘 질화막(58)은 기판(52)으로부터의 다이렉트 터널 주입된 전자의 전하 축적층으로서 이용된다.
도 1과 같은 구조의 EEPROM에 데이터를 기록하는 경우, 먼저 미리 정한 셀 블록 내의 전체 메모리 셀의 데이터 소거를 행한다. 구체적으로는, p형 웰 영역(52)에 정(正)의 고전압을 인가하고, 실리콘 질화막(58)으로부터 p형 웰 영역(52)에 전자를 다이렉트 터널에 의해 방출시킨다. 이로 인해, 전체 메모리 셀은 통상 온 상태로 된다.
다음에, 소망하는 메모리 셀에 데이터의 기록을 행한다. 구체적으로는, 제1 선택 트랜지스터(54), 메모리 셀 트랜지스터(53)의 제어 게이트 및 도시하지 않은 비트 선을 지정함으로써, 임의의 메모리 셀을 선택한다. 메모리 셀 트랜지스터(53)로의 기록은 제2 선택 트랜지스터(55)를 오프로 한 상태에서, 비트 선을 접지 레벨로, 제1 선택 트랜지스터(54)와 제어 게이트(53)에 고전압을 인가하여 행한다. 이로 인해, 기판(52)으로부터 실리콘 질화막(58)에 전자가 다이렉트 터널 주입된다.
도 1의 제어 게이트(53)는 복수의 메모리 셀에서 공유하고 있고, 비선택 메모리 셀로의 데이터 기록을 회피하기 위해, 비선택 메모리 셀의 비트 선은 중간 전위로 설정된다. 또한, 비트선으로부터 소스 측으로 관통 전류가 흐르지 않도록 제2 선택 트랜지스터(55)는 오프 상태로 설정된다.
도 1의 EEPROM에는 이하의 ①②의 문제가 있다.
① 메모리 셀마다 2개의 선택 트랜지스터(54, 55)가 필요하기 때문에, 셀 사이즈가 크게 되지 않을 수 없어, 메모리 용량의 대용량화가 곤란하다.
② 실리콘 질화막(58)에 기록된 전하가 다이렉트 터널링에 의해 기판 측으로 빠져나가는, 소위 전하 누출이 일어나기 쉬운 구조이기 때문에, 전하 보유 특성이나쁘다.
상기 ①②의 문제를 해결하는 한 방법으로서, 가상 접지형(Virtual Ground Array)의 EPROM이나 EEPROM이 제안되어 있다.
도 2는 가상 접지형 EEPROM의 개략 단면도, 도 3은 가상 접지형 EPROM의 내부 구성을 도시한 회로도이다.
가상 접지형의 EEPROM이나 EPROM에서는 도 3에 도시한 바와 같이 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이(2)를 갖는다. 메모리 셀 어레이(2) 내의 동일 행의 메모리 셀 내의 제어 게이트는 공통으로 접속되어 워드선을 구성하고 있다. 또한, 열 방향으로 인접하는 메모리 셀(1)의 소스와 드레인은 서로 접속되고, 동일 열의 소스와 드레인은 공통으로 접속되어 열 선을 구성하고 있다.
각 메모리 셀(1)은 도 2에 도시한 바와 같이 부유 게이트(61)와 제어 게이트(62)를 구비하고 있고, 그 하부의 반도체 기판(63) 내에는 소스 영역이나 드레인 영역으로서 이용되는 n+확산층(64)과 n-확산층(65)이 형성되어 있다. 구체적으로는, n+확산층(64)의 n-확산층(65)에 가까운 측이 소스 영역으로 되고, 그 반대측이 드레인 영역으로 된다. 또한, 부유 게이트(61)는 n+확산층(64) 및 n-확산층(65)과 오버랩하도록 형성되어 있다.
도 2의 EEPROM에 데이터를 기록하는 경우, 소스 확산층을 접지 레벨로 하여 워드선과 드레인 확산층에 고전압을 인가한다. 이로 인해, 드레인측으로부터 부유 게이트(61)에 핫 일렉트론 주입이 행해진다.
선택 셀의 소스측에 인접하는 비선택 셀은 그 드레인 확산층을 접지 레벨로 하여 데이터의 기록을 회피한다. 또한, 선택 셀의 드레인 측에 인접하는 비선택 셀은 그 드레인 확산층과 소스 확산층을 동(同)전위로 하여 데이터의 기록을 회피함과 동시에, 프로그램 전류의 저감을 도모한다.
도 2의 EEPROM에는 이하의 ③④의 문제가 있다.
③ 기록 시에, 메모리 셀(1)의 단일체(single unit)에 mA 레벨의 큰 프로그램 전류가 흐른다.
④ 확산층 배선이나 선택 트랜지스터 등을 형성하는 패턴은 전압 강하가 비교적 크기 때문에, 기록 특성이 나쁘고, 임계치 전압의 오차도 커진다. 이 때문에, 다(多)비트 동시 기록은 어렵다.
⑤ 2층 게이트 구조이기 때문에, 구조가 복잡하고 제조 프로세스도 복잡해진다.
이와 같이, ③④⑤의 문제가 있기 때문에, EEPROM의 회로 구성을 가상 접지형으로 해도 양호한 전기적 특성은 얻어지지 않고, 결과적으로 메모리의 대용량화가 곤란해진다.
도 3의 EPROM의 데이터 소거를 행하는 경우는 반도체 기판 상으로부터 자외선을 조사하고, 부유 게이트 내의 전자를 방출시킨다. 또한, 도 3의 EPROM의 데이터 판독은 이하의 순서로 행한다. 예를 들면, 도 3의 메모리 셀(1a)의 데이터를 판독하는 경우에는 모든 선택 게이트 SG1∼SG4를 전원 전압 Vdd로, 메모리 셀(1a)이 접속된 게이트 선 Gn을 전원 전압 Vdd로, 그 이외의 게이트 선을 접지 전압 Vss로, 소스 컨택트 SC1보다 좌측의 소스 컨택트 전부를 접지 전압 Vss로, 소스 컨택트 SC2보다 우측의 소스 컨택트 전부를 전원 전압 Vdd로, 드레인 컨택트 DC1보다 좌측의 드레인 컨택트 전부를 접지 전압 Vss로, 드레인 컨택트 DC2보다 우측의 드레인 컨택트 전부를 전원 전압 Vdd로 각각 설정하고, 드레인 컨택트 DC2로 유입하는 전류의 크기에 의해 「0」과 「1」을 판별한다.
이와 마찬가지로, 도 3의 메모리 셀(1b, 1c, 1d)의 데이터를 판독하는 경우에는 선택 게이트(SG1∼SG4), 게이트 선(G1∼Gm), 소스 컨택트(SC1∼SC3), 드레인 컨택트(DC1∼DC3)의 각각에 도 4에 도시한 바와 같은 전압을 인가한다.
한편, 도 3의 EPROM으로의 데이터 기록은 이하의 순서로 행한다. 예를 들면, 도 3의 메모리 셀(1a)에 데이터를 기록하는 경우는 모든 선택 게이트(SG1∼SG4)를 전원 전압 Vdd로, 메모리 셀(1a)이 접속된 게이트 선 Gn을 전원 전압 Vdd보다도 높은 전압 Vpd로, 그 이외의 게이트 선을 접지 전압 Vss로, 소스 컨택트 SC1보다 좌측의 소스 컨택트 전부를 접지 전압 Vss로, 소스 컨택트 SC2보다 우측의 소스 컨택트 전부를 전압 Vpd로, 드레인 컨택트 DC1보다 좌측의 드레인 컨택트 전부를 접지 전압 Vss로, 드레인 컨택트 DC2보다 우측의 드레인 컨택트 전부를 전압 Vpd로 각각 설정한 상태에서, 메모리 셀(1a)의 채널 부분으로부터 부유 게이트로 전자를 주입한다. 이상의 조작에 의해, 부유 게이트에 전자가 주입된 메모리 셀(1)의 임계치 전압을 전원 전압 Vdd보다도 높게 할 수 있다.
이와 마찬가지로, 도 3의 메모리 셀(1b, 1c, 1d)에 데이터를 기록하는 경우의 전압 설정 방법은 도 5에 도시한 바와 같다.
도 3의 EPROM에 데이터를 기록하는 경우, 일부의 소스 선이나 드레인 선이 플로팅 상태로 된다고 하는 문제가 있고, 비선택 셀에 데이터가 잘못 기록될 우려가 있다.
예를 들면, 도 6은 메모리 셀(1b)에 데이터를 기록하는 경우의 각 소스 선이나 드레인 선의 전압을 도시한 도면이다. 도시한 바와 같이, 메모리 셀(1b)의 드레인 선 D21에 전압 Vpd가, 소스 선 S21에 접지 전압 Vss가 인가되어 메모리 셀(1b)의 데이터 기록이 행해지지만, 이때 소스선 S21의 우측에 인접하는 드레인 선 D22는 플로팅 상태(F)로 된다. 이 때문에, 소스 선 S22가 접지 전압 Vss로 될 때까지의 사이에 메모리 셀(1d)에 데이터가 잘못 기록될 우려가 있다. 이와 마찬가지로, 메모리 셀(1d)로의 데이터 기록을 행하는 경우에도 그 인접하는 메모리 셀(1c)에 데이터가 잘못 기록될 우려가 있다.
그런데, 소스측으로부터 부유 게이트 내로 전자를 주입하는, 소위 소스 사이드 인젝션형의 EEPROM이 제안되어 있다. 도 7은 소스 사이드 인젝션형 EEPROM의 기본 구조를 도시한 단면도이다.
도 7의 EEPROM은 소스 영역(61)과 드레인 영역(62)의 사이에 메모리 셀 트랜지스터(63)와 선택 트랜지스터(64)를 인접하게 배치한 구조로 되어 있다. 메모리 셀 트랜지스터(63)는 제어 게이트(65)와 부유 게이트(66)를 갖고 있고, 선택 트랜지스터(64)는 선택 게이트(67)를 갖는다. 부유 게이트(66)는 폴리실리콘으로 형성하는 것이 일반적이다.
데이터(전자)의 기록은 제어 게이트(65)에 고전압을 인가하고, 드레인-소스 사이에 소정의 전압을 인가하여 선택 트랜지스터(64)의 임계치 전압보다도 약간 높은 전압을 선택 게이트(67)에 인가한다. 이로 인해, 전자는 부유 게이트(66)의 소스측으로부터 부유 게이트(66)로 주입된다.
이 동작 원리는 다음과 같다. 기록 바이어스 상태에서는 부유 게이트(66)는 제어 게이트(65)와의 커플링으로 중간 전위로 되어 있다. 부유 게이트(66) 아래의 채널은 부유 게이트(66)의 전위에 걸맞는 부전하를 필요로 하지만, 채널 전류가 선택 트랜지스터(64)에 의해 낮게 억제되어 있기 때문에, 채널 전자에 의한 부(負)전하량으로는 불충분하다. 이 부족분을 보충하기 위해, 기판 불순물의 도너가 이온화하도록 부유 게이트(66) 아래에는 깊은 공핍층 S가 형성된다.
즉, Si 기판 표면의 에너지 레벨이 심하게 내려간다. 그리고, 부유 게이트(66) 아래에 있는 Si 기판 상의 산화막의 에너지 레벨도 심하게 내려간다. 이로 인해, Si-산화막의 에너지 장벽이 보전된다.
이 상태에서, 소스 영역(61)으로부터 선택 트랜지스터(67)의 채널을 통해 부유 게이트(66) 아래의 채널 영역에 에너지를 손실하지 않고 진입한 전자는 그 상면의 산화막 전도대의 에너지 레벨보다도 높은 에너지 레벨로 되어 진입한다. 그리고 그 전자는 부유 게이트(66)와 기판 사이의 전계를 따라 산화막의 에너지 장벽을 넘어 부유 게이트(66)로 주입된다.
한편, 데이터(전자)의 소거는 제어 게이트(65) 및 선택 게이트(64)를 접지하고, 드레인 영역(62)에 12V 정도의 전압을 인가하여 부유 게이트(66)로부터 드레인영역(62)으로 F-N 터널 효과로 전자를 인출시킴으로써 행해진다.
이와 같이, 도 7의 EEPROM은 선택 트랜지스터(64)가 프로그램 전류를 낮게 억제하고 있고, 부유 게이트(66)의 소스측으로부터 전자의 진행 방향을 따라 전자를 주입하기 때문에, 드레인측으로부터 전자를 주입하는 통상의 핫 일렉트론 주입보다도 전자의 주입 효율이 좋다고 하는 특징을 갖는다.
그러나, 도 7의 EEPROM은 부유 게이트를 폴리실리콘 등의 도전 재료로 형성하고 있다. 부유 게이트를 도전 재료로 형성하면, 부유 게이트가 제어 게이트와 용량 결합을 일으켜서, 부유 게이트에 직접 전압을 인가하지 않아도 부유 게이트의 전압은 제어 게이트에 인가한 전압과 접지 전압의 중간 전압으로 된다.
그렇지만, 부유 게이트와 제어 게이트의 용량 결합이 약하면, 부유 게이트의 전압이 낮게 되어 전자의 주입 효율이 저하하기 때문에, 도 8에 도시한 바와 같이 부유 게이트의 표면적을 가능한 한 넓게 하여 부유 게이트와 제어 게이트의 커플링비를 높게 할 필요가 있다. 이 때문에, 셀 사이즈를 소형화하는 것이 곤란하여, 고집적화에 장애가 되었다.
본 발명의 목적은 소비 전류가 적고, 메모리 용량의 대용량화가 실현가능한 반도체 기억 장치 및 그 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 내부 구성을 복잡하게 하지 않고 잘못된 기록을 확실하게 방지할 수 있는 반도체 기억 장치를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 전하 축적층에 저전압으로 전자를 주입할 수 있고, 전자의 주입 효율이 좋으며, 셀 사이즈를 소형화할 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 데에 있다.
본 발명에 관한 반도체 기억 장치는,
반도체 기판의 상면에 거의 평행한 방향으로 서로 접하게 형성되는 제1 확산층 영역 및 제1 채널 영역과,
상기 반도체 기판의 상면에 거의 평행한 방향으로 상기 제1 채널 영역에 접하게 형성되는 제2 채널 영역과,
상기 반도체 기판의 상면에 거의 평행한 방향으로 상기 제2 채널 영역에 접하게 형성되는 제2 확산층 영역과,
상기 제1 채널 영역 상에 형성되는 적층 구조의 전하 축적층과,
상기 전하 축적층 상에 형성되는 절연층과,
상기 전하 축적층과 상기 절연층의 상면에 형성되는 게이트 전극을 갖고 있고,
상기 게이트 전극 아래의 상기 제1 채널 영역의 임계치를 상기 게이트 전극 아래의 제2 채널 영역의 임계치보다도 높게 한다.
본 발명에 따르면, 전하 축적층으로서 실리콘 질화막을 이용하기 때문에, 제어 게이트에 인가한 전압과 거의 동일한 전압을 실리콘 질화막에 인가할 수 있어, 데이터 기록 시에 제어 게이트에 인가하는 프로그램 전압을 낮게 설정할 수 있다.
본 발명에 관한 반도체 기억 장치는,
제어 게이트 및 부유 게이트를 갖는 메모리 셀을 행방향 및 열방향으로 매트릭스 형태로 배치하고, 동일 행의 각 메모리 셀의 제어 게이트를 공통으로 접속하여 행 선을 구성하며, 동일 열의 각 메모리 셀의 소스를 공통으로 접속하여 소스 선을 구성하고, 동일 열의 각 메모리 셀의 드레인을 공통으로 접속하여 드레인 선을 구성한 가상 접지 방식의 메모리 셀 어레이와,
제1∼제6 선택 게이트 선과,
각 게이트 단자가 상기 제1 선택 게이트 선에 공통으로 접속되어, 각각 대응하는 소스 선을 선택하는 복수의 제1 소스선 선택 트랜지스터와,
각 게이트 단자가 상기 제2 선택 게이트 선에 공통으로 접속되어, 각각 대응하는 소스 선을 선택하는 복수의 제2 소스선 선택 트랜지스터와,
각 게이트 단자가 상기 제3 선택 게이트 선에 공통으로 접속되어, 각각 대응하는 소스 선을 선택하는 복수의 제3 소스선 선택 트랜지스터와,
각 게이트 단자가 상기 제4 선택 게이트 선에 공통으로 접속되어, 각각 대응하는 드레인 선을 선택하는 복수의 제1 드레인선 선택 트랜지스터와,
각 게이트 단자가 상기 제5 선택 게이트 선에 공통으로 접속되어, 각각 대응하는 드레인 선을 선택하는 복수의 제2 드레인선 선택 트랜지스터와,
각 게이트 단자가 상기 제6 선택 게이트 선에 공통으로 접속되어, 각각 대응하는 드레인 선을 선택하는 복수의 제3 드레인선 선택 트랜지스터를 구비하고,
인접하는 2개의 소스 선 중 한쪽의 소스 선에는 대응하는 상기 제1 소스선 선택 트랜지스터의 소스 단자가 접속되고, 다른 쪽의 소스 선에는 대응하는 상기 제2 및 제3 소스선 선택 트랜지스터의 소스 단자가 접속되며,
인접하는 2개의 드레인 선 중 한쪽의 드레인 선에는 대응하는 상기 제1 드레인선 선택 트랜지스터의 소스 단자가 접속되고, 다른 쪽의 드레인 선에는 대응하는 상기 제2 및 제3 소스선 선택 트랜지스터의 소스 단자가 접속되고,
상기 메모리 셀로의 데이터 기록 시에 어느 소스선도 플로팅 상태로 되지 않도록 상기 제1∼제3 소스선 선택 트랜지스터를 온·오프 제어하며,
상기 메모리 셀로의 데이터 기록 시에 어느 드레인 선도 플로팅 상태로 되지 않도록 상기 제1∼제3 드레인선 선택 트랜지스터를 온·오프 제어한다.
여기에서, 「제1∼제6의 선택 게이트 선」은 셀렉트 게이트 선 SG0∼SG5에, 「제1 소스선 선택 트랜지스터」는 제1 소스선 선택 트랜지스터 Qs11∼Qs1n에, 「제2 소스선 선택 트랜지스터」는 제2 소스선 선택 트랜지스터 Qs21∼Qs2n에, 「제3 소스선 선택 트랜지스터」는 제3 소스선 선택 트랜지스터 Qs31∼Qs3n에, 「제1 드레인선 선택 트랜지스터」는 제1 드레인선 선택 트랜지스터 Qd11∼Qd1n에, 「제2 드레인선 선택 트랜지스터」는 제2 드레인선 선택 트랜지스터 Qd21∼Qd2n에, 「제3 드레인선 선택 트랜지스터」는 제3 드레인선 선택 트랜지스터 Qd31∼Qd3n에 각각 대응한다.
본 발명에 따르면, 데이터 기록 시에는 소스측으로부터 실리콘 질화막에 전자를 주입하기 때문에, 프로그램 전류를 적게 할 수 있어, 가상 접지형의 구성으로 한 경우라도 소비 전류를 억제할 수 있다.
또한, 소스측으로부터 실리콘 질화막에 전자를 주입하기 때문에, 실리콘 질화막의 전체면에 균등하게 전자를 트랩(trap)시킬 수 있어, 데이터 기록 후의 임계치 전압의 변동이 일어나지 않게 되어 전하 보유 특성이 향상된다.
또한, 본 발명에 따르면, 인접하는 2개의 소스선 중 한쪽의 소스선에 제2 및 제3 소스선 선택 트랜지스터를 접속하고, 또한 인접하는 2개의 드레인선 중 한쪽 드레인선에 제2 및 제3 드레인선 선택 트랜지스터를 접속하도록 했기 때문에, 제2 및 제3 소스선 선택 트랜지스터의 어느 것인가 한쪽을 온시키고, 제2 및 제3 드레인 선 선택 트랜지스터의 어느 것인가 한쪽을 온시키는 제어를 행함으로써, 어느 메모리 셀(1)에 데이터를 기록하는 경우라도 소스선 및 드레인선이 플로팅 상태로 될 염려가 없어져서 잘못된 기록을 확실하게 방지할 수 있다.
또한, 본 발명에 관한 반도체 기억 장치는,
반도체 기판 상에 형성되어, 반도체 기판으로부터의 전자를 주입 가능한 전하 축적층을 갖는 메모리 셀 트랜지스터와,
상기 메모리 셀 트랜지스터에 인접하게 형성되어, 선택 게이트를 갖는 선택 트랜지스터와,
상기 메모리 셀 트랜지스터 및 상기 선택 트랜지스터 양측의 반도체 기판 내에 형성된 소스 영역 및 드레인 영역을 구비하고,
데이터를 기록할 때에는 상기 선택 게이트에 상기 선택 트랜지스터의 임계치 전압보다도 약간 높은 전압을 인가하여 상기 소스 영역에 가까운 측으로부터 상기 전하 축적층에 전자를 주입하며,
상기 메모리 셀 트랜지스터는,
반도체 기판 상면에 형성된 절연막과, 이 절연막의 상면에 형성된 질화 실리콘 막을 포함하는 적층막과, 이 적층막의 상면에 형성된 제어 게이트를 갖고 있고,
상기 적층막 중의 상기 질화 실리콘 막과, 상기 절연막 및 상기 질화 실리콘막의 계면 근방과의 적어도 한쪽이 상기 전하 축적층으로서 이용되며,
메모리 셀의 각각마다 상기 메모리 셀 트랜지스터와 상기 선택 트랜지스터가 설치되고,
각 메모리 셀에 대응하는 상기 메모리 셀 트랜지스터와 상기 선택 트랜지스터를 NAND 접속한다.
본 발명에 따르면, 부유 게이트를 설치하는 대신에 적층막을 설치하고, 적층막 중의 질화 실리콘막과, 적층막 중의 절연막과 질화 실리콘막의 계면 근방과의 적어도 한쪽을 전하 축적층으로서 이용하며, 제어 게이트와 선택 게이트를 인접하게 형성하여 소스측으로부터 전하 축적층에 전자를 주입하도록 했기 때문에, 전자의 주입 효율을 높게 하면서 셀 사이즈를 소형화할 수 있다. 또한, 소스측으로부터 전하 축적층에 전자를 주입하기 때문에, 데이터 기록 시에 제어 게이트 등에 인가하는 전압을 낮게 할 수 있어 고내압 구조로 할 필요가 없어진다. 따라서, 소자의 구조를 간략화할 수 있어 수율 향상 및 코스트다운이 도모된다.
도 1은 종래의 M(O)NOS형 EEPROM의 셀 단면 구조를 도시한 도면.
도 2는 가상 접지형 EEPROM의 개략 단면도.
도 3은 가상 접지형 EPROM의 내부 구성을 도시한 회로도.
도 4는 도 3의 EPROM의 판독 시의 전압 설정도.
도 5는 도 3의 EPROM의 기록 시의 전압 설정도.
도 6은 메모리 셀(1b)에 데이터를 기록하는 경우의 각 소스 선이나 드레인 선의 전압을 도시한 도면.
도 7은 소스 사이드 인젝션(source side injection)형 EEPROM의 기본 구조를 도시한 단면도.
도 8은 부유 게이트와 제어 게이트의 커플링(coupling)비를 높게 하는 예를 도시한 도면.
도 9는 제1 실시형태의 EEPROM의 셀 단면 구조를 도시한 도면.
도 10은 도 9의 메모리 셀의 기록 시의 전압 설정도.
도 11a-11c와 도 12a-12d는 도 9의 EEPROM의 제1 실시형태의 제조 공정도.
도 13a-13d, 도 14a-14d 및 도 15a-15b는 가상 접지형 EEPROM의 제2 실시형태의 제조 공정도.
도 16은 도 13∼도 15의 공정에 의해 형성된 셀 영역의 단면 구조를 도시한 도면.
도 17은 가상 접지 방식의 NOR형 EPROM의 한 실시형태의 등가 회로도.
도 18은 도 17의 EPROM의 기록 시의 전압 설정도.
도 19 및 도 20은 도 1의 EEPROM의 패턴 레이아웃도.
도 21은 본 발명에 관한 반도체 기억 장치의 제4 실시형태의 단면 구조를 도시한 도면.
도 22는 도 1의 EEPROM의 레이아웃도.
도 23 및 도 24는 도 1의 EEPROM의 제조 공정을 도시한 도면.
도 25는 도 21의 EEPROM의 판독·기록 시의 전압 설정도.
도 26은 도 21의 EEPROM의 개략 레이아웃도.
도 27은 도 21의 EEPROM의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : p형 실리콘 기판
12, 13 : 확산층
14 : 채널 영역
15, 17, 22 : 실리콘 산화막
16 : 실리콘 질화막
18 : 절연막
19 : 게이트 전극
20 : 층간 절연막
21 : 필드 산화막
23 : 폴리실리콘 층
24, 25 : 레지스트
29 : WSi 막
30 : 레지스트 패턴
50 : 오프셋부
이하, 본 발명에 관한 반도체 기억 장치에 대해 도면을 참조하면서 구체적으로 설명한다. 이하에서는 반도체 기억 장치의 한 예로서 가상 접지형 EEPROM에 대해 설명한다.
<제1 실시형태>
도 9는 제1 실시형태의 EEPROM의 셀 단면 구조를 도시한 도면이다. 제1 실시형태의 반도체 기억 장치는 도 9의 EEPROM 셀(이하, 메모리 셀이라 함)을 복수 이용하여, 도 3과 마찬가지로 가상 접지형의 구성으로 한 것이다.
보다 상세하게는, 복수의 메모리 셀을 매트릭스 형태로 배치하고, 동일 행의 메모리 셀 내의 제어 게이트를 공통으로 접속하여 워드선 WLi+1∼WL1+m을 구성하고, 동일 열의 메모리 셀 내의 소스와 드레인을 각각 공통으로 접속하여 열 선을 구성하고 있다.
EEPROM을 구성하는 각 메모리 셀(1)은 도 9에 도시한 바와 같이 p형 실리콘 기판(11)의 상면에 형성된 소스/드레인 영역으로 되는 확산층(12, 13)과, 이들 확산층(12, 13)의 사이에 형성된 채널 영역(14)을 갖는다. 채널 영역(14)의 위쪽에는 실리콘 산화막(15), 실리콘 질화막(16) 및 실리콘 산화막(17)으로 이루어지는 적층 구조의 절연막(18)이 형성된다. 이 적층 구조의 절연막(18)의 상면에 게이트 전극(19)이 형성된다. 이 게이트 전극(19)은 워드선으로서 이용된다. 또한, 확산층(12, 13)과 게이트 전극(19)의 사이에는 층간 절연막(20)이 형성된다.
적층 구조의 절연막(18) 중의 실리콘 질화막(16)에 기판으로부터의 핫 일렉트론을 주입함으로써, 데이터의 기록이 행해진다. 실리콘 질화막(16)과 확산층(13)은 상하 방향으로 일부 오버랩되어 있는 것에 대해, 실리콘 질화막(16)과 확산층(12)의 사이에는 오프셋부(50)가 설치되어 있다.
제1 실시형태의 EEPROM을 구성하는 각 메모리 셀(1)은 데이터를 기록하는 경우와 판독하는 경우에 소스와 드레인이 반대로 된다. 즉, 데이터 기록 시는 도 9의 확산층(12)이 소스이고, 확산층(13)이 드레인으로 되는 것에 대해, 데이터 판독 시는 확산층(13)이 소스이고, 확산층(12)이 드레인으로 된다.
다음에, 도 9의 메모리 셀(1)의 데이터 기록의 원리를 설명한다. 데이터 기록 시는 도 10에 도시한 바와 같이 확산층(13)이 5V, 확산층(12)이 0V, 게이트 전극(워드선)(19)이 6V로 설정된다. 도 9의 오프셋부(50)는 게이트 측면으로부터의 전기력선밖에 작용하지 않아 게이트 컨트롤이 약하기 때문에, 약한 반전층이 형성되는데 그친다. 한편, 실리콘 질화막(16) 바로 아래의 채널 영역(14)에는 공핍층이 형성된다. 공핍층이 형성되는 이유는 채널 영역(14)은 강한 게이트 컨트롤을 받기 때문에, 반전층을 형성하게 하지만, 오프셋부(50)가 약반전층이기 때문에, 소스측으로부터의 채널 전자의 공급이 억제되기 때문이다.
따라서, 확산층(12)측 공핍층의 연부 부근에 고전계 영역이 형성되고, 소스측으로부터 오프셋부(50)의 약반전층을 통해 이 고전계 영역으로 들어간 전자는 핫 일렉트론으로 되며, 이 핫 일렉트론이 게이트 전극(19)측으로 인입되어 실리콘 질화막(16) 안으로 트랩된다.
한편, 데이터 판독 시는 도 10에 도시한 바와 같이 확산층(12)이 1.5V, 확산층(13)이 0V, 게이트 전극(19)이 3.3V로 설정된다. 이로 인해, 확산층(12)으로부터 오프셋부(50)에 걸쳐 공핍층이 넓어지고, 확산층(12)으로부터 확산층(13)으로 향하여 전류가 흐르는지에 따라 실리콘 질화막(16) 안에 전자가 주입되어 있는 지가 판정된다.
도 11 및 도 12는 도 9의 EEPROM의 제1 실시형태의 제조 공정도이다. 먼저, 도 11a에 도시한 바와 같이, 공지된 LOCOS법에 의해 p형 실리콘 기판(11) 상의 소자 분리 영역에 약 600 nm 두께의 필드 산화막(21)을 형성한다. 이 필드 산화막(21)으로 둘러싸인 영역이 셀 영역으로 된다. 다음에, 셀 영역 상의 p형 실리콘 기판(11) 표면을 노출시킨 후, 그 표면에 열산화법에 의해 약 15nm 두께의 실리콘 산화막(22)을 형성한다. 그후, CVD법에 의해 기판 상면에 약 50nm 두께의 폴리실리콘 층(23)을 형성한다.
다음에, 도 11b에 도시한 바와 같이, 셀 영역을 제외하고 폴리실리콘 층(23) 상에 레지스트(24)를 형성한다. 다음에, 이 레지스트(24)를 마스크로 하여 셀 영역 내의 폴리실리콘 층(23)을 RIE로 에칭 제거한다. 다음에, 셀 영역 내에 임계치 제어용의 채널 이온 주입을 행한다.
다음에, 레지스트(24)를 제거한 후, 폴리실리콘 층(23)을 마스크로 하여 실리콘 산화막(22)을 희(希)HF에 의해 에칭 제거하고, 셀 영역 상의 실리콘 기판(11) 표면을 노출시킨다. 다음에, 도 11c에 도시한 바와 같이, 열산화법에 의해 약 5 nm 두께의 실리콘 산화막(15)을 형성한 후, 약 5nm 두께의 실리콘 질화막(16)을 형성한다. 다음에, 실리콘 질화막(16) 표면에 약 4nm 두께의 실리콘 산화막(17)을 형성한다. 다음에, 주변 회로 형성 영역을 제외하고, 실리콘 산화막(17) 상에 레지스트(25)를 형성한다.
다음에, 레지스트(25)를 마스크로 하여 실리콘 산화막(15), 실리콘 질화막(16), 실리콘 산화막(17) 및 폴리실리콘 층(23)을 RIE에 의해 에칭 제거한다. 다음에, 주변 트랜지스터의 임계치 제어용의 채널 이온 주입을 행한다. 다음에, 실리콘 산화막(22)을 희HF에 의해 에칭 제거한다.
다음에, 도 12a에 도시한 바와 같이, 열산화법에 의해 약 15nm 두께의 실리콘 산화막(26)을 형성한 후, CVD법에 의해 약 100 nm 두께의 폴리실리콘 층(19)을 형성한다. 이 폴리실리콘 층(19) 상에 셀 영역 내의 소스/드레인 영역이 개구된 레지스트(27)를 형성한다.
다음에, 도 12b에 도시한 바와 같이, 레지스트(27)를 마스크로 폴리실리콘 층(19), 실리콘 산화막(17) 및 실리콘 질화막(16)을 RIE에 의해 에칭 제거한다. 다음에, 레지스트(27)를 제거한 후, 폴리실리콘 층(19)을 마스크로 경사 방향(예를 들면 45도 방향)으로 비소를 각도 이온 주입한다. 이로 인해, 폴리실리콘 층(19)에 대해 자기 정합 구조의 확산층(12, 13)과 오프셋부(50)가 형성된다.
다음에, 도 12c에 도시한 바와 같이, CVD법에 의해 실리콘 산화막(20)을 형성한다. 보다 구체적으로는, 예를 들면 RIE에 의해 에칭하여 폴리실리콘층(19)의 스페이스부에 실리콘 산화막(20)을 매립한다. 다음에, CVD법에 의해 약 50nm 두께의 폴리실리콘 층(28)을 형성한 후, 그 상면에 CVD법에 의해 약 150nm 두께의 WSi 막(29)을 형성한다.
다음에, 도 12d에 도시한 바와 같이, 셀 영역에 트랜지스터의 레지스트 패턴(30)을 형성한 후, 레지스트(30)를 마스크로 하여 RIE에 의해 WSi막(29), 폴리실리콘층(28) 및 폴리실리콘층(19)을 에칭 제거한다. 이와 마찬가지로, 주변 영역의 트랜지스터와 배선 영역의 레지스트 패턴을 형성한 후, 레지스트(30)를 마스크로 하여 RIE를 행하고, WSi 막(29)과 폴리실리콘 층(28)을 에칭 제거한다.
다음에, 통상의 LSI 제조 방법과 마찬가지로, 주변 트랜지스터의 소스/드레인 확산층을 형성하기 위해 이온 주입을 행한 후, 층간막으로서 약 400 nm의 BPSG막을 퇴적한 후, 예를 들면 850℃에서 열처리를 행한다. 다음에, 컨택트 홀을 형성한 후, 컨택트 홀의 내벽에 배리어 메탈층을 형성하고, 컨택트 홀에 금속 재료(예를 들면, Al-Si-Cu)를 매립하여 패터닝한다. 다음에, 패시베이션 막을 퇴적한 후, 패드를 형성하고, 최종적으로 EEPROM이 얻어진다.
이와 같이, 제1 실시형태에서는 적층 구조의 절연막(18)을 형성하고, 그 일부인 실리콘 질화막(16)에 핫 일렉트론을 주입하기 때문에, 종래와 같이 부유 게이트가 불필요해진다. 따라서, 게이트 전극에 인가한 전압이 거의 그대로 실리콘 질화막에 인가되고, 커플링 비를 1로 만들 수 있기 때문에, 프로그램 전압의 저전압화가 도모된다.
또한, 종래와 같이 드레인측으로부터의 핫 일렉트론 주입을 행하는 것이 아니라, 소스측으로부터의 주입을 행하기 때문에, 프로그램 전류가 적게 되고, 가상 접지형의 구조로 한 경우에 소비 전류를 억제할 수 있기 때문에 메모리의 대용량화가 도모된다.
또한, 소스측으로부터 핫 일렉트론 주입을 행하기 때문에, 실리콘 질화막의전체면에 전자를 트랩시킬 수 있어, 임계치의 변동이 일어나지 않게 되어 전하 보유 특성이 향상된다.
<제2 실시형태>
제2 실시형태는 도 11, 도 12와는 다른 제조 공정에 의해 도 9와 동일 구조의 EEPROM을 형성하는 것이다.
도 13∼도 15는 가상 접지형 EEPROM의 제2 실시형태의 제조 공정도이다. 먼저, 도 13a에 도시한 바와 같이, 공지된 LOCOS법에 의해 p형 실리콘 기판 상의 소자 분리 영역에 약 600 nm 두께의 필드 산화막(21)을 형성한다. 이 필드 산화막(21)의 주위에 셀 영역이 형성된다. 다음에, 셀 영역 상의 Si 기판(11) 표면을 노출시킨 후, 그 표면에 열산화법에 의해 약 15 nm 두께의 실리콘 산화막(22)을 형성한다.
다음에, 도 13b에 도시한 바와 같이, 셀 영역을 제외하고 실리콘 산화막(22) 상에 레지스트(24)를 형성한 후, 셀 영역에 임계치 제어용의 채널 이온 주입을 행한다. 다음에, 레지스트(24)를 마스크로 실리콘 산화막을 희HF에 의해 에칭 제거하고, 셀 영역 상의 실리콘 기판 표면을 노출시킨다.
다음에, 도 13c에 도시한 바와 같이, 레지스트(24)를 제거한 후 열산화법에 의해 약 5nm 두께의 실리콘 산화막(15)을 형성한다. 이때, 주변 회로 영역에서는 실리콘 산화막(15)이 재산화된다. 다음에, 실리콘 산화막(15) 상에 약 5nm 두께의 실리콘 질화막(16)을 형성한 후, 또한 열산화법에 의해 실리콘 질화막(16)의 상면에 약 4nm 두께의 실리콘 산화막(17)을 형성한다.
다음에, 주변 회로 영역이 개구된 레지스트를 마스크로, 실리콘 산화막(15), 실리콘 질화막(16) 및 실리콘 산화막(17)을 에칭 제거한다. 다음에, 레지스트를 박리 제거한 후, 열산화법에 의해 약 12 nm 두께의 실리콘 산화막(40)을 형성한다. 다음에, 고전압 회로 및 저전압 회로용의 주변 트랜지스터의 임계치를 제어하기 위해 채널 이온 주입을 행한다.
다음에, 도 14a에 도시한 바와 같이, 주변 저전압 회로 영역이 개구된 레지스트를 마스크로, 실리콘 산화막(40)을 에칭 제거한다. 다음에, 레지스트를 박리 제거한 후, 열산화법에 의해 약 60 옹스트롬 두께의 저전압 회로용의 실리콘 산화막(41)을 형성한다. 이때, 고전압 회로용의 실리콘 산화막(40)은 재산화되어 약 150 옹스트롬의 두께로 되지만, 셀 영역의 실리콘 질화막(16) 상의 실리콘 산화막(17)은 대부분 재성장하지 않는다.
다음에, 도 14b에 도시한 바와 같이, CVD법에 의해 약 100 nm 두께의 폴리실리콘 층(19)을 형성한다. 다음에, 그 상면에 셀 영역 내의 소스/드레인 영역이 개구된 레지스트(27)를 형성하고, 이 레지스트(27)를 마스크로 폴리실리콘 층(19), 실리콘 산화막(17) 및 실리콘 질화막(16)을 RIE에 의해 에칭 제거한다.
다음에, 도 14c에 도시한 바와 같이, 레지스트(27)를 제거한 후, 폴리실리콘 층(19)의 상면에 셀 영역 내의 드레인 영역이 개구된 레지스트(42)를 형성한다. 다음에, 폴리실리콘 층(19)을 마스크로, 50 keV의 전압으로 1E15의 비소를 이온 주입한다. 이로 인해, 폴리실리콘 층(19)에 대해 자기 정합 구조의 드레인 확산층(13)이 형성된다.
다음에, 도 14d에 도시한 바와 같이, CVD법에 의해 약 70 nm 두께의 실리콘 산화막을 형성한 후, 예를 들면 RIE에 의해 에칭 백하여 폴리실리콘 층의 측벽부에 측벽 산화막(43)을 형성한다. 다음에, 셀 영역 내의 소스 영역이 개구된 레지스트(44)를 형성한 후, 폴리실리콘 층(19)과 측벽 산화막(43)을 마스크로, 50 keV의 전압으로 1E15의 비소를 이온 주입한다. 이로 인해, 폴리실리콘 층(19)에 대해 자기정합 구조이고, 또 측벽 산화막(43)의 스페이스 폭만큼의 오프셋 영역을 갖는 소스 확산층(12)이 형성된다.
다음에, 도 15a에 도시한 바와 같이, CVD법에 의해 약 400 nm 두께의 실리콘 산화막(20)을 형성한다. 즉, 이 실리콘 산화막(20)을 에칭 백함으로써 소스 확산층(12)과 드레인 확산층(13) 상의 폴리실리콘 개구부에 실리콘 산화막(20)을 매립함과 동시에, 폴리실리콘 층(19)의 상면을 노출시킨다. 다음에, CVD법에 의해 폴리실리콘 층(28) 및 WSi 층(29)을 각각 약 100 nm 두께씩 형성한다.
다음에, 도 15b에 도시한 바와 같이, 셀 영역 내의 워드선의 레지스트 패턴(30)을 형성한 후, 이 레지스트(30)를 마스크로 RIE에 의해 WSi 층(29), 폴리실리콘 층(28), 폴리실리콘 층(19), 실리콘 산화막(17) 및 실리콘 질화막(16)을 각각 에칭한다.
다음에, 제1 실시형태와 마찬가지로, 주변 트랜지스터의 소스/드레인 확산층의 형성, 층간막인 BPSG 막의 형성, 배선 영역의 형성, 패시베이션 막의 형성 및 패드의 형성을 행하고, 최종적으로 EEPROM이 얻어진다.
도 16은 도 13∼도 15의 공정에 의해 형성된 셀 영역의 단면 구조를 도시한 도면이다. 도시한 바와 같이, 제2 실시형태에서는 인접하는 트랜지스터의 소스 단자끼리, 및 드레인 단자끼리가 마주한 구조로 된다. 또, 이 제2 실시형태에 있어서도 데이터 기록 시와 판독 시에 소스와 드레인이 반대로 된다.
<제3 실시형태>
도 17은 가상 접지 방식의 NOR형 EPROM의 한 실시형태의 등가 회로도이다. 도 17의 EPROM은 도 3과 마찬가지로 복수의 메모리 셀(1)이 매트릭스 형태로 배치된 메모리 셀 어레이(2)를 갖고 있고, 동일 행의 메모리 셀(1) 내의 제어 게이트는 공통으로 접속되어 워드선 G1∼Gm을 구성하고 있다. 또한, 열 방향으로 인접하는 메모리 셀(1)의 소스는 공통으로 접속되어 소스 선 S11∼Sn2를 구성하고, 동일하게 열방향으로 인접하는 메모리 셀(1)의 드레인은 공통으로 접속되어 드레인 선 D11∼Dn2를 구성하고 있다. 이들 소스 선 S11∼Sn2와 드레인 선 D11∼Dn2는 열방향으로 교호로 배치되어 있다.
도 17의 EPROM은 도 3에 도시한 종래의 EPROM과 마찬가지로 제1 및 제2 소스선 선택 트랜지스터 Qs11∼Qs1n, Qs21∼Qs2n에 의해 각 소스 선 S11∼Sn2의 전압을 설정하고, 제1 및 제2 드레인선 선택 트랜지스터 Qd11∼Qd1n, Qd21∼Qd2n에 의해 각 드레인선의 전압을 설정한다.
또한, 도 17의 EPROM은 도 3에 도시한 종래의 EPROM이 메모리 셀(1) 어레이의 상하에 각각 2개씩 셀렉트 게이트 선(SG1, SG2), (SG3, SG4)를 구비하고 있는 것에 대해, 상하에 1개씩 여분으로 셀렉트 게이트 선 SG0, SG5를 구비한다. 또한, 이들 새로 추가한 셀렉트 게이트 선 SG0, SG5에 대응하여 제3 소스선 선택 트랜지스터 Qs31∼Qs3n과 제3 드레인선 선택 트랜지스터 Qd31∼Qd3n을 구비한다.
제1∼제3 소스선 선택 트랜지스터(Qs11, Qs21, Qs31), …, (Qs1n, Qs2n, Qs3n)는 각각 조로 되어 있고, 각 조에 대응하여 제1∼제3 드레인선 선택 트랜지스터(Qd11, Qd21, Qd31), …, (Qd1n, Qd2n, Qd3n)이 설치된다.
도 17에 도시한 제1 소스선 선택 트랜지스터(Qs12)의 소스 단자는 소스선 S21에 접속되고, 그 옆의 소스선 S22에는 제2 및 제3 소스선 선택 트랜지스터 Qs22, Qs23의 소스 단자가 접속된다. 제1 및 제2 소스선 선택 트랜지스터 Qs12, Qs22의 드레인 단자는 대응하는 소스 컨택트 SC2에 접속된다. 또한, 제3 소스선 선택 트랜지스터 Qs32의 드레인 단자는 소스 컨택트 SC2 옆의 소스 컨택트 SC3에 접속된다.
이와 마찬가지로, 제1 드레인선 선택 트랜지스터 Qd12의 소스 단자는 드레인선 D21에 접속되고, 그 옆의 드레인선 D22에는 제2 및 제3 드레인선 선택 트랜지스터 Qd22, Qd32의 소스 단자에 접속된다. 제1 및 제2 드레인선 선택 트랜지스터 Qd12, Qd22의 드레인 단자는 대응하는 드레인 컨택트 DC2에 접속된다. 또한, 제3 드레인선 선택 트랜지스터 Qd32의 드레인 단자는 드레인 컨택트 DC2 옆의 드레인 컨택트 DC3에 접속된다.
도 18은 도 17의 EPROM에 데이터를 기록하는 경우의 전압 설정 방법을 도시한 도면이고, 도 17의 메모리 셀(1a∼1d)에 데이터를 기록하는 예를 도시하고 있다. 예를 들면, 메모리 셀(1b)에 데이터를 기록하는 경우에는 선택 게이트 SG1, SG5를 접지 전압 Vss로, 그 이외의 선택 게이트를 전원 전압 Vdd로 설정하고, 메모리 셀(1b)이 접속된 게이트선 Gn을 전원 전압 Vdd보다도 높은 전압 Vpg로, 그 이외의 게이트 선을 접지 전압 Vss로 설정하며, 소스 컨택트 SC2, SC3과 드레인 컨택트 DC3을 접지 전압 Vss로, 그 이외의 소스 컨택트와 드레인 컨택트를 전원 전압 Vdd보다도 높은 전압 Vpd로 설정한다.
이로 인해, 메모리 셀(1b)의 드레인 단자가 접속된 드레인 선 D21이 전압 Vpd로, 메모리 셀(1b)의 소스 단자가 접속된 소스선 S21이 접지 전압 Vss로 되어, 메모리 셀(1b)의 부유 게이트에 전자가 주입되어 데이터의 기록이 행해진다.
또한, 이때 소스선 S21보다도 우측에 배치된 소스선 및 드레인 선은 전부 접지 전압 Vss로, 드레인 선 D21보다도 좌측에 배치된 소스선 및 드레인 선은 전부 전압 Vpd로 되기 때문에, 소스선 및 드레인선이 플로팅 상태로 되지 않아, 메모리 셀(1b) 이외의 메모리 셀(1)에 데이터가 잘못 기록될 염려가 없다.
보다 상세하게 설명하면, 메모리 셀(1b)에 데이터를 기록하는 경우에는 선택 게이트 선 SG1은 접지 전압 Vss로 설정되기 때문에, 제2 드레인선 선택 트랜지스터 Qd22는 오프한다. 종래는 제2 드레인선 선택 트랜지스터 Qd22가 오프하면, 드레인선 D22가 플로팅 상태로 되어 있지만, 도 17의 회로에서는 드레인 선 D22에 제3 드레인선 선택 트랜지스터 Qd32가 접속되어 있고, 이 트랜지스터가 온하기 때문에, 드레인선 D22는 드레인 컨택트 DC3과 동일 전압으로 되어 플로팅 상태로 되지 않는다.
또한, 소스선에 대해서도 마찬가지이고, 제3 소스선 선택 트랜지스터 Qs31∼Qs3n을 설치함으로써, 모든 소스선은 전압 Vpd나 접지 전압 Vss 중의 어느것인가로 설정된다.
이와 같이, 도 17의 회로에서는 인접하는 2개의 소스선 중 한쪽 소스선에 대해서는 제2 및 제3 소스선 선택 트랜지스터에 접속하고, 이들 트랜지스터의 어느 것인가 한쪽을 반드시 온시키도록 하며, 인접하는 2개의 드레인선 중 한쪽의 드레인선에 대해서는 제2 및 제3 드레인선 선택 트랜지스터에 접속하고, 이들 트랜지스터의 어느 것인가 한쪽을 반드시 온시키도록 한다. 이 때문에, 어느 메모리 셀(1)에 데이터를 기록하는 경우라도 소스선 및 드레인선이 플로팅 상태로 되지 않는다.
도 19는 도 1의 EEPROM의 패턴 레이아웃도이다. 또, 패턴 레이아웃은 도 19에 한정되지 않고, 예를 들면 도 20과 같은 패턴 레이아웃을 채용하는 것도 가능하다.
또, 소스 단자와 드레인 단자를 반대로 하여 이용하는 것이 가능한 메모리 셀(1)의 경우에는 상술한 바와 같이 소스 컨택트 측과 드레인 컨택트 측의 쌍방에 선택 게이트선 SG0, SG5를 추가할 필요가 있지만, 메모리 셀(1)의 구조 상 소스 단자와 드레인 단자를 반대로 하여 이용할 수 없는 경우에는 드레인 컨택트측의 선택 게이트선 SG0과 제3 드레인선 선택 트랜지스터 Qd31∼Qd3n을 생략할 수 있어, 도 1보다도 회로 구성을 간략화할 수 있다.
도 17에서는 NOR형 EPROM을 예로 들어 설명했지만 EEPROM에 대해서도 동일한 회로 구성으로 실현 가능하다.
<제4 실시형태>
도 21은 본 발명에 관한 반도체 기억 장치의 제4 실시형태의 단면 구조를 도시한 도면이고, EEPROM의 메모리 셀 1개분의 구조를 도시하고 있다. 도 21의 EEPROM은 소스 사이드 인젝션을 행하는 것으로, 도 21a는 기본 구조를 도시한 도면, 도 21b는 데이터의 기록 원리를 설명하는 도면이다.
도 21의 EEPROM은 반도체 기판(71) 상에 인접하게 형성된 메모리 셀 트랜지스터(72)와 선택 트랜지스터(73)를 구비하고, 메모리 셀 트랜지스터(72)는 산화 실리콘 막(74), 질화 실리콘 막(75) 및 산화 실리콘 막(76)으로 이루어지는 적층막(77)과, 그 상면에 형성된 제어 게이트(78)를 갖는다. 선택 트랜지스터(73)는 선택 게이트(79)를 갖는다.
도 21의 EEPROM은 폴리실리콘 등으로 이루어지는 부유 게이트 대신에, 적층막(77) 내의 질화 실리콘 막(75)을 전하 축적층으로서 이용한다. 정확하게는, 질화 실리콘 막(75) 자체와, 질화 실리콘 막(75)과 그 하부의 산화 실리콘 막(74)의 계면 근방이 전하 축적층으로서 이용된다.
종래는 부유 게이트 내에 전자를 주입하고 있기 때문에, 부유 게이트의 전압을 높일 필요가 있고, 예를 들면 부유 게이트의 표면적을 크게 하여 제어 게이트(78)와의 커플링을 크게 하고 있다. 이것에 대해, 도 21의 적층막(77)은 절연 재료로 형성되어 있기 때문에, 박막화가 가능하고, 낮은 제어 게이트 전압으로 적층막(77)의 최하층막(74)에 충분한 전계를 공급할 수 있다. 이 때문에, 종래의 부유 게이트 타입에 비해 적층막(77)의 표면적을 작게 할 수 있어 셀 사이즈를 소형화할 수 있다.
또한, 질화 실리콘막(75) 안에 취입된 전자는 폴리실리콘 등으로 형성된 부유 게이트 내에 취입되는 경우에 비해 막 안의 전자의 이동이 적다. 이때, 주입된 전자에 의해 소스측으로부터 서서히 적층막(77)의 전압이 내려가고, 공핍층의 연장이 서서히 드레인측으로 이동하기 때문에, 소스 사이드 인젝션을 보다 효율적으로 행할 수 있다.
도 22는 도 1의 EEPROM의 레이아웃도, 도 23 및 도 24는 도 1의 EEPROM의 제조 공정을 도시한 도면이다. 도 23 및 도 24는 도 22의 A-A'선 단면도를 도시하고 있다. 이하, 이들의 도면에 기초하여 도 1의 EEPROM의 제조 공정을 간단하게 설명한다. 먼저, 도 23a에 도시한 바와 같이, P형 실리콘 기판(71) 상의 셀 형성 영역 내에 인 이온을 주입하여 디플리션화(도면의 점선 부분)한 후, 기판 표면에 산화 실리콘 막(74)을 형성한다. 다음에, 도 23b에 도시한 바와 같이, 산화 실리콘 막(74)의 상면에 질화 실리콘 막(75) 및 산화 실리콘 막(76)을 차례로 형성한다. 즉, 산화 실리콘 막(74)/질화 실리콘 막/산화 실리콘 막(74)으로 이루어지는 적층막(77)을 형성한다.
다음에, 도 23c에 도시한 바와 같이, 산화 실리콘 막(76)의 상면에 제어 게이트(78)용의 배선 재료인 폴리실리콘층을 형성한다. 다음에, 도 24a에 도시한 바와 같이, 폴리실리콘 층의 상면에 포토레지스트 막(80)을 형성한 후, RIE법에 의해 선택 트랜지스터(73)의 형성 장소 내의 폴리실리콘 층, 산화 실리콘 막(76) 및 질화 실리콘 막(75)을 제거한다. 다음에, 노출된 산화 실리콘 막(74)의 위쪽으로부터 붕소 이온을 주입하여 선택 트랜지스터(73)의 형성 장소 내의 기판 표면 부근을 인헨스먼트화한 후, 산화 실리콘 막(74)과 포토레지스트 막(80)을 제거한다.
다음에, 기판의 상면에 산화 실리콘 막(74)을 형성한다. 다음에, 도 24b에 도시한 바와 같이, 산화 실리콘 막(74)의 상면에 선택 게이트(79)의 전극 재료로 되는 폴리실리콘 층(83)을 형성한 후, 도 24c에 도시한 바와 같이 일부 폴리실리콘 층(83)을 제거하여 선택 게이트 전극(73)을 형성한다. 이로 인해, 메모리 셀 트랜지스터(72)에 인접하게 선택 트랜지스터(73)가 형성된다. 또한, 인 등의 불순물 이온을 주입하여 소스 영역(81)과 드레인 영역(82)을 형성한다. 그 후, 도시하지 않은 비트선 및 워드선을 형성하고, 각 메모리 셀 트랜지스터(72)를 NAND 접속한다.
도 25는 도 21에 도시한 NAND 구성의 EEPROM의 각 전극에 인가하는 전압을 도시한 도면, 도 26은 도 21의 EEPROM의 개략 레이아웃도, 도 27은 도 21의 EEPROM의 단면도이다. 이하, 도 25∼도 27을 이용하여 도 21의 EEPROM의 동작을 설명한다.
도 21의 EEPROM은 질화 실리콘 막(75), 또는 질화 실리콘막(75)과 산화 실리콘막(74)과의 계면 근방에 전자가 주입되었는 지에 따라, 데이터의 「0」과 「1」을 판별한다. 질화 실리콘 막(75)에 전자를 주입하는 경우에는 선택된 메모리 셀(1)(이하, 선택 셀이라 함)의 드레인 전극 D를 5V로, 소스 전극 S를 0V로, 제어 게이트(CG)(8)를 3V로, 선택 게이트(SG)(9)를 1.5V로 설정한다.
NAND 구성의 EEPROM 내에는 도 26에 도시한 바와 같이 드레인 전극 D와 소스 전극 S가 선택 셀과 공통인 비선택 셀(이하, 비선택 1 셀이라 함)과, 제어 게이트(CG)(8)와 선택 게이트(CG)(9)가 선택 셀과 공통인 비선택 셀(이하, 비선택 2 셀이라 함)이 설치되어 있다. 비선택 셀 1은 도 27에 도시한 바와 같이, 드레인 전극 D와 소스 전극 S 사이에 인접하게 형성되어 있다.
선택 셀에 데이터를 기록할 때에는 비선택 1 셀의 드레인 전극 D를 5V로, 선택 게이트(SG)(9)와 제어 게이트(CG)(8)를 3V로, 소스 전극 S를 0V로 설정하고, 비선택 2 셀의 드레인 전극 D와 소스 전극 S를 0V로, 선택 게이트 SG를 1.5V로, 제어 게이트 CG를 3V로 설정한다.
이로 인해, 선택 셀에 대해서는 도 27에 도시한 바와 같이 드레인 영역(82)으로부터 소스 영역(81)측에 걸쳐 공핍층 S가 연장된다. 여기에서, 선택 게이트(79)를, 임계치 전압보다도 약간 높은 전압, 예를 들면 1.5V로 설정하면, 선택 게이트(79)측으로부터 제어 게이트(78)측으로 흘러나온 전자는 도 21b에 도시한 바와 같이 공핍층 S의 단(端)을 따라 질화 실리콘 막(75)의 좌측 단부로 주입된다. 질화 실리콘 막(75) 내에 전자가 주입되면, 그만큼 공핍층 S가 단축되고, 다음에 주입되는 전자는 전회의 주입 위치보다도 약간 우측(드레인측)으로 주입되며, 그로 인해 더욱 공핍층 S가 단축된다.
이하, 이와 마찬가지로 질화 실리콘 막(75) 내에는 항상 공핍층 S의 단을 따라 전자가 주입되고, 결국 질화 실리콘막(75)의 전체면에 전자를 주입할 수 있다.
한편, 데이터의 판독을 행하는 경우에는 선택 셀에 대해서는 드레인 전극 D를 1.5V로, 소스 전극 S와 제어 게이트(78)를 0V로, 선택 게이트(79)를 3V로 설정한다. 또한, 비선택 1 셀의 드레인 전극 D를 1.5V로, 소스 전극 S를 0V로, 선택 게이트 SG와 제어 게이트 CG를 3V로 설정한다. 또한, 비선택 2 셀의 드레인 전극 D와 소스 전극 S를 0V로, 선택 게이트(79)를 3V로, 제어 게이트를 0V로 설정한다.
이로 인해, 선택 셀에 대해서는 드레인-소스간에 전류가 흐르는 지에 따라 데이터의 「0」「1」의 판별이 가능해진다. 보다 상세하게는, 질화 실리콘 막(75)에 전자가 주입되어 있으면, 임계치가 올라가기 때문에, 드레인-소스간에 전류가 흐르지 않고, 이와 반대로 질화 실리콘 막(75) 내에 전자가 주입되어 있지 않으면 드레인-소스간에 전류가 흐른다.
이와 같이, 제4 실시형태의 EEPROM은 부유 게이트 대신에 산화 실리콘 층(74), 질화 실리콘 층(75) 및 산화 실리콘 막(76)으로 이루어지는 적층막(77)을 설치하고, 이 적층막(77) 안의 질화 실리콘 층(75)과 산화 실리콘 막(74)의 계면 근방을 전하 축적층으로서 이용하며, 소스측으로부터 전하 축적층에 전자를 주입하기 때문에, 전자의 주입 효율을 높일 수 있다. 또한, 소스 사이드 인젝션을 행하기 때문에, 제어 게이트(78) 등에 인가하는 전압을 10V 이하로 할 수 있어, 주변 트랜지스터를 고내압 구조로 할 필요가 없다. 따라서, EEPROM의 구조를 간략화할 수 있어 코스트다운을 도모할 수 있다. 또한, 전하 축적층에는 그 사이즈에 상관없이 제어 게이트(78)와 거의 동일한 전압이 걸리기 때문에, 종래의 부유 게이트보다도 전하 축적층의 사이즈를 작게 할 수 있어, 셀 사이즈를 소형화할 수 있기 때문에, 메모리 칩의 대용량화가 가능해진다.
또, 상술한 실시형태에서는 NAND형의 구조로 하는 예를 설명했지만, 본 발명은 NAND형 이외의 구성의 메모리에도 적용할 수 있다.
즉, NAND형이 아닌 경우, 도 26의 비선택 1 셀이 아니라, 동일한 제어 게이트(CG)(8)나 선택 게이트(SG)(9)에 복수의 셀이 접속된 구조로 되고, 그 단면도는 도 21a와 같이 된다. 이 경우, 도 26의 점선으로 나타낸 선택 셀에 대해 데이터 기록이나 데이터 판독을 행할 때에는 각 게이트 전극, 드레인 전극 D, 소스 전극 S에 도 25와 동일한 전압을 인가하면 좋다.

Claims (20)

  1. 반도체 기억 장치에 있어서,
    반도체 기판의 상면에 거의 평행한 방향으로 서로 접하여 형성되는 제1 확산층 영역 및 제1 채널 영역과,
    상기 반도체 기판의 상면에 거의 평행한 방향으로 상기 제1 채널 영역에 접하여 형성되는 제2 채널 영역과,
    상기 반도체 기판의 상면에 거의 평행한 방향으로 상기 제2 채널 영역에 접하여 형성되는 제2 확산층 영역과,
    상기 제1 채널 영역 상에 형성되는 적층 구조의 전하 축적층과,
    상기 전하 축적층 상에 형성되는 절연층과,
    상기 전하 축적층과 상기 절연층의 상면에 형성되는 게이트 전극
    을 포함하고,
    상기 게이트 전극 아래의 상기 제1 채널 영역의 임계치와 상기 게이트 전극 아래의 제2 채널 영역의 임계치는 각각 다르게 되어 있으며,
    각각의 임계치는,
    기록시에, 상기 제1 채널 영역과 접하는 상기 제1 확산층 영역에 제1 기록 전압을 인가하고, 상기 제2 채널 영역과 접하는 상기 제2 확산층 영역에 기준 전압을 인가하며, 상기 게이트 전극에 제2 기록 전압을 인가한 경우에,
    상기 제2 채널 영역에 약한 반전층이 형성되고, 상기 제1 채널 영역에 공핍층이 형성되도록
    설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 전하 축적층은 그 일부에 실리콘 질화막을 포함하는 적층 구조의 절연막이고, 기록시에는 상기 제1 채널 영역의 상기 제2 채널 영역에 가까운 측으로부터 상기 실리콘 질화막에 대해 핫 일렉트론이 주입되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    판독 시에는 상기 제1 채널 영역과 접하는 상기 제1 확산층 영역에 기준 전압을 인가하고, 상기 제2 채널 영역에 접하는 상기 제2 확산층 영역에 제1 판독 전압을 인가하며, 상기 게이트 전극에 제2 판독 전압을 인가하고, 상기 제2 채널 영역과 접하는 상기 확산층 영역으로부터 상기 제1 확산층 영역으로 전류가 흐르는 지의 여부에 따라 상기 전하 축적층에 전자가 주입되어 있는 지의 여부를 판정하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 확산층 영역 중의 한쪽은, 기록 시에는 드레인 전극으로서 작용하고, 판독 시에는 소스 전극으로서 작용하며,
    상기 제1 및 제2 확산층 영역 중의 다른 쪽은, 기록 시에는 소스 전극으로서 작용하고, 판독 시에는 드레인 전극으로서 작용하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제2 채널 영역 상의 절연막은 상기 전하 축적층 및 상기 전하 축적층 상에 형성되는 절연막의 두께보다도 두껍게 형성되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 확산층 영역과, 상기 제1 및 제2 채널 영역과, 상기 전하 축적층과, 상기 절연층과, 상기 게이트 전극을 갖는 메모리 셀을 행 방향 및 열 방향으로 매트릭스 형태로 배치한 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는
    동일 행의 각 메모리 셀의 상기 게이트 전극을 공통으로 접속한 행 선과,
    동일 열의 각 메모리 셀의 소스 전극을 공통으로 접속한 소스 선과,
    동일 열의 각 메모리 셀의 드레인 전극을 공통으로 접속한 드레인 선을 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 확산층 영역은 각각 한 단에서 상기 제1 채널 영역과 접하고, 다른 단에서 제2 채널 영역과 접하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 제1 및 제2 확산층 영역 중의 한쪽은 양쪽 단이 상기 제1 채널 영역에 접해 있고, 상기 제1 및 제2 확산층 영역 중의 다른 쪽은 양쪽 단이 상기 제2 채널 영역에 접하는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 상에 소자 분리 영역을 형성하는 공정과,
    상기 소자 분리 영역 주위의 반도체 기판 상에 형성되는 셀 영역 내에 임계치 제어용의 불순물 이온을 주입하는 공정과,
    셀 영역 상에 실리콘 산화막, 전하 축적용의 실리콘 질화막, 및 실리콘 산화막으로 이루어지는 적층 절연막을 형성하는 공정과,
    상기 적층 절연막의 상면을 포함하는 반도체 기판 상면에 폴리실리콘 층을 형성하는 공정과,
    셀 영역 내의 상기 폴리실리콘 층과 상기 적층 절연막을 선택적으로 제거하여, 드레인 영역용의 개구부와 소스 영역용의 개구부를 형성하는 공정과,
    상기 폴리실리콘 층을 마스크로, 상기 드레인 영역용 및 소스 영역용의 각 개구부 내의 기판면에, 기판면에 대해 경사진 방향으로부터 불순물 이온을 주입하여 드레인 영역 및 소스 영역을 형성하는 공정과,
    상기 드레인 영역용 및 소스 영역용의 각 개구부 내에 상기 폴리실리콘층까지 절연 재료를 매립하는 공정과,
    상기 폴리실리콘층과 상기 절연 재료의 상면을 포함하는 기판 상면에, 상기 폴리실리콘층과 접촉하도록 폴리실리콘층을 더 형성하여 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 상에 소자 분리 영역을 형성하는 공정과,
    상기 소자 분리 영역 주위의 반도체 기판 상에 형성되는 셀 영역 내에 임계치 제어용의 불순물 이온을 주입하는 공정과,
    셀 영역 상에 실리콘 산화막, 전하 축적용의 실리콘 질화막, 및 실리콘 산화막으로 이루어지는 적층 절연막을 형성하는 공정과,
    상기 적층 절연막의 상면을 포함하는 반도체 기판 상면에 폴리실리콘 층을 형성하는 공정과,
    셀 영역 내의 상기 폴리실리콘 층과 상기 적층 절연막을 선택적으로 제거하여, 드레인 영역용의 개구부와 소스 영역용의 개구부를 형성하는 공정과,
    기판 상면에 형성된 레지스트를 마스크로 하여 상기 소스 영역 및 상기 드레인 영역 중의 어느 한 영역용의 개구부 내에 불순물 이온을 주입하여 상기 한 영역을 형성하는 공정과,
    상기 드레인 영역용 및 소스 영역용의 각 개구부의 측벽 부분에 측벽 절연막을 형성하는 공정과,
    기판 상면에 형성된 레지스트와 상기 측벽 절연막을 마스크로 하여, 상기 소스 영역 및 상기 드레인 영역중의 다른 영역용의 개구부 내에 불순물 이온을 주입하여 상기 다른 영역을 형성하는 공정과,
    상기 드레인 영역용 및 소스 영역용의 각 개구부 내에 절연 재료를 매립하는 공정과,
    기판 상면에 게이트 전극으로 되는 폴리실리콘 층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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