JPH05259464A - フラッシュｅｅｐｒｏｍ及びその製造方法 - Google Patents
フラッシュｅｅｐｒｏｍ及びその製造方法Info
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- JPH05259464A JPH05259464A JP4051985A JP5198592A JPH05259464A JP H05259464 A JPH05259464 A JP H05259464A JP 4051985 A JP4051985 A JP 4051985A JP 5198592 A JP5198592 A JP 5198592A JP H05259464 A JPH05259464 A JP H05259464A
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- conductor
- mos transistors
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Abstract
(57)【要約】
【目的】 フラッシュＥＥＰＲＯＭを一括消去する際
に、従来のように制御ゲートと基板の間に高電圧を印加
して蓄積ゲートの電荷を放出させると、ゲート絶縁膜の
劣化を招来するので、これを避けて別な経路で電荷放出
が行えるようにすると共に、そのために集積度の向上が
阻害されることのないセル構造を提供することを目的と
する。 【構成】 この目的を達成するため、素子間のフィール
ド酸化膜が設けられる位置に消去電極７を配置し、蓄積
ゲート４とこの消去電極がオーバーラップする部分で
は、両者の間にトンネル絶縁膜８が介在する構造とし、
制御ゲート５と消去電極７の間に高電界を印加した時
に、蓄積ゲート４の電荷が消去電極７に放出される構成
とする。
に、従来のように制御ゲートと基板の間に高電圧を印加
して蓄積ゲートの電荷を放出させると、ゲート絶縁膜の
劣化を招来するので、これを避けて別な経路で電荷放出
が行えるようにすると共に、そのために集積度の向上が
阻害されることのないセル構造を提供することを目的と
する。 【構成】 この目的を達成するため、素子間のフィール
ド酸化膜が設けられる位置に消去電極７を配置し、蓄積
ゲート４とこの消去電極がオーバーラップする部分で
は、両者の間にトンネル絶縁膜８が介在する構造とし、
制御ゲート５と消去電極７の間に高電界を印加した時
に、蓄積ゲート４の電荷が消去電極７に放出される構成
とする。
Description
【０００１】
【産業上の利用分野】本発明はＥＥＰＲＯＭと呼ばれる
蓄積ゲート型ＭＯＳトランジスタの構造及び製造方法に
関わり、特に蓄積ゲートに蓄積された電荷を放電するた
めの構造に関わる。
蓄積ゲート型ＭＯＳトランジスタの構造及び製造方法に
関わり、特に蓄積ゲートに蓄積された電荷を放電するた
めの構造に関わる。
【０００２】ＭＯＳトランジスタの基板と制御電極の間
に浮遊電極を設け、そこに蓄えられた電荷の有無によっ
て情報を記憶するＥＰＲＯＭには、様々な情報の書込／
消去方式のものがある。一つのチップ内のＭＯＳ型記憶
素子を電気的に一斉に消去するものはフラッシュＥＥＰ
ＲＯＭと呼ばれ、書込及び消去のいずれにも電荷のトン
ネル遷移を利用するのが通常である。
に浮遊電極を設け、そこに蓄えられた電荷の有無によっ
て情報を記憶するＥＰＲＯＭには、様々な情報の書込／
消去方式のものがある。一つのチップ内のＭＯＳ型記憶
素子を電気的に一斉に消去するものはフラッシュＥＥＰ
ＲＯＭと呼ばれ、書込及び消去のいずれにも電荷のトン
ネル遷移を利用するのが通常である。
【０００３】また、ＥＰＲＯＭ集積回路に用いられるワ
ード線電位制御構造の一つに絶縁トランジスタと呼ばれ
るものがある。ワード線はＭＯＳトランジスタの制御ゲ
ート(ポリＳｉ)を連結した形で設けられるが、同一ワー
ド線内の隣接するＭＯＳトランジスタのゲート間を電気
的に遮断する必要がある場合に、ワード線に直交する帯
状導電体を配置してこれをゲート電極とし、前記両トラ
ンジスタのゲートをソース、ドレインとするＭＯＳトラ
ンジスタを構成し、絶縁スイッチとして利用するのであ
る。即ち、この帯状導電体に所定の電圧を印加し、該Ｍ
ＯＳトランジスタをオフ状態とすれば、前記両ゲート間
は非導通となる。
ード線電位制御構造の一つに絶縁トランジスタと呼ばれ
るものがある。ワード線はＭＯＳトランジスタの制御ゲ
ート(ポリＳｉ)を連結した形で設けられるが、同一ワー
ド線内の隣接するＭＯＳトランジスタのゲート間を電気
的に遮断する必要がある場合に、ワード線に直交する帯
状導電体を配置してこれをゲート電極とし、前記両トラ
ンジスタのゲートをソース、ドレインとするＭＯＳトラ
ンジスタを構成し、絶縁スイッチとして利用するのであ
る。即ち、この帯状導電体に所定の電圧を印加し、該Ｍ
ＯＳトランジスタをオフ状態とすれば、前記両ゲート間
は非導通となる。
【０００４】本発明は絶縁トランジスタの利用に関わる
ものではないが、同一チップに設けられる絶縁トランジ
スタ類似の構造を他の目的に利用するものである。従っ
て、その概略構造は公知のＭＯＳ型集積回路に近似する
ところがあるが、細部に重要な相違点が存在する。
ものではないが、同一チップに設けられる絶縁トランジ
スタ類似の構造を他の目的に利用するものである。従っ
て、その概略構造は公知のＭＯＳ型集積回路に近似する
ところがあるが、細部に重要な相違点が存在する。
【０００５】
【従来の技術と発明が解決しようとする課題】通常のＥ
ＥＰＲＯＭはＭＯＳトランジスタのチャネルとゲートの
間にフローティングの蓄積ゲートを設けた構造となって
おり、トンネル書き込み型のＥＥＰＲＯＭでは、蓄積ゲ
ートと基板のチャネル領域との間に存在する絶縁膜が電
荷のトンネル遷移が可能な程度に薄くなっている。
ＥＰＲＯＭはＭＯＳトランジスタのチャネルとゲートの
間にフローティングの蓄積ゲートを設けた構造となって
おり、トンネル書き込み型のＥＥＰＲＯＭでは、蓄積ゲ
ートと基板のチャネル領域との間に存在する絶縁膜が電
荷のトンネル遷移が可能な程度に薄くなっている。
【０００６】書き込みは、ソース／ドレイン間に高電圧
を印加し、ドレイン電流のホットエレクトロンをトンネ
ル絶縁膜を通して蓄積ゲートに注入することで行われ
る。消去は制御ゲートとソース(又はドレイン)の間に高
電圧を印加し、蓄積ゲート中の電荷をトンネル絶縁膜を
通して基板(又は制御ゲート)に放出させる。
を印加し、ドレイン電流のホットエレクトロンをトンネ
ル絶縁膜を通して蓄積ゲートに注入することで行われ
る。消去は制御ゲートとソース(又はドレイン)の間に高
電圧を印加し、蓄積ゲート中の電荷をトンネル絶縁膜を
通して基板(又は制御ゲート)に放出させる。
【０００７】このように、書き込みと消去で同一の絶縁
膜を通じて電荷を移動せしめるのでは、書き込みに合わ
せて薄く設定されたトンネル絶縁膜に高電圧が印加され
ることになるが、その程度に薄い絶縁膜に十分な絶縁性
を持たせることは困難であり、素子の記憶保持特性や耐
用回数などの要求に合わせて製造歩留りを確保すること
が難しくなる。
膜を通じて電荷を移動せしめるのでは、書き込みに合わ
せて薄く設定されたトンネル絶縁膜に高電圧が印加され
ることになるが、その程度に薄い絶縁膜に十分な絶縁性
を持たせることは困難であり、素子の記憶保持特性や耐
用回数などの要求に合わせて製造歩留りを確保すること
が難しくなる。
【０００８】かかる問題を解決する方策の一つとして、
ＥＥＰＲＯＭのＭＯＳトランジスタに消去電極を別に設
け、蓄積ゲート／基板間の絶縁膜をトランジスタの動作
特性に合わせた厚さとすることが提案されている。その
場合には、消去電極側の絶縁膜は印加される電界に則し
て厚さを設定することが可能になるが、通常の構造に消
去電極を追加して設けるのでは、セルが大型することに
なり、集積度向上というＩＣ技術の至上命令に違背する
ことになる。
ＥＥＰＲＯＭのＭＯＳトランジスタに消去電極を別に設
け、蓄積ゲート／基板間の絶縁膜をトランジスタの動作
特性に合わせた厚さとすることが提案されている。その
場合には、消去電極側の絶縁膜は印加される電界に則し
て厚さを設定することが可能になるが、通常の構造に消
去電極を追加して設けるのでは、セルが大型することに
なり、集積度向上というＩＣ技術の至上命令に違背する
ことになる。
【０００９】本発明の目的は、セル面積を増すことな
く、消去電極として機能する部材を備えしめたフラッシ
ュＥＥＰＲＯＭを提供することであり、それによって高
集積可能で書込／消去特性の優れたフラッシュＥＥＰＲ
ＯＭを提供することである。
く、消去電極として機能する部材を備えしめたフラッシ
ュＥＥＰＲＯＭを提供することであり、それによって高
集積可能で書込／消去特性の優れたフラッシュＥＥＰＲ
ＯＭを提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のフラッシュＥＥＰＲＯＭは、トンネル絶縁
膜を介して蓄積ゲートが半導体基板直上に設けられたＭ
ＯＳトランジスタが該基板主面に配列され、該ＭＯＳト
ランジスタどうしの間には、該ＭＯＳトランジスタどう
しの電気的係合を遮断する分離領域が配設されており、
該分離領域内部に設けられた導電体に、該蓄積ゲートに
蓄積された電荷をトンネル遷移せしめ得る構造を備えて
成ることを特徴としている。
め、本発明のフラッシュＥＥＰＲＯＭは、トンネル絶縁
膜を介して蓄積ゲートが半導体基板直上に設けられたＭ
ＯＳトランジスタが該基板主面に配列され、該ＭＯＳト
ランジスタどうしの間には、該ＭＯＳトランジスタどう
しの電気的係合を遮断する分離領域が配設されており、
該分離領域内部に設けられた導電体に、該蓄積ゲートに
蓄積された電荷をトンネル遷移せしめ得る構造を備えて
成ることを特徴としている。
【００１１】また、本発明のＥＥＰＲＯＭの製造方法
は、前記フラッシュＥＥＰＲＯＭの製造方法であって、
前記導電体の側面に、該側面によって生じた段差を緩和
する側壁を設ける工程を包含して成ることを特徴として
いる。
は、前記フラッシュＥＥＰＲＯＭの製造方法であって、
前記導電体の側面に、該側面によって生じた段差を緩和
する側壁を設ける工程を包含して成ることを特徴として
いる。
【００１２】
【作用】図１に本発明のＥＰＲＯＭの断面構造が模式的
に示されている。同図はチャネル方向に直交する断面図
であって、チャネルは蓄積ゲート４直下の基板１に発生
し、両者の間にはゲート絶縁膜３が存在する。このゲー
ト酸化膜はホットエレクトロンがトンネル遷移する程度
に薄く、また、蓄積ゲートと消去電極６との間の酸化膜
８も電荷のトンネル遷移が可能な程度に薄い。制御ゲー
トとしのうきょ電極の間にに高電界が印加されると、蓄
積ゲートに保持されていた電荷は消去電極に放出され、
記憶情報は消去される。具体的にはワード線である制御
ゲート５をグラウンド電位とし、消去電極７に10〜15Ｖ
の電圧を印加することによって、蓄積ゲートからの電子
の放出が行われる。
に示されている。同図はチャネル方向に直交する断面図
であって、チャネルは蓄積ゲート４直下の基板１に発生
し、両者の間にはゲート絶縁膜３が存在する。このゲー
ト酸化膜はホットエレクトロンがトンネル遷移する程度
に薄く、また、蓄積ゲートと消去電極６との間の酸化膜
８も電荷のトンネル遷移が可能な程度に薄い。制御ゲー
トとしのうきょ電極の間にに高電界が印加されると、蓄
積ゲートに保持されていた電荷は消去電極に放出され、
記憶情報は消去される。具体的にはワード線である制御
ゲート５をグラウンド電位とし、消去電極７に10〜15Ｖ
の電圧を印加することによって、蓄積ゲートからの電子
の放出が行われる。
【００１３】本発明のＥＰＲＯＭで消去電極が配置され
る領域は、通常のＥＰＲＯＭ集積回路ではＬＯＣＯＳに
よるフィールド酸化膜や絶縁トランジスタが配置される
領域であり、これ等に代えて消去電極を設けるので素子
の占有する面積は増加しない。また、消去時にゲート絶
縁膜に高電界が印加されることがないため、この種の素
子の耐用回数を低減し、製造歩留りを低下させる要因と
はならない。
る領域は、通常のＥＰＲＯＭ集積回路ではＬＯＣＯＳに
よるフィールド酸化膜や絶縁トランジスタが配置される
領域であり、これ等に代えて消去電極を設けるので素子
の占有する面積は増加しない。また、消去時にゲート絶
縁膜に高電界が印加されることがないため、この種の素
子の耐用回数を低減し、製造歩留りを低下させる要因と
はならない。
【００１４】更に本発明のＥＰＲＯＭの製造方法には、
消去電極の側面に傾斜緩和のための側壁を設ける処理が
含まれており、消去電極上に延び出す蓄積ゲートや更に
その上に重ねて形成されるワード線などの断面形状をな
だらかにする効果がある。
消去電極の側面に傾斜緩和のための側壁を設ける処理が
含まれており、消去電極上に延び出す蓄積ゲートや更に
その上に重ねて形成されるワード線などの断面形状をな
だらかにする効果がある。
【００１５】
【実施例】図２は本発明のＥＰＲＯＭの各種電極の平面
配置を示す図であり、そのＸ−Ｙ断面は図３に、Ｚ−Ｗ
断面は図４に夫々示されている。以下、これ等の図面を
参照しながら説明する。
配置を示す図であり、そのＸ−Ｙ断面は図３に、Ｚ−Ｗ
断面は図４に夫々示されている。以下、これ等の図面を
参照しながら説明する。
【００１６】図２に示されるように、ワード線５とビッ
ト線６は直交して配置され、ＭＯＳトランジスタの制御
ゲートであるワード線の下には、電気的にフローティン
グな蓄積ゲートが設けられている。この構造は公知であ
り、当業者であれば、図３の断面図からも容易に察知さ
れるものである。本発明に於ける形状的特徴は消去電極
の配置にあり、あたかも、フィールド酸化膜の中に消去
電極７を埋め込んだかの如く見える構造にある。図３に
於いて、28は酸化膜、32は層間絶縁層であるＰＳＧ層、
33はソース線を形成するＡｌ層、34はカバー膜として設
けられたＰＳＧ層である。
ト線６は直交して配置され、ＭＯＳトランジスタの制御
ゲートであるワード線の下には、電気的にフローティン
グな蓄積ゲートが設けられている。この構造は公知であ
り、当業者であれば、図３の断面図からも容易に察知さ
れるものである。本発明に於ける形状的特徴は消去電極
の配置にあり、あたかも、フィールド酸化膜の中に消去
電極７を埋め込んだかの如く見える構造にある。図３に
於いて、28は酸化膜、32は層間絶縁層であるＰＳＧ層、
33はソース線を形成するＡｌ層、34はカバー膜として設
けられたＰＳＧ層である。
【００１７】本出願に包含されるＥＰＲＯＭの製造方法
では、この消去電極７の側面に酸化膜のサイドウォール
を設けて処理を進めるので、消去電極上に延び出してい
る蓄積ゲートの形状がなだらかとなる。
では、この消去電極７の側面に酸化膜のサイドウォール
を設けて処理を進めるので、消去電極上に延び出してい
る蓄積ゲートの形状がなだらかとなる。
【００１８】図４にはＺ−Ｗ断面構造が示されている。
これはＭＯＳトランジスタのチャネル方向に平行な垂直
面による切断面であり、Ｓ／Ｄ領域29、蓄積ゲート４、
制御ゲート８から成るトランジスタ構造は通常のＥＰＲ
ＯＭと同じである。
これはＭＯＳトランジスタのチャネル方向に平行な垂直
面による切断面であり、Ｓ／Ｄ領域29、蓄積ゲート４、
制御ゲート８から成るトランジスタ構造は通常のＥＰＲ
ＯＭと同じである。
【００１９】次に本発明のＥＰＲＯＭの書込み、読出し
および一括消去の際の各電極のバイアス電圧を説明す
る。図５は本発明のＥＰＲＯＭのマトリックス配置をシ
ンボル化して示したものである。この図のＢ２,Ｗ２の
トランジスタ(楕円で囲まれている)に書込み、読出し或
いは一括消去を行うには、ワード線、ビット線、消去電
極に対し、表１に示した電圧を印加する。
および一括消去の際の各電極のバイアス電圧を説明す
る。図５は本発明のＥＰＲＯＭのマトリックス配置をシ
ンボル化して示したものである。この図のＢ２,Ｗ２の
トランジスタ(楕円で囲まれている)に書込み、読出し或
いは一括消去を行うには、ワード線、ビット線、消去電
極に対し、表１に示した電圧を印加する。
【００２０】
【表１】
【００２１】この表に示されるように、書込み及び読出
しのバイアスは通常のＥＰＲＯＭと同じであるが、他の
メモリセルと共に一括消去する場合には、全てのワード
線をグラウンド電位にし、消去電極を全てＨｉｇｈにす
る。ビット線及びソース線は全てフローティングであ
る。
しのバイアスは通常のＥＰＲＯＭと同じであるが、他の
メモリセルと共に一括消去する場合には、全てのワード
線をグラウンド電位にし、消去電極を全てＨｉｇｈにす
る。ビット線及びソース線は全てフローティングであ
る。
【００２２】ＥＰＲＯＭチップには記憶保持用のトラン
ジスタの他に、デコーダ回路など各種の回路が配置され
るが、その回路素子である通常構造のトランジスタには
消去電極は不要であり、素子間分離はＬＯＣＯＳ等によ
り形成される通常の構造の方がより有効である。従って
本発明の消去電極は、望ましい実施態様では記憶保持ト
ランジスタ配列領域のみに設けられる。
ジスタの他に、デコーダ回路など各種の回路が配置され
るが、その回路素子である通常構造のトランジスタには
消去電極は不要であり、素子間分離はＬＯＣＯＳ等によ
り形成される通常の構造の方がより有効である。従って
本発明の消去電極は、望ましい実施態様では記憶保持ト
ランジスタ配列領域のみに設けられる。
【００２３】次に本発明のＥＰＲＯＭの製造方法の実施
例を説明する。図６〜図９は本発明のＥＰＲＯＭの製造
工程を示す模式断面図である。以下、これ等の図面を参
照しながら本発明の特徴的な処理工程を説明する。
例を説明する。図６〜図９は本発明のＥＰＲＯＭの製造
工程を示す模式断面図である。以下、これ等の図面を参
照しながら本発明の特徴的な処理工程を説明する。
【００２４】図６(a)には、Ｓｉ基板11の表面に厚さ100
〜200Åの酸化膜12及び厚さ1000〜2000Åの窒化膜13を
順次被着形成した後、フォトレジスト14を塗布して開口
し、イオン注入によってボロン拡散層15を形成した状態
が示されている。
〜200Åの酸化膜12及び厚さ1000〜2000Åの窒化膜13を
順次被着形成した後、フォトレジスト14を塗布して開口
し、イオン注入によってボロン拡散層15を形成した状態
が示されている。
【００２５】この不純物拡散層はチャネルカット用であ
って、ドーズ量は１×1013cm-2程度である。形成するＭ
ＯＳ型素子がｎチャネルの場合には注入元素はアクセプ
タ元素であるが、ｐチャネルの場合は砒素や燐のような
ドナー元素が選択される。図示されていないが、メモリ
セル以外の周辺回路形成部にはＬＯＣＯＳによる素子分
離領域が形成され、前記窒化膜は選択酸化のマスクとし
て用いられる。この処理の後に、表面の酸化膜や窒化膜
は一旦除去される。
って、ドーズ量は１×1013cm-2程度である。形成するＭ
ＯＳ型素子がｎチャネルの場合には注入元素はアクセプ
タ元素であるが、ｐチャネルの場合は砒素や燐のような
ドナー元素が選択される。図示されていないが、メモリ
セル以外の周辺回路形成部にはＬＯＣＯＳによる素子分
離領域が形成され、前記窒化膜は選択酸化のマスクとし
て用いられる。この処理の後に、表面の酸化膜や窒化膜
は一旦除去される。
【００２６】基板表面に厚さ500〜1000Åの酸化膜16を
再度設け、消去電極形成のためのポリＳｉ層17とその表
面の酸化膜18(厚さ500〜1000Å)を被着形成し、ボロン
拡散層15上に消去電極のパターンに合わせてレジストパ
ターン19を形成する。この状態が(b)図であり、ポリＳ
ｉ層の厚さは2000〜4000Åである。
再度設け、消去電極形成のためのポリＳｉ層17とその表
面の酸化膜18(厚さ500〜1000Å)を被着形成し、ボロン
拡散層15上に消去電極のパターンに合わせてレジストパ
ターン19を形成する。この状態が(b)図であり、ポリＳ
ｉ層の厚さは2000〜4000Åである。
【００２７】レジストをマスクとしてポリＳｉ層17をパ
ターニングし、レジストを除去して消去電極17'の側面
に側壁20を、通常の方法によって形成する。Ｓｉ基板表
面の酸化膜16は一旦除去し、ＭＯＳトランジスタのゲー
ト絶縁膜となる酸化膜21を(c)図に示すように熱酸化に
より形成する。この熱酸化膜の厚さは300〜500Åであ
る。更に消去電極上の窒化膜を除去し、(d)図の如く、
熱酸化膜22を100〜200Åの厚さに形成する。
ターニングし、レジストを除去して消去電極17'の側面
に側壁20を、通常の方法によって形成する。Ｓｉ基板表
面の酸化膜16は一旦除去し、ＭＯＳトランジスタのゲー
ト絶縁膜となる酸化膜21を(c)図に示すように熱酸化に
より形成する。この熱酸化膜の厚さは300〜500Åであ
る。更に消去電極上の窒化膜を除去し、(d)図の如く、
熱酸化膜22を100〜200Åの厚さに形成する。
【００２８】熱酸化膜21の上に蓄積ゲートとなるポリＳ
ｉ層23を1000〜2000Å、酸化膜24を100Å、窒化膜25を1
00Åの厚さで順次被着する。この状態が図７(e)であ
る。次いで(f)図の如く消去電極上のポリＳｉ層を窒化
膜と共にエッチング除去するが、ポリＳｉ層の端部が消
去電極上に重なって存在するように、開口形状は消去電
極より幅の狭い帯状である。開口底部には(g)図の如
く、500〜1000Åの厚さの酸化膜26が形成される。この
時ポリＳｉ層23の側面にも酸化膜が形成される。
ｉ層23を1000〜2000Å、酸化膜24を100Å、窒化膜25を1
00Åの厚さで順次被着する。この状態が図７(e)であ
る。次いで(f)図の如く消去電極上のポリＳｉ層を窒化
膜と共にエッチング除去するが、ポリＳｉ層の端部が消
去電極上に重なって存在するように、開口形状は消去電
極より幅の狭い帯状である。開口底部には(g)図の如
く、500〜1000Åの厚さの酸化膜26が形成される。この
時ポリＳｉ層23の側面にも酸化膜が形成される。
【００２９】続いて(h)図の如く、基板全面に厚さ1000
〜2000ÅのポリＳｉ層27を堆積し、図８(i)に示す如
く、消去電極と直交する方向に帯状にパターニングして
ワード線を形成する。このポリＳｉワード線はＭＯＳト
ランジスタ部分では制御ゲートとして機能することにな
る。ワード線のパターンに合わせて窒化膜25とポリＳｉ
層23もパターニングし、その結果、ポリＳｉ層23は個々
のトランジスタ領域上に分離して存在する蓄積ゲートと
なる。
〜2000ÅのポリＳｉ層27を堆積し、図８(i)に示す如
く、消去電極と直交する方向に帯状にパターニングして
ワード線を形成する。このポリＳｉワード線はＭＯＳト
ランジスタ部分では制御ゲートとして機能することにな
る。ワード線のパターンに合わせて窒化膜25とポリＳｉ
層23もパターニングし、その結果、ポリＳｉ層23は個々
のトランジスタ領域上に分離して存在する蓄積ゲートと
なる。
【００３０】これ等のゲート電極をマスクにしてイオン
注入を行い、(j)図の如くＳ／Ｄ拡散層29を形成する。
ドーズ量は１×1015cm-2であり、ポリＳｉ層23及び25の
露出面には酸化膜28が形成される。膜厚は500Å程度で
ある。更に、(k)図の如くフォトレジスト30を塗布し、
開口を設けてイオン注入を行い、ソース領域にＡｌ配線
を接続するためのコンタクト拡散31を設ける。
注入を行い、(j)図の如くＳ／Ｄ拡散層29を形成する。
ドーズ量は１×1015cm-2であり、ポリＳｉ層23及び25の
露出面には酸化膜28が形成される。膜厚は500Å程度で
ある。更に、(k)図の如くフォトレジスト30を塗布し、
開口を設けてイオン注入を行い、ソース領域にＡｌ配線
を接続するためのコンタクト拡散31を設ける。
【００３１】この後(l)図の如く、基板全面を絶縁層で
あるＰＳＧ層32(厚さ500〜1000Å)で被覆し、ソースコ
ンタクト用の開口を設けてＡｌ膜33(厚さ約１μｍ)を被
着、パターニングしてソース線を形成すれば、図９(m)
のようにＥＰＲＯＭが完成する。34はカバー膜として設
けられたＰＳＧ層(厚さ500〜1000Å)である。
あるＰＳＧ層32(厚さ500〜1000Å)で被覆し、ソースコ
ンタクト用の開口を設けてＡｌ膜33(厚さ約１μｍ)を被
着、パターニングしてソース線を形成すれば、図９(m)
のようにＥＰＲＯＭが完成する。34はカバー膜として設
けられたＰＳＧ層(厚さ500〜1000Å)である。
【００３２】上記工程中、ソース線接続用のコンタクト
拡散31は、より早期の段階で形成してもよく、例えば図
６(b)のように、消去電極形成用のポリＳｉ層17が未だ
パターニングされていない時に、これを貫通するエネル
ギで不純物を選択的にイオン注入して形成することもで
きる。
拡散31は、より早期の段階で形成してもよく、例えば図
６(b)のように、消去電極形成用のポリＳｉ層17が未だ
パターニングされていない時に、これを貫通するエネル
ギで不純物を選択的にイオン注入して形成することもで
きる。
【００３３】
【発明の効果】本発明のフラッシュＥＥＰＲＯＭでは、
蓄積ゲートの電荷を消去電極にトンネル遷移させて放出
する構造を採っており、記憶情報を消去する際にＭＯＳ
トランジスタのゲート絶縁膜に高電界が印加されること
がない。そのため、ゲート絶縁膜が絶縁破壊する蓋然性
が大幅に低下し、素子の書込／消去回数が著しく向上す
るという効果を得ている。
蓄積ゲートの電荷を消去電極にトンネル遷移させて放出
する構造を採っており、記憶情報を消去する際にＭＯＳ
トランジスタのゲート絶縁膜に高電界が印加されること
がない。そのため、ゲート絶縁膜が絶縁破壊する蓋然性
が大幅に低下し、素子の書込／消去回数が著しく向上す
るという効果を得ている。
【００３４】更に該消去電極は、通常のＭＯＳ型集積回
路ではＬＯＣＯＳによるフィールド酸化膜等の素子間分
離帯が設けられる領域に配置されるので、集積度の向上
を阻害することはない。
路ではＬＯＣＯＳによるフィールド酸化膜等の素子間分
離帯が設けられる領域に配置されるので、集積度の向上
を阻害することはない。
【図１】 本発明のＥＰＲＯＭの構造を示す断面模式図
【図２】 本発明のＥＰＲＯＭの平面配置図
【図３】 Ｘ−Ｙ断面を示す図
【図４】 Ｚ−Ｗ断面を示す図
【図５】 セル配置を象徴化して示す図
【図６】 実施例の工程を示す模式図（１／４）
【図７】 実施例の工程を示す模式図（２／４）
【図８】 実施例の工程を示す模式図（３／４）
【図９】 実施例の工程を示す模式図（４／４）
１ 基板 ２ Ｓ／Ｄ領域 ３ ゲート絶縁膜 ４ 蓄積ゲート ５ 制御ゲート（ワード線） ６ ビット線 ７ 消去電極 ８ トンネル絶縁膜 ９ 酸化膜（側壁） 11 基板 12 酸化膜 13 窒化膜 14 レジスト 15 ボロン拡散層（チャネルカット） 16 酸化膜 17 ポリＳｉ層 17’消去電極 18 窒化膜 19 レジスト 20 酸化膜（側壁） 21 ゲート酸化膜 22 酸化膜（トンネル皮膜） 23 ポリＳｉ層 23’蓄積電極 24 酸化膜 25 窒化膜 26 酸化膜 27 ポリＳｉ 27’制御ゲート 28 酸化膜 29 Ｓ／Ｄ領域 30 レジスト 31 コンタクト拡散 32 ＰＳＧ層 33 Ａｌ層 34 ＰＳＧ層（カバー膜）
Claims (4)
- 【請求項１】 トンネル絶縁膜(3)を介して蓄積ゲート
(4)が半導体基板(1)の直上に設けられたＭＯＳトランジ
スタが該基板主面に配列され、 該ＭＯＳトランジスタどうしの間には、該ＭＯＳトラン
ジスタどうしの電気的係合を遮断する分離領域が配設さ
れており、 該分離領域内部に設けられた導電体(7)に、該蓄積ゲー
ト(4)に蓄積された電荷をトンネル遷移せしめ得る構造
を備えて成ることを特徴とするフラッシュＥＥＰＲＯ
Ｍ。 - 【請求項２】 請求項１のフラッシュＥＥＰＲＯＭであ
って、 前記導電体が設けられた分離領域は、マトリックスに配
置された前記蓄積ゲートを備えるＭＯＳトランジスタど
うしの間に設けられ、 同一基板の他の領域に設けられた素子間分離領域は、該
導電体を包含しない分離領域であることを特徴とするフ
ラッシュＥＥＰＲＯＭ。 - 【請求項３】 請求項１又は請求項２のフラッシュＥＥ
ＰＲＯＭに於いて、 前記ＭＯＳトランジスタの制御ゲートと前記導電体との
間に電圧を印加し、前記蓄積ゲートに蓄積された電荷を
該導電体にトンネル遷移せしめることにより、複数の該
ＭＯＳトランジスタに記憶された情報を消去することを
特徴とするフラッシュＥＥＰＲＯＭの消去方法。 - 【請求項４】 請求項１又は請求項２のフラッシュＥＥ
ＰＲＯＭの製造方法であって、 前記導電体の側面に、該側面によって生じた段差を緩和
する側壁を設ける工程を包含して成ることを特徴とする
フラッシュＥＥＰＲＯＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051985A JPH05259464A (ja) | 1992-03-11 | 1992-03-11 | フラッシュｅｅｐｒｏｍ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051985A JPH05259464A (ja) | 1992-03-11 | 1992-03-11 | フラッシュｅｅｐｒｏｍ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259464A true JPH05259464A (ja) | 1993-10-08 |
Family
ID=12902156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051985A Pending JPH05259464A (ja) | 1992-03-11 | 1992-03-11 | フラッシュｅｅｐｒｏｍ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130894A (ja) * | 1993-10-28 | 1995-05-19 | Gold Star Electron Co Ltd | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 |
| JP2009158857A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1992
- 1992-03-11 JP JP4051985A patent/JPH05259464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130894A (ja) * | 1993-10-28 | 1995-05-19 | Gold Star Electron Co Ltd | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 |
| JP2009158857A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001219 |