JPH09505945A - フラッシュ・イーピーロム・トランジスタ・アレイおよびその製造方法 - Google Patents

Abstract

(57)【要約】 高密度でセグメンタブル・フラッシュ・イーピーロム・チップのためのコンタクトレス・フラッシュ・イーピーロム・セル及びアレイの構造並びにその製造方法。また、延長浮遊ゲート構造及びフラッシュ・イーピーロム回路において、微細なデザイン・ルールで、高いキャパシティブ・カップリング比が可能な延長浮遊ゲート構造の製造方法。浮遊ゲートは、ドレイン・ソース・ドレイン構造において、対称に延長されている。従って、セルの各コラム対は、互いに反対方向に延びる浮遊ゲートを有している。こうして、浮遊ゲートを、セルのレイアウトを増加すること無く、延長することにより、一般に分離領域によって消費されるセルのスペースを利用することができる。また、ソース及びドレインのセルフ・アラインのために利用される、浮遊ゲート堆積層の傍らに、導電スペーサを形成することにより、スケールの変更容易な構造となる。従って、この構造では、浮遊ゲート堆積が最初に規定され、セルフ・アラインされるソース及びドレイン拡散領域を形成するのに利用される。ソース及びドレインの形成後、導電スペーサが最初の浮遊ゲート構造の両側に堆積される。これら導電スペーサは、対称に形成することができ、またスケーリングが容易なため大容量フラッシュ・イーピーロム構造に用いることができる。

Description

【発明の詳細な説明】 フラッシュ・イーピーロム・トランジスタ・アレイおよびその製造方法 継続出願データ この出願は、１９９２年１月２２日に、発明者イユ（Ｙｉｕ）その他により、 出願された米国出願 No.０７／８２３，８９２の継続出願であるところの１９ ９４年１月２５日に出願された出願の一部継続出願である。 関連出願データ この出願は、この出願と同日に出願された継続中の、イユ（Ｙｉｕ）その他に より発明され、この出願と同じ譲受人に譲渡された、フラッシュ・イーピーロム 集積回路構造の出願に関係している。 発明の背景 技術分野 この発明は、フラッシュ・イーピーロム・メモリ技術、特にトランジスタ・セ ルの制御ゲート、浮遊ゲートおよびソース又はドレイン間のカップリング比（co upling ratio）を改善させるための延長された浮遊ゲートを有する独特なセル構 造に関するものである。 関連技術の説明 フラッシュ・イーピーロムは、発達しつつある不揮発性集積回路に属するもの である。これらフラッシュ・イーピーロムは、チップ中のメモリー・セルの電気 的消去、プログラムおよび読み出しができる能力を有している。フラッシュ・イ ーピーロム中のメモリ・セルは、浮遊ゲートにチャージしたり、ディス・チャー ジすることにより、データがセルにストアされる所謂浮遊ゲート・トランジスタ を用いて構成されている。浮遊ゲートは導電材料、典型的にはトランジスタのチ ャネルから薄い酸化層又はその他の絶縁材料により絶縁された、多結晶シリコン で作られ、またトランジスタの制御ゲート又はワード線から、絶縁材料である第 ２層により絶縁されている。 データは、浮遊ゲートにチャージしたり、ディス・チャージすることによりメ モリ・セルにストアされる。浮遊ゲートは、制御ゲートとソース又はドレインと の間に、大きな正の電圧を印加することにより、Fowler-Nordheim トンネル機構 によりチャージされる。あるいは、セルのチャネルに、高いエネルギーの電子を 生起させる電圧を印加することで，浮遊ゲートの絶縁層を通して注入される、ア バランシェ機構が用いられる。制御ゲートへの電圧は、所謂セルのカップリング 比により分割され、制御ゲートと浮遊ゲートとの間の第１電圧と、浮遊ゲートと ソース又はドレインとの間の第２電圧となる。５０％カップリング比では、制御 ゲートに適用される電圧の半分が、浮遊ゲートとソース又はドレインとの間の酸 化物を通して現れる。この浮遊ゲートとソース又はドレインとの間の電圧が、薄 い絶縁層を通して電子を浮遊ゲート中にトンネル又は注入させる。浮遊ゲートが チャージされると、メモリ・セルを導通させるさせるためのしきい値電圧が、読 み出し動作中にワード線に印加される電圧以上に高められる。かくて、読み出し 中にチャージされたセルが指定されると、セルは導通しない。セルの非導通状態 は、センシング回路の極性により、１又はゼロとして読み取られる。 浮遊ゲートは、逆のメモリ状態にするために、ディス・チャージされる。この 作用は、典型的には、トランジスタの浮遊ゲートとソース又はドレインとの間、 あるいは浮遊ゲートと基板との間のＦ−Ｎトンネル現象によりなされる。例えば 、ドレインは浮遊電位のままで、ソースからゲートへの大きな、正の電圧を形成 することにより、浮遊ゲートはソースを介してデイス・チャージされる。 浮遊ゲートをチャージしたり、ディス・チャージするために用いられる高い電 圧は、フラッシュ・メモリ装置に重要な設計上の制限、特にセル寸法およびプロ セス仕様のサイズの縮小に関する制限を生起する。かくて、メモリ・セルに対す るカップリング比が設計上のクリィティカルなパラメータとなる。 カップリング比を増大させる１つの方法は、制御ゲートと浮遊ゲートとの間の 浮遊ゲートの表面積を増大させることである。これは、例えば、ベルゲモント（ Bergemont）他によるＵＳＰ No.５、０１２、４４６に開示されているように、 ソース又はドレイン領域の上の浮遊ゲートを延ばすことにより達成される。 浮遊ゲートを延ばす一方法が、ＩＥＤＭ９２．９９１〜９９３頁のクメ（Kume ）その他による“３ボルト、６４Ｍビット、イーピーロム用の１．２８μｍ²無 接触メモリ・セル”及びＩＥＤＭ９３，１９〜２２頁のヒサムネ（Hisamune）そ の他による“３ボルト、６４Ｍビット、イーピーロム用の高いキャパシティブ・ カップリング比（ＨｉＣＲ）のセル及び将来のフラッシュ・メモリー”に開示さ れている。 浮遊ゲートを延ばすための、これら従来の構造は、比較的複雑なプロセス技術 を要する。 従って、フラッシュ・イーピーロムのカップリング比を増大させるための改善 されたプロセス及びこのような構造を利用する回路が望まれている。 発明の開示 この発明は、新規なコンタクト・レスのフラッシュ・イーピーロム・セル及び アレイ構造並びにその製造方法に関するもので、結果として高密度でセグメンタ ブルなフラッシュ・イーピーロム・チップとなるものである。このフラッシュ・ イーピーロム・セルは、独特なドレイン・ソース・ドレイン構造で、１つのソー ス拡散層が２つのトランジスタ・コラムに共有されている。また、この発明のフ ラッシュ・イーピーロム・セルに適した新しいメモリ回路構造が可能となる。 本発明の１つの態様では、フラッシュ・イーピーロム・トランジスタ・アレイ は、第１の導電タイプを有する基板に形成されるようになっている。第２の導電 タイプのドレイン拡散領域が基板に形成されると共に、第１の方向に直交するド レイン幅を有して、前記第１の方向に延びている。第２の導電タイプのソース拡 散領域が基板に設けられ、前記の第１の方向に延びており、また前記ドレイン拡 散領域から離れて、ソース及びドレイン拡散領域の間にチャネル領域を形成して いる。絶縁層が、前記チャネル領域並びに前記ソース及びドレイン拡散領域の上 に形成されている。複数の浮遊ゲート電極が、前記チャネル領域の上の第１の絶 縁層の上に形成されている。第２の絶縁層が前記浮遊ゲート電極の上に形成され ると共に、複数の制御ゲート電極が前記第２の絶縁層の上に形成され、各浮遊ゲ ート電極に横たわるソース及びドレイン拡散領域に交差する第２の方向に延びて いる。こうして、前記チャネル領域を横切るコラム内に、複数のフラッシュ・イ ーピーロム・トランジスタが形成される。 本発明では、前記浮遊ゲート電極は、第１の堆積プロセスで堆積された第１の 導電層で構成され、この導電層は、前記チャネル領域の上のチャネル表面部を有 するところの、前記の第１の絶縁層に隣接する第１の主表面部を有している。前 記浮遊ゲート電極の、前記第１の主表面部の向側（反対側）の、第２の主表面部 は前記チャネル表面積とほぼ等しい表面積を有している。前記浮遊ゲート電極の 、前記第１及び第２主表面部間の側面は、ソース及びドレイン拡散領域を形成す る拡散処理中に、チャネル長さを規制するのに用いられる。導電スペーサが拡散 処理の後で堆積される。この導電スペーサは、少なくとも一側面上の第１の導電 層に接して、第１の導電層と組合わされて、浮遊ゲート電極を形成するし、制御 電極下の制御表面部はチャネル表面積よりも実質的に大きい面積を有している。 前記導電スペーサは、好ましくは、浮遊ゲート電極の両側のソース及びドレイ ンの両拡散領域上に延びるように配置されている。これら導電スペーサは、ほぼ 対称で、小さい寸法のものを作るプロセスに容易に対応できるようになっている 。 さらに、ドレイン・ソース・ドレイン構造のフラッシュ・アレイを完成させる プロセスには、チャネル領域上の第１のポリシリコン層と、この第１ポリシリコ ン層に接する第２のポリシリコン層とからなる浮遊ゲート電極を含んでいる。こ の発明の１態様では、セルの浮遊ゲートは、１側で第１のドレイン拡散領域を越 える方向に延ばされ、その量は、ほぼドレイン幅の半分より大きくなっている。 ドレイン・ソース・ドレイン構造の反対側のセルは、第２ドレイン拡散領域を越 えて反対方向に、対称に延びる浮遊ゲートを有している。この構成は、設計者が 、分離領域に使われているスペースを、カップリング比を改善するために用いる 利点を有する。 また、本発明は、基板上にフラッシュ・イーピーロム・トランジスタを製作す るユニークな方法に特徴があり、次の工程を含んでいる。 基板上に複数のフラッシュ・イーピーロム・トランジスタを製作する方法で、 以下の工程からなる； 前記基板の少なくとも一部上に、浮遊ゲート絶縁層を形成する： 前記浮遊ゲート絶縁層上の第１ポリシリコン堆積中に、複数のポリシリコンの ストリップを区画する； 前記基板をドーパントにさらす、これにより、前記の複数のストリップはマス クとして作用し、また前記基板中に複数のドープ領域が、前記複数の導電材料ス トリツプの間に形成される； 前記基板を焼鈍し、ドーパントをドープ領域に浸透させ、ポリシリコン・スト リップに並べて、埋込み拡散領域を形成する； 前記埋込み拡散領域上に、絶縁材料からなる厚い絶縁層を形成する； 複数の前記ポリシリコンのストリップを露出させる； 第２ポリシリコン堆積部を、前記の複数のストリツプの上に接触させて堆積さ せる； 前記第２ポリシリコン堆積部を所定時間エッチングし、埋込み拡散領域上の厚 い絶縁物の上に、セルフ・アラインした導電スペーサ・ラインを形成する、ここ で各導電スペーサ・ラインは複数のストリップの内のただ１つのストリップに接 触させる； 制御ゲート絶縁部を前記複数のストリップおよび導電スペーサ・ラインの上に 形成する； 前記制御ゲート絶縁部の上に、第３のポリシリコン堆積を堆積させる；最後に 、 前記第３堆積部をエッチングし、制御ゲート。コンダクタを区画する、また導 電スペーサおよび複数の導電ストリップをエッチングし浮遊ゲートを区画する。 かくて、ユニークなフラッシュ・イーピーロム・セル構造およびそれを製造す る方法が提供され、高い密度を達成することが可能となる。構造は、高いカップ リング比を有し、従ってセルのプログラミングおよび消去に低い電圧が用いられ る。また、図面、詳細説明および以下のクレームに見られる他のいくつかの利点 を有している。 図面の簡単な説明 図１は、本発明によるフラッシュ・イーピーロム集積回路モジュールの概略説 明図である。 図２は、本発明の１実施例による、ドレイン・ソース・ドレイン構造の、仮想 接地、フラッシュ・イーピーロム・アレイの概略説明図である。 図３は、本発明の、１つの金属ビット線に共通接続された２つのコラムを備え た他の実施例のフラッシュ・イーピーロム・セルの概略説明図である。 図４は、メイン・アレイ中の故障列の代替のための冗長列を備えたセグメンタ ブルなフラッシュ・イーピーロム・アレイの概略説明図である。 図４Ａは、本発明によるペイジ・プログラム操作のフロー・チャートである。 図４Ｂは，本発明による、プログラム・ベリファイ回路の簡単化した概略説明 図である。 図５Ａ〜５Ｈは、本発明によるフラッシュ・イーピーロム・セルの、カップリ ング比を改善するための延長浮遊ゲートを備えた、第１のタイプの製造ステップ を示す。 図６Ａ〜６Ｇは，本発明によるフラッシュ・イーピーロム・セルの他の実施例 を完成させるための、図５Ａ〜５Ｄから始まる最終の６ステップを説明している 。 図７は、フラッシュ・イーピーロム・セグメントのレイアウトの透視図である 。 図８〜１４は、図７のフラッシュ・イーピーロム・セグメントを完成するため のマスク・レイアウトで、 図８は、基板中の第１拡散層およびフィールド酸化分離層の配置を示す。 図９は、アレイのセル中のしきい値を上げるためのｐ＋タイプ・セル注入領域 の図である。 図１０は、第１ポリシリコン層の配置説明図である。 図１１は、第２ポリシリコン層の配置説明図である。 図１２は、第３ポリシリコン層の配置説明図である。 図１３は、金属コンタクトの位置を示す説明図である。 図１４は、下のアレイに対して上乗せされた金属線の配置説明図である。 詳細な説明 本発明の好ましい実施例の詳細説明が図面を参照してなされており、図１には 、本発明のフラッシュ・イーピーロム集積回路モジュールの概要が示されている 。図１の集積回路モジュールには、主アレイ中の故障セルに置換される、周知の 複数の冗長メモリ・セル１０１が接続された、フラッシュ・イーピーロム・アレ イ１００が含まれている。メモリ・アレイ中のセルの状態を差動的に検出するた めに、複数の参照セル１０２がセンス・アンプ１０７と共に用いられている。 メモリ・アレイ１００に、メモリ・アレイ中の横方向デコーディングのために 、ワード線及びブロック選択デコーダ１０４が接続されている。また、メモリ・ アレイ１００に、アレイ中の縦方向デコーディングのために、コラム・デコーダ 及び仮想接地回路１０５が接続されている。 コラム・デコーダ及び仮想接地回路１０５に、プログラム・デート入力構造１ ０３が接続されている。そして、センス・アンプ１０７及びプログラム・データ 入力構造１０３は、メモリ・アレイに接続されたデータ入出力回路を備えている 。 フラッシュ・イーピーロム集積回路は典型的には、読み出しモード、プログラ ム・モード及び消去モードで使用される。そして、モード制御回路１０６がアレ イ１００に接続されている。 最後に、この発明の１実施例では、プログラム及び消去モード中は、メモリ・ セルのゲート又はソース並びにドレインに負の電圧が印加される。そして、アレ イに各種の参照電圧を供給するために、負の電圧発生器１０８及び正の電圧発生 器１０９が使用される。負の電圧発生器１０８及び正の電圧発生器１０９は供給 電力圧Ｖ_ccにより駆動される。 図２は、大きな集積回路中の２つのセグメントを示す。セグメントは破線５０ に沿って分けられ、破線５０から上のセグメント５１Ａと破線５０から下のセグ メント５１Ｂを含んでいる。セグメント５１Ａの第１のコラムの対５２は、セグ メント５１Ｂの第２のコラムの対５３と、総括的なビット線の対（即ち、ビット 線７０，７１）に沿って、鏡対称に配置されている。ビット線の対を進んで行く と、メモリ・セグメントは、仮想接地導体５４Ａ，５４Ｂ（埋込み拡散層）およ び金属と拡散層とのコンタクト５５，５６，５７，５８を共有するように繰り返 えされる。仮想接地導体５４Ａ，５４Ｂはアレイを横切って、金属と拡散層との コンタクト６０Ａ，６０Ｂを介して、縦の仮想接地金属線５９に達する迄、横に 延びている。セグメントは、隣接するセグメントが仮想接地金属線５９を共有す るように、仮想接地金属線５９の反対側に繰り返される。そして、図２のセグメ ント配置は、総括的なビット線に対する２つのトランジスタ・セルのコラム毎に ２つの金属コンタクト・ピッチを必要とると共に、仮想接地金属線５９に対して セグメント毎に１つの金属コンタクト・ピッチを必要とする。 与えられたビット線の対に沿う、各コラムの対（例えば、５２，５３）が、イ ーピーロム・セルのセットを構成する。そして、セル７５−１，７５−２，７５ −Ｎが、コラムの対７７の第１のコラムのイーピーロム・セルのセットを構成す る。セル７６−１，７６−２，７６−Ｎが、コラムの対７７の第２のコラムの第 ２のフラッシュ・イーピーロム・セルのセットを構成する。 第１のセルのセットおよび第２のセルのセットは、共通の埋込み拡散ソース線 ７８を共有する。セル７５−１，７５−２，７５−Ｎは埋込み拡散ドレイン線７ ９に接続される。セル７６−１，７６−２，７６−Ｎは埋込み拡散ドレイン線８ ０に接続される。選択回路は、頂部の選択トランジスタ８１および頂部の選択ト ランジスタ８２とから構成され、これらの選択トランジスタは、それぞれドレイ ン拡散線７９，８０に接続され、これらドレイン拡散線７９，８０はそれぞれ総 括的な金属ビット線８３，８４に接続されている。そして、トランジスタ８１は 、ドレイン拡散線７９に接続されたソースおよび金属コンタクト５７に接続され たドレインを有している。トランジスタ８２は、ドレイン拡散線８０に接続され たソースおよび金属コンタクト５８に接続されたドレインを有している。トラン ジスタ８１および８２のゲートは、フラッシュ・イーピーロム・セルの各コラム を総括的な金属ビット線８３，８４に接続するように、信号ＴＢＳＥＬ_Aにより 制御される。 ソース拡散線７８は選択トランジスタ８５のドレインに接続されている。選択 トランジスタ８５のソースは仮想接地拡散線５４Ａに接続されている。トランジ スタ８５Ａのゲートは信号ＢＢＳＥＬ_Aにより制御される。 更に、図２に示す２つ又はそれ以上のセグメントのセクタは、ワード線信号を 共有するように，追加のデコーディングが頂部及び底部のブロック選択信号ＴＢ ＳＥＬ_A、ＴＢＳＥＬ_B、ＢＢＳＥＬ_A及びＢＢＳＥＬ_Bにより与えられる。１つの 例では、８つのセグメントがワード線ドライバを共有し、セクタは下に８つ のセグメントを有している。 図に見られるように、本発明による構成では、セクタに区分されたフラッシュ ・イーピーロム・アレイを有している。これにより、読み出し、プログラム又は 消去サイクル中の選択されていないセグメントのトランジスタのソース及びドレ インは、ビット線及び仮想接地線上の電流及び電圧から分離されることになるの で、好都合である。そして、読み出し操作中、選択されないセグメントからの漏 れ電流は、ビット線上の電流に何等関与しないので、センシングが改善される。 また、プログラム及び消去操作中、仮想接地線上の電圧及びビット線は、選択さ れていないセグメントから分離される。これにより、あるセクタ内のセグメント がワード線ドライバを共有している場合、セグメント単位又は好ましくはセクタ 単位のセクタ消去操作が可能となる。 底部ブロック選択トランジスタ（例えば、トランジスタ６５Ａ，６５Ｂ）は、 図３に示すように、ある場合には不必要かも知れない。また、これらブロック選 択トランジスタは、隣接するセグメントと底部ブロック選択信号とを共有するよ うにしても良い。また、底部ブロック選択トランジスタ（例えば、トランジスタ ６５Ａ，６５Ｂ）は、仮想接地ターミナル６０Ａ，６０Ｂに隣接した１つの分離 用トランジスタによって置き換えても良い。 図３に、本発明によるフラッシュ・イーピーロム・アレイの他の構成が示され ている。この例では、２つのフラッシュ・イーピーロム・セルのコラムが、１つ の金属ビット線に共通接続されている。図３には、アレイの４つのコラム対が示 されている。ここで、コラムの各対には、ドレイン・ソース・ドレイン構成のフ ラッシュ・イーピーロム・セルが含まれている。 そして、第１のコラム対１２０には、第１のドレイン拡散線１２１，ソース拡 散線１２２及び第２のドレイン拡散線１２３が含まれている。ワード線ＷＬ０か らＷＬ６３までの各ワード線は、第１のコラム対のセル及び第２のコラム対のセ ルの浮遊ゲートの上に重ねられている。図に示すように、第１のコラム対１２０ には、セル１２４，１２５，１２６，及び１２７を含む１つのコラムが含まれて いる。ＷＬ２からＷＬ６１までのワード線に接続されるセルは図示されていない 。コラム対１２０の第２のコラムには、セル１２８，１２９，１３０及び１３１ が含まれている。アレイの同じコラムに沿って、第２のコラム対１３５が示され ている。これは、コラム対１２０と同様な構成になっているが、鏡対称に配置さ れている。 そして、コラム対の第１のコラムのトランジスタ、例えばセル１２５はドレイ ン拡散線１２１中のドレイン及びソース拡散線１２２中のソースを含んでいる。 浮遊ゲートが、第１のドレイン拡散線１２１とソース拡散線１２２との間のチャ ネル領域の上にある。ワード線ＷＬ１がセル１２５の浮遊ゲートの上にあり、フ ラッシュ・イーピーロム・セルが構成されている。 コラム対１２０及びコラム対１３５は、アレイの仮想接地拡散１３６を共有し ている。そして、コラム対１２０のソース拡散線１２２は接地拡散１３６に接続 されている。同様に、コラム対１３５のソース拡散線１３７も接地拡散１３６に 接続されている。 上述のように、セルのそれぞれのコラム対１２０は１つの金属線を共有してい る。そして、ブロックの右側選択トランジスタ１３８及びブロックの左側選択ト ランジスタ１３９が含まれている。トランジスタ１３９には、ドレイン拡散線１ ２１中のソース、金属コンタクト１４０に接続されたドレイン及び線１４１上の 制御信号ＢＬＴＲ１に接続されたゲートが含まれている。同様に、右側のトラン ジスタ１３８には、ドレイン拡散線１２３中のソース、金属コンタクト１４０に 接続されたドレイン及び線１４２上の制御信号ＢＬＴＲ０に接続されたゲートが 含まれている。そして、トランジスタ１３８及び１３９を含む選択回路は、第１ ドレイン拡散線１２１及び第２ドレイン拡散線１２３を、金属コンタクト１４０ を介して金属線１４３（ＭＴＢＬ０）に選択的に接続するようになっている。ま た、コラム対１３５には、同様にして、金属コンタクト１４６に接続される左側 選択トランジスタ１４４及び右側選択トランジスタ１４５が含まれている。コン タクト１４６は、コラム対１２０に接続されたコンタクト１４０と同様に、同じ 金属線１４３に接続されている。金属線には、追加の選択回路と共に、セルの２ コラム以上を接続することができる。 図２及び３に示す構造は、セルの２コラムを形成するドレイン・ソース・ドレ イン・ユニットに基づくものであり、このユニットは、隣接するセルのコラムか らのリーク電流を防止するために、隣接するドレイン・ソース・ドレイン・ユニ ットからは分離されている。この構造は、センシング回路でのリーク電流に対す る適切な余裕をもって、あるいは非選択セルからのリーク電流を制限する他の手 段と共に、２コラム以上のユニットに拡張することができる。 コラム対は、ワード線Ｍ本、コラム数２Ｎからなるフラッシュ・イーピーロム ・セルのアレイを得るように、横及び縦に並べられる。このアレイでは、上述の ように、選択回路を介して、それぞれが、フラッシュ・イーピーロム・セルのコ ラム対に接続される、Ｎ本の金属ビット線だけが必要になる。 図には、２本の金属ビット線１４３及び１５２（ＭＴＢＬ０、ＭＴＢＬ１）に 接続された、４つのコラム対１２０，１３５．１５０及び１５１だけが示されて いるが、アレイは大きなフラッシュ・イーピーロム・メモリ・アレイを形成する ために、横及び縦方向に繰り返しても良い。そして、ワード線を共有するコラム 対１２０及び１５０は、アレイのセグメントを得るように横方向に繰り返される 。セグメントは縦方向に繰り返される。共通のワード線に接続された、それぞれ のワード線を有するセグメントのグループ（例えば、８つのセグメント）は、ア レイのセクタとみなされる。 アレイのレイアウトは、仮想接地構造、メタル・ピッチを緩和できるレイアウ ト、更には異なったセグメントで複数の列のワード線ドライバを共有できる等の ため，コンパクトになる。そして、ワード線ＷＬ６３′は、ワード線ＷＬ６３と 、ワード線ドライバとを共有できる。好ましいシステムでは、８本のワード線が 、１つのワード線ドライバを共有する。そして、セルの８行の各セットに対して ただ１つのワード線ドライバだけが必要になる。左及び右の選択トランジスタ（ セグメント１２０に対して１３９，１３８）による追加のデコーディングが，共 通ワード線構造を可能にする。ワード線を共有する構成は、セクターの消去操作 中、８行が全て同じワード線電圧を受け、消去されることを望まないセルにワー ドライン・ディスターバンスを生じさせるという不都合を有する。若し、アレイ について，これが問題であるならば、このディスターバンス問題は、全てのセク タ消去の与えられた操作が、共有のワード線ドライバに接続されたセルの全ての 行を含むセグメントをデコードすることを確実にすることにより除かれる。８本 のワード線が１つのドライバを共有する場合には、ミニマム・セクタ消去として ８セグメントを用いることが望ましい。 図４は、本発明のある特徴を説明するためのフラッシュ・イーピーロム・アレ イの概略ブロック図である。そして、図４に示されるフラッシュ・イーピーロム ・メモリ・モジュールには、セクタ１７０−１，１７０−２、１７０−３、１７ ０−Ｎを含む主フラッシュ・イーピーロム・アレイが含まれており、各セクタに は８つのセグメント（例えば、ＳＥＧ０−ＳＥＧ７）が含まれている。各セクタ ー中の８つのセグメントの共通のワード線をドライブするために、複数の共通ワ ード線ドライバのセット１７１−１，１７１−２、１７１−３、１７１−Ｎが使 用されている。共通ワード線ドライバ１７１−１について説明されているように 、セクター１７０−１に対して６４の共通ドライバがある。６４のドライバのそ れぞれは、ライン１７２上に出力を供給する。これら出力のそれぞれは、図に概 略が示されているように、８セットの６４ラインに区分されているセクタ１７０ −１の各セグメント中の８つのワード線をドライブするのに使用される。 また、アレイには、複数のブロック選択ドライバ１７３−１，１７３−２、１ ７３−３、１７３−Ｎが接続されている。ブロック選択ドライバのそれぞれは、 各セグメントに対し右及び左のブロック選択信号をドライブする。セグメントは 、図３に示すように、完成される。ここでは、ブロック選択信号対ＢＬＴＲ１及 びＢＬＴＲ０が各６４ワード線のセツトに供給される。 更に、フラッシュ・イーピーロム・アレイには、Ｎ本の総括的なビツト線があ る。Ｎ本のビツト線は、回路中のデータ及びセンス・アンプ１９１について、ア レイ中のフラッシュ・イーピーロム・セルの２Ｎのコラムにアクセスするために 使用される。Ｎ本のビット線１７４は、コラム選択デコーダ１７５に接続されて いる。同様に、ブロック選択ドライバ１７３−１乃至１７３−Ｎは、ブロック・ デコーダ１７６に接続されている。ワード線ドライバ１７１−１乃至１７１−Ｎ は列デコーダ１７７に接続されている。コラム選択デコーダ１７５．ブロック・ デコーダ１７６及び列デコーダ１７７は、アドレス・イン・ライン１７８上のア ドレス信号を受ける。 コラム選択デコーダ１７５に接続されて、ページ・プログラム・バッファ１９ ０がある。ページ・プログラム・バッファ１９０には、Ｎ個のラッチが含まれて いる。各ビット線に１つのラッチがある。そして、１ページのデータは、ページ ０及びページ１の２ページの幅の各セル行を有する、Ｎビット幅と考えられる。 ある行中のページは、上述の左及び右デコーディングを用いて、選択される。 選択電圧電源１７９が、図に概念的に示されるように、フラッシュ・イーピー ロム・アレイの読み出し、プログラム及び消去モードに対して、ワード線ドライ バ１７１−１乃至１７１−Ｎ及びビット線を介して、参照電圧を供給するのに使 用される。 アレイの仮想接地線は、アレイに接続された、仮想接地ドライバ１８１に接続 されている。また、ｐウエル及びｎウエルの参照電圧源１９９が、アレイのそれ ぞれのウエルに接続されている。 そして、図４に示されるように、例えばワード線ドライバ１７１−１である、 ６４ワード線ドライバが、アレイ中の５１２（６４×８）列と共に使用される。 ブロック選択ドライバ（例えば、１７３−１）による追加のデコーディングを、 共通ワード線のレイアウトに使用してもよい。 本発明のフラッシュ・イーピーロム・アレイの構成は、図４に概略的に示され るように、冗長列を備えてもよい。そして、Ｎ本のビット線は、主アレイから線 １８２を経て、セクター１８３−１及び１８３−２を含む冗長アレイにまでに延 びている。冗長アレイは、冗長ワード線ドライバ１８４−１及び１８４−２によ りドライブされる。同様に、冗長ブロック選択ドライバ１８５−１及び１８５− ２が冗長アレイに接続されている。 若し、テスト中に、ある列のセルの不良が見出だされたら、ワード線ドライバ を共有する、その行及び他の７つの行は、冗長アレイの１８３−１及び１８３− ２中の対応する行に置き換えられる。そして、このシステムには、アドレス・デ ータを受ける冗長デコーダ１８６を備えたコンテント・アドレサブル・メモリ（ ＣＡＭ）セル１９８を含んでもよい。公知のように、テスト中、主アレイ中の不 良列は特定され、また、このような列のアドレスはＣＡＭセル１９８中に記憶さ れる。線１７８上のアドレス・インのアドレスが、ＣＡＭセル１９８中に記憶さ れたアドレスと一致すると、線１７８上に一致信号が発生する。一致信号は、主 アレイ中の共有ワード線ドライバ１７１−１から１７１−Ｎを動かなくする。冗 長デコーダ１８６は、冗長ワード線ドライバ１８４−１及び１８４−２をドライ ブし、また冗長ブロック選択ドライバ１８５−１及び１８５−２をドライブして 、適切な置換え列を選択する。 フラッシュ・イーピーロム・アレイの生産性を上げるために、長冗ロウ・デコ ーディングは、公知のように、冗長コラムデコーディングと接続してもよい。 コラム選択デコーダ１７５は、Ｎ本のビット線のそれぞれに対する少なくとも １つのラッチを含む、ペイジ・プログラム・ラッチ１９０に接続される。また、 コラム選択デコーダ１７５はデータ入力回路及びセンス・アンプ１９１に接続さ れている。そして、これら回路はフラッシュ・イーピーロム・アレイと使用する ために、データの入出力回路を備えている。 冗長ロウ・デコーディングは、また隣接するワード線間のショートを直すこと ができるようになっている。特に、２つのワード線がショートしたときは、２つ のワード線は冗長アレイ中の対応する２つのワード線に置換されなければならな い。上述の実施例では、８本のワード線が共通のワード線ドライバに接続されて おり、８本のワード線の２セットが、主アレイ中の対応する８本のワード線の２ セットを置換するために用いられている。こうして、主アレイ中のショートした ２つのワード線が、冗長行に置換される。 好ましい実施例でのセルは、浮遊ゲートにチャージする（電子が浮遊ゲートに 入る）ことで、消去セルをセンスすることを．セクタ消去操作用とする構成にさ れている。このとき、セルは導通することなく、センス・アンプの出力は高くな る。また、浮遊ゲートをディスチャージする（電子が浮遊ゲートから出る）こと をページ・プログラムとし，センシングに際し、プログラムされたセルが導通す るように構成されている。 プログラム操作における動作電圧は、低いしきい値に、プログラムされるセル のドレインにに対して正の５Ｖ，ゲートに対して負の１０Ｖ、またソース端子に 対しては０Ｖ又はフローティングである。図５Ｇ及び６Ｆに示される基板即ちｐ ウエル２００は接地される。こうして、Ｆ−Ｎトンネル機構で，浮遊ゲートをデ イスチャージする。 消去動作は、ドレインに負の６Ｖ、ゲートに正の１２Ｖまたソースに負の６Ｖ を印加して行われる。ｐウエル２００は負の６Ｖにバイアスされる。こうして、 Ｆ−Ｎトンネル機構で，浮遊ゲートにチャージする。読出し電位は、ドレインで １．２Ｖ，ゲートで５Ｖ，またソースで０Ｖである。 そして、ワード線デコードを使用し、消去すべきセルを選択することにより、 セクタ消去が可能となる。セグメント内の選択されないセルに対する消去ディス ターバンス条件は、ドレインで負の６Ｖ、ゲートで０Ｖ、ソースで負の６Ｖとな る。これらのポテンシャルは抵抗するに十分な、セルの許容値の範囲内にあり、 セル内のチャージに対し無視できないディスターバンスを生ずることはない。 同じセグメント内の、同じビット線を共有するセルに対するプログラム妨害条 件は、同様に、ドレインで５Ｖ、ゲートで０Ｖまたソースで０Ｖ即ち浮遊状態で ある。この条件下では、ゲートからドレインへのドライブを生じない。またセル に無視できないデイスターバンスを生ずることもない。 同じワード線を共有しているが、同じビット線を共有していないセル又はハイ （high）条件の状態に止まっているアドレスされたセルに対しては、ディスター バンス条件は、ドレインで０Ｖ、ゲートで負の１０Ｖまたソースで０Ｖ即ち浮遊 状態である。また、この状態は、選択されてないセル内のチャージに対しては無 視できない悪化を生ずることもない。 ２ウエル技術は、クリィティカルである。それ故、負の電圧がドレイン及びソ ース拡散領域に印加される。ソース及びドレインに、負の電圧が印加されておら ず、セルに対するゲート・ポテンシャルは、５０％カップリング比の場合、浮遊 ゲート／ドレイン接合部間で９Ｖを必要とするなら、全体で約１８Ｖが必要であ る。これらの極めて高い電圧は、集積回路においては、特別に設計された回路及 び特別なプロセス技術が必要となる。同様に、ゲートでの負の電圧は、プログラ ム操作に際して、ドレインでの低い正の電位を可能にする。 図４Ａは、図４に示すフラッシュ・イー・ピー・ロム回路のプログラム・フロ ーの説明チャートである。プロセスは、その中にデータがプログラムされている セクタ（例えば１７０−１）の消去から始まる（ブロック６００）。セクタ消去 後、消去の確認操作がなされる（ブロック６０１）。次に、ページ番号、０又は １及びセグメント番号，１−８，が、インプット・アドレスに対応して、ホスト ・プロセッサーによりセットされる（ブロック６０２）。 ページ番号及びセグメント番号のセット後、ページのデータと共にページ・バ ッファーがロードされる（ブロック６０３）。このページ・バッファーは、個別 のプログラム操作に応じて、データの全Ｎビット、またはシングル・バイトのデ ータと共にロードされる。次に、ユーザーが予め消去を行っていなかった場合に は、どのセルがプログラムを必要とするかを決めるために、ベリファイ操作がな される（ブロック６０４）。ページ・バッファーをロード後、プログラムされる セグメントにプログラム電位が適用される（ブロック６０５）。プログラム操作 後、ベリファイされるべきページでベリファイ操作がなされる。ベリファイ操作 において、プログラムに成功したセルに対応したページ・バッファー中のビット は、オフになる（ブロック６０６）。次に、アルゴリズムが、ページ・バッファ ー中の全ページ・ビットを消すべきか否かを、決める（ブロック６０７）。若し 、全てをオフすべきでない場合には、ついでアルゴリズムが、最大数回のリトラ イ（RETRY ）がなされたか否かを、決める（ブロック６１０）。そして、若し、 そうでなかった場合には、残されたビットがプログラムされるように、再びペー ジ・プログラムするために、ブロック６０５に戻る。パスしたビットは再プログ ラムされない。何故なら、ページ・バッファー中の対応ビットは、ベリファイ操 作 中０にリセットされている。若し、ブロック６１０で、最大数のリトライがなさ れていると、アルゴリズムが中途終了し、不成功操作の信号が出される。 若し、ブロック６０７で、全てのページのビットがオフになっていると、アル ゴリズムが、セクタが完了しているか決める。即ち、セクターの両ページが書込 まれ、また両者が完了しているか（ブロック６０８）を決める。これが、ＣＰＵ で決められたパラメータである。若し、セクタが完了していないと、アルゴリズ ムがブロック６０２に戻り、ページ番号またはセグメント番号の適当なものが更 新される。 若し、セクターが、ブロック６０８で完了されると、アルゴリズムが終了する （ブロック６０９）。 図４Ａのブロック６０５に関して述べたように、プログラム確認回路にはビッ ト・バイ・ビット・ベースにリセットすること、消去確認を経たページ・バッフ ァー中のデータが含まれている。かくして、例えば図４Ｂに示す簡単な構成が、 フラッシュ・イーピー・ロムに含まれる。アレイのセンス・アンプ６５０が比較 回路６５１に接続されている。比較回路へのインプットはページ・バッファー・ ラッチ６５２である。こうして、センス・アンプからのデータのバイトが、ペー ジ・バッファーからの対応するバイトと比較される。バイトに対するパス／フエ ィル（pass／fail）信号が、ページ・バッファー６５２のビット・リセットにフ ィード・バックされる。かくして、パスしたビットが、ページ・バッファーにリ セツトされる。ページ・バッファー中の全てのビットがリセットされるか、また はプログラム操作のリトライの回数が完了すると、プログラム操作が完了する。 図５Ａ〜５Ｈは、本発明のフラッシュ・イーピーロム・アレイの一実施例の製 造工程の説明図である。図５Ａ〜５Ｇは，正しいスケールでは書かれていない。 図５Ｈは、最終構造の概略スケールでの透視図である。図６Ａ〜６Ｇは．フラッ シュ・イーピーロム・セルの製造工程の他の例であり、図５Ａ〜５Ｄで説明した のと同じ、初期工程を含んでいる。図５Ｈ、図６Ｇは、最終構造の概略スケール で書かれている。図７及び８〜１４は、図５Ａ〜５Ｈ及び図３に関して記載され た実施例に対する、ワード線が３本、コラムが６つのテスト・アレイのレイアウ トを示すのに用いられる。 図５Ａ〜５Ｈに示す工程を最初に説明する。セルは、０．６ミクロンＣＭＯＳ 、３ウエル（アレイ中の２ウエル、周辺回路の第３ウエル）、３ポリ及び２メタ ル技術で構成されている。セル製造の最初の工程が図５Ａ〜５Ｈに示されている 。 図５Ａはプロセスの第１ステップを示している。まず、下方のｐタイプのシリ コン基板２００（基板領域）上に、深さ約６ミクロンのｎタイプ・ウエル１９８ が形成されている。次に、深さ約３ミクロンのｐタイプ・ウエル１９９が、ｎウ エルの内側に形成されている。 ディープｎウエル１９８は、ｎウエル領域がフォトレジスト・マスクにより画 されている基板中にｎタイプ・ドーパントを注入することにより形成される。注 入後、フォト・マスクが除去され、ディープ・ウエルを形成するｎタイプ・ドー パントの拡散・活性化のために、基板は、高温で、比較的長時間焼鈍される。そ して、ディープｎウエルの内側のｐウエルの形成も、同様にしてなされる。 次の工程では、紙面に直交する方向に延びる、比較的厚いフィールド酸化領域 ２０１及び２０２を成長させるために、周知のＬＯＣＯＳフィールド酸化工程が 用いられる。また、犠牲酸化層が成長され、その後、次の工程に対して、ｐウエ ル１９９の表面の準備のために、除去される。 図５Ｂに示すように、薄いトンネル酸化層２０３が約９０オングストロームの 厚さで成長される。図５Ｃに示すように，第１ポリ層２０４が、トンネル酸化層 ２０３の上に約８００オングストロームの厚さで堆積される。それから、厚さ約 ２００オングストロームの薄い窒化層２０５が，ポリ層２０４の上に堆積される 。 図５Ｄに示すように、フォト・マスク工程が、浮遊ゲート及びｎ＋ソース並び にドレイン拡散領域を画するために、用いられる。こうして、第１ポリ層２０４ の中に、浮遊ゲート領域を保護する、フォト・マスク層２０６，２０７が画され る。第１ポリ層２０４及び窒化層２０５は、マスク層２０６及び２０７により保 護されている部分を除き、ドレイン、ソース及びドレイン領域に露出するために エッチング除去される。次に、ｎタイプ・ドーパントが、矢印２０８で示される ように、露出領域内で、ｐウエル１９９に注入される。それ故、これら領域は第 １ポリ層２０４中の浮遊ゲート並びにフィールド分離領域２０１及び２０２にセ ルフ・アラインされる。 図５Ｅに示すように、基板はドーパントを活性化すると共に、ドレイン拡散領 域２１３及び２１４並びにソース拡散領域２１５を画するために焼鈍される。ま た、ドレイン酸化物２１６，２１７及びソース酸化物２１８が、約２０００オン グストロームの厚さに成長され，同時に酸化物２２５及び２２６も形成され、浮 遊ゲートポリ２０４の周辺をカバーする。 次の工程で、浮遊ゲートの上の窒化層２０５が除去され、そして第２のポリ層 ２１９（第２ポリ）が第１層の上に堆積される。第２層２１９は、約８００オン グストロームの厚さで、第１ポリ層の上に堆積される。この層にはｎタイプ・ド ーパントが注入される。 図５Ｆに示すように、第２ポリ・パターンを画するために、フォト・マスク処 理が適用される。これは、また、第３ポリに堆積される制御ゲートから見て、有 効な浮遊ゲート領域を画する。有効な浮遊ゲート面積は、第２ポリ層の堆積によ り増大される。その結果、カップリング比は十分大きく、好ましくは５０％，ま たはそれ以上になる。そして、続く高温焼鈍工程の間に、ｎタイプ・ドーパント が第２と第１ポリ層との間に均一に分布する。その結果、２つの層の間の接触抵 抗は極めて低くなる。 図５Ｇに示すように、ＯＮＯ層２２０が第２ポリ層の上に成長される。ＯＮＯ 層の厚さは約１８０オングストロームである。最後に、第３ポリ層（第３ポリ） ２２１がＯＮＯ層の上に堆積される。そして、図５Ｈに示すように、タングステ ン・シリサイドの堆積後、メモリ・セルのワード線を画するエッチングがなされ る。 図５Ｈは、第３ポリ層２２１上の、ワード線の導電率を改善するために用いら れるタングステン・シリサイド層２３４を図示している。図５Ｈは、製品セル構 造の概略スケールで示されている。図５Ａ〜５Ｈの工程によれば、ドレイン拡散 領域２１３はフィールド酸化物２０２と浮遊ゲート２３０の第１ポリ層との間の 領域に形成され、その幅は約０．６μである。同様に、浮遊ゲート２３０の第１ ポリ層部の幅も約０．６μである。浮遊ゲート領域２３０と２３２との間のソー ス拡散領域の幅は約１．０μである。ドレイン拡散領域２１４の幅は約０．６μ である。 幅が１．０μのソース拡散領域２１５は、第２ポリ層を画する際のアライメン トの誤差を許容するために、僅かに広く形成されている。アライメントがより制 御されている工程では、ソース拡散領域２１５の幅は小さくできる。 各エレメントの縦方向の寸法が、図５Ｈに概略のスケールで示されている。そ して、浮遊ゲート電極２３０または２３２の第１ポリ層部の下のトンネル酸化層 ２０３の厚さは約９０オングストロームである。第１層堆積２３０の厚さは、約 ８００オングストロームである。ドレイン拡散領域２１３の上の酸化領域２１６ 、同様に、ソース拡散領域２１５及びドレイン拡散領域２１４の上の上の酸化物 は、約２０００〜２５００オングストロームの厚さにまでに成長されるが、最終 的に１０００〜１５００オングストロームの範囲に仕上げられる。 浮遊ゲート２３０の第１ポリ部の側壁酸化物２２６の厚さは、６００オングス トロームの範囲内にある。スケッチに見られるように、それはソースまたはドレ イン拡散領域の上で熱酸化物２１６と１つになる。 第２ポリ堆積２３１の厚さは約８００オングストロームである。ＯＮＯ層２２ ０の厚さは約１８０オングストロームである。第３ポリ層２２１の厚さは約２５ ００オングストロームである。タングステン・シリサイド層２３４の厚さは約２ ０００オングストロームである。最終製品でのフィールド酸化領域２０２の厚さ は、６５００〜５０００オングストロームの範囲内である。 図５Ｈは、図５Ａ〜５Ｈの工程の特徴を示している。図５Ｇに見られるように 、第２ポリ堆積２３３は、ドレイン拡散領域２１４を部分的にしか覆っていない 。図５Ｈでは、浮遊ゲートの第２ポリ部を、ドレイン拡散領域を越え、フィール ド酸化領域２０２に部分的に重なるまで延ばすために、他のマスクが用いられて いる。プロセスでの，この長さをフィールド酸化領域の上まで延ばす変更により 、浮遊ゲートのカップリング比を、特定の設計の必要に適合するように、可変に することができる。 金属被覆及び保護膜（図示せず）が、図５Ｈの回路の上に堆積される。 こうして、図５Ｈに見られるように、第１ポリ層２３０及び第２ポリ層２３１ からなる、ドレイン・ソース・ドレイン構成のフラッシュ・イーピーロム・セグ メントが得られる。第１ポリ層２３０はソース及びドレイン拡散領域のセルフ・ アセインに用いられる。第２ポリ層２３１は、セルのカップリング比を上げるた めに、浮遊ゲート表面積を広げるのに用いられる。 ドレイン・ソース・ドレイン構造では、浮遊ゲートはセルの左側では第１ポリ 層２３０と第２ポリ層２３１とで構成され、右側では，ほぼ鏡対称に、第１ポリ 層２３２と第２ポリ層２３３とで構成されている。こうして、ドレイン・ソース ・ドレイン構造で、共通のソース拡散領域を本質的に縮めることなく、浮遊ゲー トを、ドレイン拡散領域を越えて延ばすことができる。 セル技術及びレイアウトは、多くの効果を奏する。トンネル酸化物は、ソース ／ドレイン注入前に成長される。これにより、酸化膜の厚膜化及びドーパントの 減少効果を最小にできる。メモリ・セルのソース及びドレインの注入は、ポリイ 層のパターンに対してセルフ・アラインされる。こうして、セルのチャネル長さ を、うまく制御できる。 余裕のある金属設計ルールがフラッシュ・アレイ、特に図３の構造、で使用で きる。ソース・ブロック・トランジスタが、セル・レイアウトで、メモリ・セル ・ソース拡散と一緒になる。このオーバラップ領域が、これら２つの拡散部の相 互接続となる。フィールド酸化物が、ビット線対を近傍のビット線から分離する のに用いられる。ビット線対の内側では、構造は平らである。 また、図５Ａ〜５Ｈに示すセルにおいて、制御ゲートから見た有効なゲート連 結面積は、第２ポリ層の面積により決められる。それ故、適当に高いゲート・カ ップリング比は、ただ第１ポリ層によってのみ得られる低いゲート・カップリン グ比を補うために、第２ポリ層を埋込み拡散、フィールド酸化領域の上に広げる ことによって達成される。更に、第２ポリ層の、拡散領域及び分離領域を越えて の長さを延ばすことにより、異なった製品に適用させるために、異なったゲート ・カップリング比を容易に得ることができる。 他のセル構造が、図６Ａ〜６Ｇに説明されている。この構造は、上記の図５Ａ 〜５Ｄに示すのと同じ製造工程で始まる。そして、図６Ａに示すように、図５Ｄ に示す構造から始めて、まずマスク２０６及び２０７を除き、次に領域上に窒化 層２５０を堆積させる。窒化層は、図に示すように、浮遊ゲートポリ２０４の側 面を覆う。 次の工程で、図６Ｂに示すように、浮遊ゲートポリイ２０４の上面及び側面以 外の堆積窒化層を除くために異方性エッチングが用いられる。 エッチングはフィールド酸化領域２０１，２０２のエッジ上に僅かな窒化物を 残す。しかし、これは工程上で重要な問題ではない。 窒化物の異方性エッチング後、ウエハはドレイン拡散領域２１３及び２１４並 びにソース拡散領域２１５を形成するために、焼鈍される。また、熱酸化物２１ ６，２１７及び２１８が、それぞれドレイン拡散領域及びソース拡散領域の上に 成長される。窒化層２０５及び２５０は、浮遊ゲート・ポリ２０４に酸化物が形 成されることを防止する。 次の工程で、図６Ｃに示すように、層２０５及び層２５０の残りの僅かな窒化 物が除去され、第１ポリ浮遊ゲート部２０４が露出される。 次の工程で、図６Ｄに示すように、第２ポリ２１９が堆積される。この第２ポ リ層２１９は、厚さが１５００〜２０００オングストロームに達するまで堆積さ れ、またｎタイプ・ドーパントが注入される。 図６Ｅに示すように、ポリ・スペーサ２４０及び２４１が、第２ポリ層のセル フ・アライン・プラズマ・エッチングを用いて、第１ポリ・パターンのエッジに 沿って形成される。 続く高温工程の間に、第２ポリ堆積中のｎタイプ・ドーパントが第１及び第２ ポリ層の間に均一に分布して、良好な電気接触が得られる。 図６Ｆに示すように、ＯＮＯ層２２０が、第１ポリ層からなる浮遊ゲート２４ ２並びに２つのポリ・スペーサ２４０及び２４１上に堆積される。また、この工 程では、フィールド酸化領域２０１に隣接してポリ・シリコン領域２４３が残さ れる。しかし、この領域では電気接触は生ぜず、装置の動作に何等影響を及ぼさ ない。ＯＮＯ層２２０が堆積後、厚さ約２５００オングストロームの第３ポリ層 ２２１が堆積され、装置のワード線を形成する。 図６Ｇは、このプロセスの最後の工程の説明で、構造の導電率を向上させるた めに、第３ポリ・ワード線２２１の上に、厚さ約２０００オングストロームのタ ングステン・シリサイド２３４を堆積させる工程を示している。 また、図６Ｇは、構造の大体のスケールのスケッチである。そして、図に見ら れるように、ドレイン拡散領域２１３及び２１４が、フィールド酸化２０２と幅 が約０．６ミクロンの浮遊ゲート２０４との間の領域に形成される。第１浮遊ゲ ートポリイ堆積２０４は厚さが約０．１５ミクロンである。また、ソース拡散領 域２１５が、第１ポリ浮遊ゲートの間に形成され、この例では約０．６ミクロン である。この方法では、２つのポリ・スペーサ２４０及び２４１のセルフ・アラ イン性により、図５Ｈに比べて狭いソース拡散領域２１５が可能になる。図６Ｇ に示す構造のレイアウトでは、図５Ｈの第２ポリイ浮遊ゲートの延長形成のため に、マスクのアラインメントに必要な、アラインメント誤差を設定する必要がな い。これにより、図６Ｇの構造では、マスク・アラインメント誤差を設定する必 要がなく、プロセス寸法の縮小に対応できる。 領域の縦方向の厚み寸法は、図５Ｈの場合と同様である。しかし、第１ポリ堆 積２４２の厚さは約１５００〜１６００オングストロームである。スペーサ２４ ０及び２４１は、ソース及びドレイン拡散領域より、約２０００オングストロー ム延びている。 図６Ｇに示される構造を製作する他のプロセスでは、第２窒化層２５０は堆積 されない。しかし、図６Ｂの焼鈍工程中、酸化物が第１ポリ堆積の側面に成長さ れる。ポリの側面のこれら酸化物は、腐食除去される。従って、第１ポリと第２ ポリとの接触は、続く工程でなされる。しかし、浮遊ゲートの第１ポリ部の側面 上の酸化物のエッチングは、浮遊ゲートと基板との間の酸化物をエッチングする 恐れがある。もし、この領域がエッチングされ過ぎると、第２ポリ堆積と基板と の間で短絡が生ずるかもしれない。そこで、図６Ａ〜６Ｇに示す工程が、多くの 適用に対して好ましい。 浮遊ゲートの上述の構造で使用されるポリシリコンは、アモルファス・シリコ ンに置き換えても良い。 本発明による集積回路のレイアウトを良く理解するために、図７〜１４が使用 される。これは、６コラム、３ワード線の大きさのテスト・アレイについてのも のである。図７は、構成図で、図８〜１４を参照することにより良く理解される であろう。図７に見られるように、テスト・アレイは、５つのフィールド分離領 域４００，４０１，４０２，４０３及び４０４を含んでいる。これら分離領域の レイアウトは図８に明らかである。ここで、フィールド分離領域は符号４００〜 ４０４で示されており、ハッチした領域４０５は図５Ｇのｐタイプ・ウエル内の 活性化領域に対応する。 図９は、メモリセルのしきい値電圧ＶＴを高めるのに用いられるｐタイプ注入 のレイアウトを示している。領域４０６への注入は、選択トランジスタ（図７の 線４３６と４３７によって囲まれる領域内）に対するよりも、ブロック内でのメ モリセルに対して高い初期ＶＴを生じさせる。 また、アレイは、３つのセグメントのそれぞれについての左及び右選択トラン ジスタに対する第３ポリ制御線４０７及び４０８を含んでいる。また、図７は、 アレイの３つのセグメント上の３つのワード線４０９，４１０及び４１１を示し ている。図７で、第１ポリ層はボールド線４１５により示されており、図１０に 、より明らかに見られる。図１０に示すように、第１ポリ層には、セグメント４ １６，４１７，４１８，４１９，４２０及び４２１があり、左及び右選択トラン ジスタのセルフ・アラインのために用いられる。これらセグメントは、セルのソ ース及びドレイン領域形成後に、除去される。そして、図１０に、第１ポリ堆積 のためのマスキングが示されている。第１ポリが堆積され、そして線４１５によ り画された領域内でエッチングされ、そして図１０のレイアウトを囲む領域で、 図５Ｇの浮遊ゲートの第１ポリ層を形成する。 図１１は、図５Ｇに示すセルの第２ポリイ層に対するマスキング・パターンを 示す。図７で、領域４１２，４１３及び４１４は、明らかである。領域４２２及 び４２３は、図７のフィールド分離領域４０１及び４０３上の浮遊ゲート・ポリ のセグメントに対応している。第２ポリ層は、図５Ｇの延長浮遊ゲートを形成す るために、パターニングされる。 図１２は、第３ポリ制御線４０７及び４０８並びにワード線４０９，４１０及 び４１１を示している。 図１３は，テスト・アレイでの金属コンタクト４２４，４２５，４２６，４２ ７、４２８及び４２９を示している。コンタクト４２４は、第３ポリ制御線４０ ８とコンタクトするのに用いられる。コンタクト４２８は、第３ポリ制御線４０ ７と金属コンタクトするのに用いられる。コンタクト４２５，４２６及び４２７ は、選択トランジスタの拡散領域から、アレイ上の金属総括ビット線（図７に図 示せず）にコンタクトするのに用いられる。コンタクト４２９は、アレイのソー ス拡散とコンタクトするのに用いられる。金属線のレイアウトは図１４に示され ている。図に見られるように、それらはコンタクト４２５，４２６及び４２７に アライメントされ，アレイのセグメントに重なっている。こうして、金属ビット 線４３０はコンタクト４２５に接続され、金属ビット線４３１はコンタクト４２ ６に接続され，また金属ビット線４３２はコンタクト４２７に接続される。金属 パツド４３３及び４３４は、それぞれコンタクト４２８及び４２４に接続される 。金属パツド４３５は、コンタクト４２９に接続される。 フィールド分離及び拡散工程が図８に示されている。次に、ＶＴを高める注入 工程が図９に示す領域４０６でなされる。次に、浮遊ゲート・ポリが定義される 。更に、左及び右ブロック選択トランジスタに対するチャネルを形成するために 、セグメント４１６〜４２１が第１ポリと共に定義される。かくて、ドレイン・ ソース・ドレイン構造、左及び右ブロック選択トランジスタに対する埋込拡散並 びに仮想接地端子を形成するソース／ドレイン注入がなされる。この注入の後で 、図１１に示すように、第２ポリが堆積される。第２ポリは、前述のように、延 長浮遊ゲートを形成するように、パターニングされる。絶縁層が第２ポリの上に 置かれ、また第３ポリ層が図１２に示すパターンで堆積される。最後に、絶縁物 が第３ポリ層の上に堆積され、金属コンタクトが作られ、また金属ビット線がア レイを覆って堆積される。 図７に見られるように、左選択トランジスタが、線４３６で囲まれた領域内の 制御線４０８の下にある。同様に、第１セグメントに対する右選択トランジスタ が、線４３７で囲まれた領域内の制御線４０７の下にある。コンタクト４２５は 、拡散領域４３８に達している。拡散領域４３８は、第１ポリ堆積により画され たマスクされた部４４０により、拡散領域４３９から分離される。同様に、拡散 領域４３８は、第１ポリ堆積により画されたマスクされた部４４２により、拡散 領 域４４１から分離される。こうして、左コラムに対する選択トランジスタが、領 域４４２により画されたチャネルとクロスして構成される。拡散領域４４１は、 セグメントに対するドレイン拡散領域の中にあるか、または接続される。同様に 、拡散領域４３９は、セグメントに対する右側ドレイン拡散領域の中にあるか、 または接続される。 コンタクト４２５からの、セグメントに対する左拡散領域への電流パスが、矢 印線４４３により示されている。図に見られるように、このパスは、領域４４２ 内のトランジスタ・チャネルにより中断されている。こうして、制御線４０８が 、左側ドレイン拡散領域をコンタクト４２５に接続している。 右側ブロック選択トランジスタへの電流パスが、矢印線４４３により示されて いる。図に見られるように、このパスは、領域４４０内のチャネルにより中断さ れている。領域４３６及び４３７内の２つの選択トランジスタが、コンタクト４ ２５の左または右拡散領域への選択接続をする。こうして、フラッシュ・イーピ ーロム・セルの２つのコラムは、コンタクト４２５を介して、１つの金属ビット 線に選択的に接続される。 当業者に公知のように、図８〜１４のマスク・シーケンスは、図６Ｇに示すセ ルに対し、第２ポリ堆積工程に関して変更できる。しかし、アレイの基本的レイ アウトは、そのままである。 こうして、新しいフラッシュ・イーピーロム・セル及びアレイ構造が得られる 。この構造で、独特なセル・レイアウトにより密度の高いアレイが得られる。こ こで、２つの近接したローカル・ドレインビット線は、１つのコモン・ソース・ ビット線を共有する。また、レイアウトは、１つの金属線を、アレイのセルのそ れぞれ２つコラムに対して、使用することにより、最適化される。更に、レイア ウトは、ワード線を共通にすることにより、縮小できる。従って、ワード線ドラ イバー・ピッチは、主アレイの大きさに影響を及ぼさない。セクタ消去は、本発 明のセグメンタブル構造を用いることにより可能となる。また、フラッシュ・イ ーピーロムに、この構造を用いることにより、行冗長が利用できる。これらの技 術を用いることにより、高性能の、信用できるフラッシュ・メモリ・アレイが達 成できる。 フラッシュ・イーピーロム・アレイのｎチャネルの実施例について説明した。 当業者は、ｐチャネルの対応回路に対しても、公知の技術を用いることにより、 実施できることを、理解するであろう。更に、構造は、フラッシュ・イーピーロ アレイに適用できる。 本発明の、上述の好ましい実施例の説明は、解説のためになされたものである 。発明を、開示した詳細構成通りに限定するものではない。当業者にとり、多く の変形が可能であることは、明らかである。本発明の限界は、以下のクレーム及 びその均等により画される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユウ、トム・ダン−シン アメリカ合衆国、カリフォルニア州 95035、ミルピタス、ロス・ポシトス・ド ライブ 793 (72)発明者 リン、ティエン−ラー アメリカ合衆国、カリフォルニア州 95014、カパーティノ、マデラ・ドライブ 10501 【要約の続き】 ト構造の両側に堆積される。これら導電スペーサは、対 称に形成することができ、またスケーリングが容易なた め大容量フラッシュ・イーピーロム構造に用いることが できる。

Claims (1)

1. 【特許請求の範囲】 １．フラッシュ・イーピーロム・トランジスタ・アレイで； 第１導電タイプのセミコンダクタ基板内の基板領域と； 前記基板領域内の第２導電タイプのドレイン拡散領域で、第１の方向に延び、 前記第１の方向に直交するドレイン幅を有するものと； 前記基板内の第２導電タイプのソース拡散領域で、前記第１の方向に延びると 共に、前記ドレイン拡散領域から離間して、前記ソース及びドレイン拡散領域間 にチャネル領域を形成するものと； 前記基板上の第１絶縁層で、前記チャネル領域並びに前記ソース及びドレイン 拡散領域の上にあるものと； 前記チャネル領域上の前記第１絶縁層上の複数の浮遊ゲート電極と； 前記複数の浮遊ゲート電極上の第２絶縁層と； 前記第２絶縁層上の複数の制御ゲート電極で、第２の方向に延び、各浮遊ゲー ト電極上の前記ソース及びドレイン拡散領域と交差して、前記チャネル領域を横 切る複数のフラッシュ・イーピーロム・トランジスタを形成するものと； からなり： 複数の浮遊ゲート電極の少なくとも１つのが； 第１の堆積プロセスで堆積された第１導電層で、この導電層は、前記チャネル 領域上のチャネル表面部を有するところの、前記の第１絶縁層に隣接する第１の 主表面部を有しており、また前記第１の主表面部の反対側の、第２の主表面部は 前記チャネル表面部と略等しい表面積を有しており、また前記第１及び第２の主 表面部間の側面は、ソース及びドレイン拡散領域を形成する拡散処理中に、チャ ネル長さを規制するのに用いられるものと； また、前記拡散処理の後で堆積された導電スペーサで、少なくとも１つの側面 が前記第１導電層に接し、前記第１の導電層と組み合わされて、浮遊ゲート電極 で、チャネル表面積よりも実質的に大きい制御表面部を有しているものと； から構成されているフラッシュ・イーピーロム・トランジスタ・アレイ。 ２．前記第１導電層及び浮遊ゲートの導電スペーサは、少なくとも１つのポリ シリコンまたはアモルファス・シリコンで構成されている請求項１に記載のフラ ッシュ・イーピーロム・トランジスタ・アレイ。 ３．前記浮遊ゲートは、ドレイン拡散領域に隣接した第１導電層の側面上の第 １導電スペーサと、ソース拡散領域に隣接した第１導電層の側面上の第２導電ス ペーサとを含んでいる請求項１に記載のフラッシュ・イーピーロム・トランジス タ・アレイ。 ４．前記第１及び第２導電スペーサは実質的に対称になっている請求項３に記 載のフラッシュ・イーピーロム・トランジスタ・アレイ。 ５．フラッシュ・イーピーロム・トランジスタ・アレイで； 第１導電タイプのセミコンダクタ基板と； 前記基板中の、複数の離間した、比較的厚い分離領域で、第１の方向に延びて 、前記基板中に、複数の分離領域を形成するものと； 前記分離領域のそれぞれの中の、複数の第１ドレイン拡散領域で、前記第１の 方向に延び、それぞれが、前記複数の分離領域の１つの一側に並んでいるものと ； 前記の分離領域のそれぞれの中の、複数のソース拡散領域で、前記第１の方向 に延び、またそれぞれ前記第１ドレイン拡散領域から離間して、前記の分離領域 のそれぞれの中で、前記ソース及び第１ドレイン拡散領域の間に第１チャネル領 域を形成するものと； 前記の分離領域のそれぞれの中の、複数の第２ドレイン拡散領域で、前記第１ の方向に延び、それぞれが、前記複数の分離領域の１つの一側に並び、また前記 ソース拡散領域から離間して、前記の分離領域のそれぞれの中で、前記ソース及 び第２ドレイン拡散領域の間に第２チャネル領域を形成するものと； 前記基板上の第１絶縁層で、前記のそれぞれの分離領域中で、第１及び第２チ ャネル領域上、前記ソース拡散領域上並びに前記第１及び第２ドレイン拡散領域 上にあるものと； 前記の複数の分離領域中の、前記第１チャネル領域上の第１絶縁層上の複数の 第１浮遊ゲート電極で、該複数の第１浮遊ゲート電極の少なくとも１つが、それ ぞれ前記第１チャネル領域上の第１ポリシリコン層と；前記第１ポリシリコン層 と接して、前記第１ドレイン拡散領域上を前記第２の方向に延びる、第２ポリシ リコン層で、その幅が実質的に前記ドレインの幅の半分より大きいもの；とから なるものと； 前記の複数の分離領域中の、前記第２チャネル領域上の第１絶縁層上の複数の 第２浮遊ゲート電極で、該複数の第２浮遊ゲート電極の少なくとも１つが、それ ぞれ前記第２チャネル領域上の第１ポシリコン層と；前記第１ポリシリコン層と 接して、前記第２ドレイン拡散領域上を前記第２の方向に延びる、第２ポリシリ コン層で、その幅が実質的に前記ドレインの幅の半分より大きいもの；とからな るものと； 前記複数の第１及び第２浮遊ゲート電極上の第２絶縁層と； 第２の方向に延びる前記第２絶縁層上の複数のワード線コンダクタで、それぞ れが複数の厚い分離領域を横切って、上記ソース拡散領域並びに前記第１及び第 ２ドレイン拡散領域上で、且つ第１の複数の浮遊ゲート電極及び第２の複数の浮 遊ゲート電極上にあって；それぞれの分離領域内に、共通のソース拡散領域を有 する、複数のフラッシュ・イーピーロム・トランジスタ対を形成するものと； データ・コンダクタと、 前記データ・コンダクタに対するコンタクトを有し、また前記データ・コンダ クタとコンタクト・レス・ドレイン拡散領域との間の電流を開閉するために、ド レイン拡散領域にコンタクト・レスで接続される拡散領域を有する手段と； からなるフラッシュ・イーピーロム・トランジスタ・アレイ。 ６．基板上に複数の浮遊ゲート・トランジスタを形成させる方法で； 前記基板の少なくとも一部上に、浮遊ゲート絶縁層を形成する工程と； 前記浮遊ゲート絶縁層上の第１導電材料堆積中に、複数の導電材料のストリッ プを区画する工程と； 前記基板をドーパントに露出させ、これにより、前記の複数のストリップはマ スクとして作用し、また前記基板中に複数のドープ領域が、前記複数の導電材料 ストリップの間に形成される工程と； 前記基板を焼鈍し、ドーパントをドープ領域に拡散させ、導電材料ストリップ にアライメントした埋込み拡散領域を形成する工程と； 前記埋込み拡散領域上に、絶縁材料からなる厚い絶縁層を形成する工程と； 前記複数の導電材料からなるストリップを露出させる工程と； 導電材料からなる第２導電堆積部を、導電材料からなる前記複数のストリップ の上に接触させて堆積させる工程と； 前記埋込み拡散領域上の厚い絶縁物の上に、セルフ・アラインした導電スペー サ・ラインで、各々が導電材料からなる複数のスペーサのただ１つのストリップ に接触するものを形成するために、前記の導電材料からなる第２ポリシリコン堆 積部を所定時間エッチングする工程と； 制御ゲート絶縁部を前記複数の導電材料からなるストリップ及び導電スペーサ ・ラインの上に形成する工程と； 前記制御ゲート絶縁部の上に、導電材料からなる第３堆積を堆積させる工程と ； 前記第３堆積部をエッチングし、制御ゲートコンダクタを画し、また導電スペ ーサ及び複数の導電ストリップをエッチングし、浮遊ゲートを画する工程と； からなる基板上に複数の浮遊ゲートトランジスタを形成させる方法。 ７．請求項６に記載の方法で、複数の導電材料からなるストリップを露出する 工程は； 焼鈍工程前に、複数の導電材料からなるストリップを保護物質でカバーし、焼 鈍工程中に、前記導電材料上に絶縁物質が形成されることを防止すること； 及び前記の導電材料からなる第２堆積物の堆積工程前に、前記保護物質を除去 すること；を含んでいる。 ８．請求項６に記載の方法で、前記第１及び第２堆積物は約Ｔユニット(Ｔuni ts)の同じ厚さを有しており、また前記第２堆積物をエッチングする工程は、厚 さ約Ｔユニットの導電材料を除去する時間で、前記第１堆積物で形成された複数 のストリップを実質的に残し、また第２堆積物の残りからなる複数のストリップ の傍ら上のスペーサ・ラインを残す時間とされている。 ９．請求項６に記載の方法は、更に、前記複数のストリップと第２堆積物との 間の電気的接触を改善するために、導電物質からなる第２堆積物中にドーパント を注入することを含んでいる。 １０．基板上に複数の浮遊ゲート・トランジスタを形成させる方法で； 前記基板の少なくとも一部上に、浮遊ゲート絶縁層を形成する工程と； 前記浮遊ゲート絶縁層上の第１ポリシリコン堆積中に、複数のポリシリコンの ストリップを画する工程と； 前記基板をドーパントに露出させ、これにより、前記の複数のストリップはマ スクとして作用し、また前記基板中に複数のドープ領域が、前記複数の導電材料 ストリップの間に形成される工程と； 前記基板を焼鈍し、ドーパントをドープ領域に拡散させ、ポリシリコン・スト リップにアライメントして、埋込み拡散領域を形成する工程と； 前記埋込み拡散領域上に、絶縁材料からなる厚い絶縁層を形成する工程と； 前記複数のポリシリコン・ストリップを露出させる工程と； 導電材料からなる第２ポリシリコン堆積部を、前記複数のストリップの上に接 触させて堆積させる工程と； 前記の埋込み拡散領域上の前記の厚い絶縁層の上に、セルフ・アラインした導 電スペーサ・ラインで、それぞれが複数の前記ストリップのただ１つと接触する ものを形成するために、前記第２ポリシリコン堆積部を所定時間エッチングする 工程と； 制御ゲート絶縁部を前記複数の導電材料からなるストリップ及び導電スペーサ ・ラインの上に形成する工程と； 前記制御ゲート絶縁部の上に、導電材料からなる第３のポリシリコン堆積を堆 積させる工程と； 前記第３堆積部をエッチングし、制御ゲート・コンダクタを画し、また導電ス ペーサ及び複数の導電ストリップをエッチングし、浮遊ゲートを画する工程と； からなる基板上に複数の浮遊ゲートトランジスタを形成させる方法。 １１．請求項１０に記載の方法で、複数の導電材料からなるストリップを露出 させる工程は； 焼鈍工程中に、複数のストリップを窒化物でカバーし、焼鈍工程中に、前記ポ リシリコンの上に酸化物が形成されることを防止すること；及び 前記第２ポリシリコン堆積堆積物の堆積工程前に、複数のストリップの少なく とも一部を露出させるために、前記窒化物をを除去すること；を含んでいる。 １２．請求項１０に記載の方法で、前記第１及び第２堆積物は約Ｔユニットの 同じ厚さを有しており、また前記第２堆積物をエッチングする工程は、厚さ約Ｔ ユニットの導電材料を除去する時間で、前記第１堆積物で形成された複数のスト リップを実質的に残し、また第２堆積物の残りからなる複数のストリップの傍ら 上のスペーサ・ラインを残す時間とされている。 １３．請求項１０に記載の方法は、更に、前記複数のストリップと第２ポリシ リコン堆積との間の電気的接触を改善するために、第２ポリシリコン堆積物中に ドーパントを注入することを含んでいる。 １４．請求項１１に記載の方法で、前記の複数のストリップはそれぞれ頂部及 び側部を有しており、また複数のストリップを窒化物でカバーする工程は、第１ ポリシリコン堆積後で、且つ複数のストリップを画する前に、第１窒化層を形成 し、従って複数のストリップの頂部は、ストリップを画してから第１窒化層でカ バーされるようになっており； 複数のストリップ上の窒化物の第２層の成形工程では、前記第２層は、ストリ ップ頂部上の第１層、ストリップの側面及びドープ領域をカバーし、 また、窒化物の第２層の異方向性エッチングは、ストリップの頂部又は側部を 露出させることなく、ドープ領域を露出させるようになっている。 １５．請求項１４に記載の方法で、焼鈍工程後に窒化物の少なくともある部分 を除去する工程は、実質的に窒化物の全てを除去するようになっている。