JP3648185B2 - フラッシュ・イーピーロム集積回路におけるデータ・パターンをプログラムする方法 - Google Patents
フラッシュ・イーピーロム集積回路におけるデータ・パターンをプログラムする方法 Download PDFInfo
- Publication number
- JP3648185B2 JP3648185B2 JP2001278538A JP2001278538A JP3648185B2 JP 3648185 B2 JP3648185 B2 JP 3648185B2 JP 2001278538 A JP2001278538 A JP 2001278538A JP 2001278538 A JP2001278538 A JP 2001278538A JP 3648185 B2 JP3648185 B2 JP 3648185B2
- Authority
- JP
- Japan
- Prior art keywords
- cells
- drain
- programming
- cell
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュ・イーピーロム・メモリ・セル技術、特に改善されたフラッシュ・イーピーロム・メモリ技術及びデータ・セル構造におけるデータ・パターンをプログラムする方法に関する。
【０００２】
【従来の技術】
フラッシュ・イーピーロムは、発達しつつある不揮発性集積回路に属するものである。これらフラッシュ・イーピーロムは、チップ中のメモリ・セルの電気的消去、プログラム及び読み出しができる能力を有している。フラッシュ・イーピーロム中のメモリ・セルは、浮遊ゲートにチャージしたり、ディス・チャージすることにより、データがストアされる所謂、浮遊ゲート・トランジスタを用いて構成されている。浮遊ゲートは、導電材料、典型的にはトランジスタのチャネルから薄い酸化層又は、その他の絶縁膜により絶縁された、多結晶シリコンで作られ、またトランジスタの制御ゲート又はワード線から、絶縁材料である第２層により絶縁されている。
【０００３】
データは、浮遊ゲートにチャージしたり、ディス・チャージすることによりメモリ・セルにストアされる。浮遊ゲートは、制御ゲートとソース又はドレインとの間に、大きな正の電圧を印加することにより、Fowler-Nordheimトンネル機構によりチャージされる。こうして、電子が薄い絶縁層を通って、浮遊ゲートに注入される。あるいは、セルのチャネルに高いエネルギーの電子を生起させる電圧を印加することで、浮遊ゲートの絶縁層を通して注入されるアバランシェ機構が用いられる。浮遊ゲートがチャージされると、メモリ・セルを導通させるしきい値電圧が、読み出し動作中にワード線に印加される電圧以上に高められる。かくて、読み出し動作中に、チャージされたセルが指定されると、セルは導通しない。セルの非導通状態が、センシング回路の極性により、１または０として読取られる。
【０００４】
浮遊ゲートは、逆のメモリ状態にするために、ディス・チャージされる。この作用は、典型的には、トランジスタの浮遊ゲートとソース又はドレインとの間、あるいは浮遊ゲートと基板との間のＦ−Ｎトンネル現象によりなされる。例えば、ドレインは浮遊電位のままで、ソースからゲートヘの大きな、正の電圧を形成することにより、浮遊ゲートはソースを介してディス・チャージされる。
【０００５】
浮遊ゲートをチャージしたり、ディス・チャージするために用いられる高い電圧は、フラッシュ・メモリ装置に重要な設計上の制限、特にセル寸法及びプロセス仕様のサイズの縮小に関する制限を生起する。
従来のフラッシュ・イーピーロムの構造及び作用に関する詳細は、関連する技術のバックグラウンドを開示する目的のために参考として取入れられている、以下の米国特許に見られる。
【０００６】
ベルゲモント（Bergemont）他によるＵＳＰ Ｎｏ．５，０１２，４４６;１９９１年４月３０日発行、マックヘルジー（Mukherjee）他によるＵＳＰ Ｎｏ．４，６９８，７８７;１９８７年１０月６日発行及びホラー（Holler）他によるＵＳＰ Ｎｏ．４，７８０，４２３;１９８８年１０月２５日発行。
【０００７】
フラッシュ・イーピーロム集積回路に関しての、更に進化した技術が、ベレザ（Belleza）欧州特許Ｎｏ．９０１０４００２. ２;１９９０年１１月１２日、ＩＥＥＥ発行：ＩＥＤＭ１９９０、９１〜９４頁のウー（Woo）他によるフラッシュ・アレイ・コンタクトレス・イーピーロム（ＦＡＣＥ）技術を用いた新規なメモリ・セル）に開示されている。また、ＶＬＳＩ技術に関する１９９１年のシンポジュウムの７３〜７４頁のウー（Woo）他による”高密度メモリ用のポリ・バッファード"FACE"技術”に開示されている。また、従来の”コンタクトレス”アレイ・イーピーロム構造が、カゼルーニアン（Kazerouian）他による１９９１年、ＩＥＥＥ発行：ＩＥＤＭの１１.５.１〜１１.５.４頁の”高密度用の０.８μＭプロセスで実行された代替金属仮想接地イーピーロム・アレイ”に開示されている。
【０００８】
ベルゲモント他による特許、ベレザ、ウー他及びカゼルーニアン他によるによる発表には、不揮発性コンタクトレス・アレイ・メモリに対する関心が増大していることが示されている。所謂コンタクトレス・アレイには、相互に埋込み拡散層により接続されたストレージ・セルのアレイが含まれており、また埋込み拡散層は、コンタクトを介して単に周期的に金属ビット線への接続で結合されている。例えば、マックヘルジー（Mukherjee）他による初期のフラッシュ・イーピーロム構造では、システムは各メモリ・セルに対して”ハーフ（half）”金属コンタクトを必要としている。
【０００９】
【発明が解決しようとする課題】
しかし、前述した技術は、金属コンタクトであるため、集積回路上に相当の面積を使用しており、これが高密度メモリ技術を作り出すための大きな障害となっている。更に、装置が小型になるに従って、アレイ中のストレージ・セルにアクセスするために用いられる、隣接するドレイン及びソース・ビット線のコンタクト・ピッチ上の金属よる面積の減少が制限される。
【００１０】
それ故、結果として高密度の不揮発性メモリ回路となり、またプログラム及び消去の高い電圧に関連した問題を解決するためのフラッシュ・イーピーロム・セル、その構造並びにそれを製造する方法を提供することが望まれている。
【００１１】
そこで本発明は、高密度のセグメンタブルなフラッシュ・イーピーロム・チップとなる、新規なコンタクトレス・フラッシュ・イーピーロム・セル及びアレイ構造におけるデータ・パターンをプログラムする方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
フラッシュ・イーピーロム・セルは独特のドレイン・ソース・ドレイン構造で、１つのソース拡散層が２つのトランジスタ・コラムに共有されている。また、本発明のフラッシュ・イーピーロム・セルに適した新しいメモリ回路構造が開示されている。
【００１３】
かくて、本発明の１態様では、フラッシュ・イーピーロム・トランジスタ・アレイが提供されている。延ばされた第１ドレイン拡散領域、延ばされたソース拡散領域及び延ばされた第２ドレイン拡散領域が、半導体基板に略平行して形成されている。フィールド酸化領域が、第１及び第２ドレイン拡散領域の反対側に形成されている。浮遊ゲート及び制御ゲート・ワード線がドレイン・ソース・ドレイン構造に直交して形成され、１つのソース領域を共有する２つのストレージ・コラムを構成するようになっている。共有ソース領域は、仮想接地ターミナルに接続されている。ドレイン拡散領域は、選択トランジスタを介して総括ビット線に接続されている。
【００１４】
本発明の１態様によるセル構造では、セルの２コラムに対するドレイン・ソース・ドレイン拡散領域にほぼ平行して延びる１つの金属総括ビット線を用いており、また複数のトランジスタ・コラムを仮想接地ターミナルに例えば埋込み拡散線である水平のコンダクタを介して接続する仮想接地線を用いている。こうして、各ドレイン・ソース・ドレイン構造でのフラッシュ・イーピーロム・セルの２つのコラムに対して、たった１つだけの金属コンタクト・ピッチが必要となる。
【００１５】
かくて、本発明の１態様によれば、半導体基板上のフラッシュ・イーピーロム集積回路モジュールが提供される。モジュールは、フラッシュ・イーピーロム・セルの少くともＭ行（row、ロウ）及び２Ｎコラムを有するメモリ・アレイを含んでいる。
【００１６】
それぞれが、フラッシュ・イーピーロム・セルのＭ行の１つのフラッシュ・イーピーロム・セルに接続されたＭ本のワード線とＮ本の総括ビット線が含まれている。データ入出力回路が、Ｎ本の総括ビット線に接続され、メモリ・アレイのデータの読み出し、書き込みができるようになっている。選択回路が、フラッシュ・イーピーロム・セルの２ＮコラムとＮ本の総括ビット線に接続されて、２Ｎコラムの２コラムをＮ本の総括ビット線のそれぞれに選択的に接続できるようになっている。
【００１７】
従って、データ入出力回路によるフラッシュ・イーピーロム・セルヘの２Ｎコラムヘのアクセスが、Ｎ本の総括ビット線を介してなされるようになっている。また、構造は、セルの２コラム以上中の１本の金属ビット線を共有するように延ばすこともできる。アレイは、他の態様では、上述のドレイン・ソース・ドレイン構造の複数のセグメントを含んでいる。この例では、選択回路はセグメント選択回路を含んでおり、セグメント中のドレイン拡散領域による２本のローカル・ビット線に接続されている。
【００１８】
セグメント選択回路は、所定のセグメント内で、セルの第１及び第２コラムを、Ｎ本のビット線の１つに選択的に接続できるようになっている。かくて、ドレイン拡散領域がローカル・ビット線を有している場合には、選択回路は、構造の第１ドレイン拡散領域中に第１ターミナルを有する第１トランジスタ及びＮ本の総括ビット線の１つへのコンタクトに接続される第２ターミナルを含んでいる。
【００１９】
第２トランジスタは、構造の第２ドレイン拡散領域に接続される第１ターミナルを有している。第１及び第２トランジスタは、ワード線に平行する左及び右選択線により、独立して制御されるようになっている。アレイは、必要なワード線ドライバを減らすことにより、更にコンパクトになる。この態様では、各ワード線ドライバは、平行する複数の、例えば８つの、ワード線をドライブする。所定のワード線ドライバによりドライブされる各ワード線は、アレイを構成するセグメントの各コラムの異なったセグメント内にある。
【００２０】
かくて、選択されたワード線は、セグメント選択回路並びにワード線デコーディング回路によりデコードされる。これでは、８本のワード線に対してたった１つのワード線ドライバを必要とする構成により、アレイのレイアウトを大いにコンパクトにする。
【００２１】
本発明の他の態様では、半導体基板は、第１導電タイプ、基板中の第２導電タイプの第１ウエル及び第１ウエル中の第１導電タイプの第２ウエルを有している。フラッシュ・イーピーロム・セルは、第２ウエル中に形成され、セルの浮遊ゲートにチャージする操作中に、ソース及びドレインの少くとも１つに、負の電位を印加できるようになっている。こうして、チャージさせるべきセルにＦ−Ｎトンネル現象を生じさせるためにゲートに加えらるべき高い正の電圧の大きさを本質的に低下させる。
【００２２】
また、本発明によれば、アレイは、ディス・チャージさせるべきセルのゲートに負の電位を用いる。こうして、ディス・チャージさるべきセルにＦ−Ｎトンネル現象を生じさせるためにドレインに加えらるべき電圧の大きさを本質的に低下させる。用いられる電圧の大きさを下げることは、集積回路の、プログラム及び消去の電圧を処理をするコンポーネントに対する仕様を本質的に緩和し、装置の製造を経済的に且つ容易にする。同時に、プログラム・モード中でのホット・ホール（hothole）を減少させることにより、メモリの耐久性を向上させる。
【００２３】
本発明の他の態様では、アレイは、”消去”条件がチャージされた浮遊ゲートに対応するように形成されており、従ってアドレスされると消去されたセルは非導通状態となり、またセルをディス・チャージすることによる”プログラム”条件では、アドレスされるとプログラムされたセルは導通状態となる。これにより、消去操作は、プレ・プログラムなしで生ずることになる。
【００２４】
本発明の他の態様では、アレイはフラッシュ・イーピーロム・セルの冗長行を含んでいる。冗長行は、主アレイ中のアドレスされた行を、１つのワード線又は１つのドライバに接続されたワード線のセットに置き換える。プログラム状態に対応したディス・チャージ条件、また、前述のプログラミングム及び消去に対する負の電圧の使用により、行冗長が可能となる。
【００２５】
従来技術では、フラッシュ・イーピーロム・セルは、主アレイ中の不良行によるディスターバンスにより、行冗長を用いることはできなかった。特に、不良行を、主アレイでのプログラム及び／又は消去電圧から分離することができなかったので、不良行中のセルはオーバ・イレィズ（over-erase）状態へと進展し、アレイヘの漏れ電流として寄与し、時によりコラムを不良とする。
【００２６】
かくして、本発明によるフラッシュ・イーピーロム集積回路モジュールは、２つのウエル・プロセスを用いて製造できる。その中で、半導体基板は、半導体基板中に第１導電タイプ、基板中の第２導電タイプの第１ウエル及び第１ウエル中の第１導電タイプの第２ウェルを有している。
【００２７】
アレイがフラッシュ・イーピーロム・セルの２Ｎコラム及びＭ行を含む時は、フラッシュ・イーピーロム・セルのアレイは第２ウエル中に形成される。フラッシュ・イーピーロム・セルの２Ｎコラムは、フラッシュ・イーピーロム・セルのＮ対を構成し、各コラム対は複数のセグメントを含んでいる。複数のセグメント中の各セグメントは、第２ウエル中の第１方向に延びる第１ドレイン拡散領域、第２ウエル中の第１方向に延び、第１ドレイン拡散領域から分離したソース拡散領域及び第２ウエル中の第１方向に延び、ソース拡散領域から分離した第２ドレイン拡散領域を有している。
【００２８】
こうして、所定のセグメント中にフラッシュ・イーピーロム・セルの２つのコラムを備えたドレイン・ソース・ドレイン構造を形成する。第１絶縁層が、基板上、ドレイン・ソース・ドレイン構造の間に形成された第１及び第２チャネル領域の上並びにソース及びドレイン拡散領域の上におかれている。浮遊ゲート電極は、セグメント中のセルの２つのコラムに対する第１絶縁層の上に設けられる。第２絶縁層が、浮遊ゲート電極の上におかれる。
【００２９】
かくて、各セグメントは、コラム対の内の第１のコラム中にフラッシュ・イーピーロム・セルの第１のセット及びコラム対の内の第２のコラム中にフラッシュ・イーピーロム・セルの第２のセットを含むことになる。フラッシュ・イーピーロム・セルのＭ行の１つのフラッシュ・イーピーロム・セルのそれぞれに接続されたＭ本のワード線が含まれている。Ｍ本のワード線のサブ・セットのメンバは、それぞれ所定のセグメント中の第１セット中のフラッシュ・イーピーロム・セルに接続されている。
【００３０】
かくして、各ワード線は、所定のセグメント中で、各コラム対中の２つのセルと交差する。アレイはＮ本の総括ビット線を含んでいる。フラッシュ・イーピーロム・セルの２Ｎコラム中の（プログラム及び／又は消去シーケンスを用いた）データの読み出し、書き込みのために、データ入出力回路がＮ本の総括ビット線に接続されている。
【００３１】
選択回路が、複数のセグメントのそれぞれ中の第１及び第２ドレイン拡散領域に接続され、フラッシュ・イーピーロム・セルの２ＮコラムをＮ本の総括ビット線に接続するようになっている。選択回路が２Ｎコラムの２つのコラムを、Ｎ本の総括ビット線のそれぞれに選択的に接続するようになっている。
【００３２】
従って、データ入出力回路による、フラッシュ・イーピーロム・セルの２ＮコラムヘのアクセスはＮ本の総括ビット線を介してなされる。プログラム及び消去回路は、選択されたフラッシュ・イーピーロム・セルの浮遊ゲートにチャージする操作中、総括ビット線に負の電位を印加し、また、選択されたフラッシュ・イーピーロム・セルの浮遊ゲートにディス・チャージする操作中、ワード線に負の電位を印加する。これにより、他のターミナルに必要な正の電位の大きさは小さくなる。
【００３３】
かくて、高密度が得られる仮想接地構造を備えた独特なアレイ構造が得られる。メモリ・アレイの基本ユニットは、ドレイン・ソース・ドレイン構造でのセルの２コラム・セグメントを含んでいる。結果としてのアレイ構造は、隣接する非選択ビット線に対して、プログラム及び消去のデイスターバンス問題を少くする。また、ソース・ドレイン・ソース・ドレイン・アレイとして構成されるアレイ構造に比べ、Ｙデコーダ設計の複雑さを減少する。
【００３４】
アレイ・レイアウトで、２つのセルは、１つのメタル・ピッチを共有する。これは、メタル・ピッチ設計ルールを更に緩和する。所定の金属線に接続されたセルの２つのコラムに対するデコーディングは、各ドレイン・ソース・ドレイン・セグメントに接続された左及び右選択トランジスタによりなされる。
【００３５】
独特な左及び右選択トランジスタは、読み出し速度を改善し、関連するプログラム・ディテスターバンスを軽減するために、それぞれ６４に達するワード線の行のセットに接続される。
【００３６】
アレイは、ページ・プログラム操作中に負のワード線電圧を用い、プログラムされるセルに対する導通状態が得られるように設計されている。また、セルに対する非導通状態を確立するように設計された、消去操作中、負のドレイン、ソース及び基板電圧が適用される。また、これにより、デイスターバンス問題及び操作中に適用さるべき必要な正の電圧の大きさを減少する。最後に、アレイは、従来技術の設計では利用できなかった、冗長行及び冗長コラム置き換え構造を可能にする。
【００３７】
本発明の他の様相及び利点は、図面、以下の詳細説明及びクレイムを検討することにより、明らかになる。
【００３８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００３９】
本発明の好ましい実施例の詳細説明が図面を参照してなされており、図１には、本発明のフラッシュ・イーピーロム集積回路モジュールの概要が示されている。図１の集積回路モジュールには、主アレイ中の故障セルに置換される、周知の複数の冗長メモリ・セル１０１が接続された、フラッシュ・イーピーロム・アレイ１００が含まれている。メモリ・アレイ中のセルの状態を差動的に検出するために、複数の参照セル１０２がセンス・アンプ１０７と共に用いられている。
【００４０】
メモリ・アレイ１００に、メモリ・アレイ中の横方向デコーディングのために、ワード線及びブロック選択デコーダ１０４が接続されている。また、メモリ・アレイ１００に、アレイ中の縦方向デコーディングのために、コラム・デコーダ及び仮想接地回路１０５が接続されている。
【００４１】
コラム・デコーダ及び仮想接地回路１０５に、プログラム・データ入力構造１０３が接続されている。そして、センス・アンプ１０７及びプログラム・データ入力構造１０３は、メモリ・アレイに接続されたデータ入出力回路を備えている。フラッシュ・イーピーロム集積回路は典型的には、読み出しモード、プログラム・モード及び消去モードで使用される。そして、モード制御回路１０６がアレイ１００に接続されている。
【００４２】
最後に、この発明の１実施例では、プログラム及び消去モード中は、メモリ・セルのゲート又はソース並びにドレインに負の電圧が印加される。そして、アレイに各種の参照電圧を供給するために、負の電圧発生器１０８及び正の電圧発生器１０９が使用される。負の電圧発生器１０８及び正の電圧発生器１０９は供給電力圧Ｖにより駆動される。
【００４３】
図２は、大きな集積回路中の２つのセグメントを示す。セグメントは破線５０に沿って分けられ、破線５０から上のセグメント５１Ａと破線５０から下のセグメント５１Ｂを含んでいる。セグメント５１Ａの第１のコラムの対５２は、セグメント５１Ｂの第２のコラムの対５３と、総括的なビット線の対（即ち、ビット線７０、７１）に沿って、鏡対称に配置されている。ビット線の対を進んで行くと、メモリ・セグメントは、仮想接地導体５４Ａ、５４Ｂ（埋込み拡散層）および金属と拡散層とのコンタクト５５、５６、５７、５８を共有するように繰り返えされる。
【００４４】
仮想接地導体５４Ａ、５４Ｂはアレイを横切って、金属と拡散層とのコンタクト６０Ａ、６０Ｂを介して、縦の仮想接地金属線５９に達する迄、横に延びている。セグメントは、隣接するセグメントが仮想接地金属線５９を共有するように、仮想接地金属線５９の反対側に繰り返される。
【００４５】
そして、図２のセグメント配置は、総括的なビット線に対する２つのトランジスタ・セルのコラム毎に２つの金属コンタクト・ピッチを必要とると共に、仮想接地金属線５９に対してセグメント毎に１つの金属コンタクト・ピッチを必要とする。与えられたビット線の対に沿う、各コラムの対（例えば、５２、５３）が、イーピーロム・セルのセットを構成する。そして、セル７５-１、７５-２、７５-Ｎが、コラムの対７７の第１のコラムのイーピーロム・セルのセットを構成する。セル７６-１、７６-２、７６-Ｎが、コラムの対７７の第２のコラムの第２のフラッシュ・イーピーロム・セルのセットを構成する。
【００４６】
第１のセルのセット及び第２のセルのセットは、共通の埋込み拡散ソース線７８を共有する。セル７５-１、７５-２、７５-Ｎは、埋込み拡散ドレイン線７９に接続される。セル７６-１、７６-２、７６-Ｎは、埋込み拡散ドレイン線８０に接続される。
【００４７】
選択回路は、頂部の選択トランジスタ８１および頂部の選択トランジスタ８２とから構成され、これらの選択トランジスタは、それぞれドレイン拡散線７９、８０に接続され、これらドレイン拡散線７９、８０は、それぞれ総括的な金属ビット線８３、８４に接続されている。
【００４８】
そして、トランジスタ８１は、ドレイン拡散線７９に接続されたソースおよび金属コンタクト５７に接続されたドレインを有している。トランジスタ８２は、ドレイン拡散線８０に接続されたソースおよび金属コンタクト５８に接続されたドレインを有している。トランジスタ８１および８２のゲートは、フラッシュ・イーピーロム・セルの各コラムを総括的な金属ビット線８３、８４に接続するように、信号ＴＢＳＥＬＡにより制御される。ソース拡散線７８は選択トランジスタ８５のドレインに接続されている。選択トランジスタ８５のソースは仮想接地拡散線５４Ａに接続されている。トランジスタ８５Ａのゲートは信号ＢＢＳＥＬＡにより制御される。
【００４９】
更に、図２に示す２つ又はそれ以上のセグメントのセクタは、ワード線信号を共有するように、追加のデコーディングが頂部及び底部のブロック選択信号ＴＢＳＥＬＡ、ＴＢＳＥＬＢ、ＢＢＳＥＬＡ及びＢＢＳＥＬＢにより与えられる。１つの例では、８っのセグメントがワード線ドライバを共有し、セクタは下に８っのセグメントを有している。
【００５０】
図に見られるように、本発明による構成では、セクタに区分されたフラッシュ、・イーピーロム・アレイを有している。これにより、読み出し、プログラム又は消去サイクル中の選択されていないセグメントのトランジスタのソース及びドレインは、ビット線及び仮想接地線上の電流及び電圧から分離されることになるので、好都合である。
【００５１】
そして、読み出し操作中、選択されないセグメントからの漏れ電流は、ビット線上の電流に何等関与しないので、センシングが改善される。また、プログラム及び消去操作中、仮想接地線上の電圧及びビット線は、選択されていないセグメントから分離される。これにより、あるセクタ内のセグメントがワード線ドライバを共有している場合、セグメント単位又は好ましくはセクタ単位のセクタ消去操作が可能となる。
【００５２】
底部ブロック選択トランジスタ（例えば、トランジスタ６５Ａ、６５Ｂ）は、図３に示すように、ある場合には不必要かも知れない。また、これらブロック選択トランジスタは、隣接するセグメントと底部ブロック選択信号とを共有するようにしても良い。また、底部ブロック選択トランジスタ（例えば、トランジスタ６５Ａ、６５Ｂ）は、仮想接地ターミナル６０Ａ、６０Ｂに隣接した１つの分離用トランジスタによって置き換えても良い。
【００５３】
図３に、本発明によるフラッシュ・イーピーロム・アレイの他の構成が示されている。この例では、２つのフラッシュ・イーピーロム・セルのコラムが、１つの金属ビット線に共通接続されている。図３には、アレイの４つのコラム対が示されている。ここで、コラムの各対には、ドレイン・ソース・ドレイン構成のフラッシュ・イーピーロム・セルが含まれている。
【００５４】
そして、第１のコラム対１２０には、第１のドレイン拡散線１２１、ソース拡散線１２２及び第２のドレイン拡散線１２３が含まれている。ワード線ＷＬ０からＷＬ６３までの各ワード線は、第１のコラム対のセル及び第２のコラム対のセルの浮遊ゲートの上に重ねられている。図に示すように、第１のコラム対１２０には、セル１２４、１２５、１２６、及び１２７を含む１つのコラムが含まれている。ＷＬ２からＷＬ６１までのワード線に接続されるセルは図示されていない。コラム対１２０の第２のコラムには、セル１２８、１２９、１３０及び１３１が含まれている。アレイの同じコラムに沿って、第２のコラム対１３５が示されている。これは、コラム対１２０と同様な構成になっているが、鏡対称に配置されている。
【００５５】
そして、コラム対の第１のコラムのトランジスタ、例えばセル１２５はドレイン拡散線１２１中のドレイン及びソース拡散線１２２中のソースを含んでいる。浮遊ゲートが、第１のドレイン拡散線１２１とソース拡散線１２２との間のチャネル領域の上にある。
【００５６】
ワード線ＷＬ１がセル１２５の浮遊ゲートの上にあり、フラッシュ・イーピーロム・セルが構成されている。コラム対１２０及びコラム対１３５は、アレイの仮想接地拡散１３６を共有している。そして、コラム対１２０のソース拡散線１２２は接地拡散１３６に接続されている。同様に、コラム対１３５のソース拡散線１３７も接地拡散１３６に接続されている。
【００５７】
上述のように、セルのそれぞれのコラム対１２０は、１つの金属線を共有している。そして、ブロックの右側選択トランジスタ１３８及びブロックの左側選択ト１ランジスタ１３９が含まれている。トランジスタ１３９には、ドレイン拡散線１２１中のソース、金属コンタクト１４０に接続されたドレイン及び線１４１上の制御信号ＢＬＴＲ１に接続されたゲートが含まれている。
【００５８】
同様に、右側のトランジスタ１３８には、ドレイン拡散線１２３中のソース、金属コンタクト１４０に接続されたドレイン及び線１４２上の制御信号ＢＬＴＲ０に接続されたゲートが含まれている。そして、トランジスタ１３８及び１３９を含む選択回路は、第１ドレイン拡散線１２１及び第２ドレイン拡散線１２３を、金属コンタクト１４０を介して金属線１４３（ＭＴＢＬ０）に選択的に接続するようになっている。また、コラム対１３５には、同様にして、金属コンタクト１４６に接続される左側選択トランジスタ１４４及び右側選択トランジスタ１４５が含まれている。
【００５９】
コンタクト１４６は、コラム対１２０に接続されたコンタクト１４０と同様に、同じ金属線１４３に接続されている。金属線には、追加の選択回路と共に、セルの２コラム以上を接続することができる。
【００６０】
図２及び図３に示す構造は、セルの２コラムを形成するドレイン・ソース・ドレイン・ユニットに基づくものであり、このユニットは、隣接するセルのコラムからのリーク電流を防止するために、隣接するドレイン・ソース・ドレイン・ユニットからは分離されている。この構造は、センシング回路でのリーク電流に対する適切な余裕をもって、あるいは非選択セルからのリーク電流を制限する他の手段と共に、２コラム以上のユニットに拡張することができる。
【００６１】
コラム対は、ワード線Ｍ本、コラム数２Ｎからなるフラッシュ・イーピーロム・セルのアレイを得るように、横及び縦に並べられる。このアレイでは、上述のように、選択回路を介して、それぞれが、フラッシュ・イーピーロム・セルのコラム対に接続される、Ｎ本の金属ビット線だけが必要になる。図には、２本の金属ビット線１４３及び１５２（ＭＴＢＬ０、ＭＴＢＬ１）に接続された、４つのコラム対１２０、１３５、１５０及び１５１だけが示されているが、アレイは大きなフラッシュ・イーピーロム・メモリ・アレイを形成するために、横及び縦方向に繰り返しても良い。
【００６２】
そして、ワード線を共有するコラム対１２０及び１５０は、アレイのセグメントを得るように横方向に繰り返される。セグメントは縦方向に繰り返される。共通のワード線に接続された、それぞれの}ワード線を有するセグメントのグループ（例えば、８つのセグメント）は、アレイのセクタとみなされる。
【００６３】
アレイのレイアウトは、仮想接地構造、メタル・ピッチを緩和できるレイアウト、更には異なったセグメントで複数の行のワード線ドライバを共有できる等のため、コンパクトになる。そして、ワード線ＢＬ６３'は、ワード線ＷＬ６３と、ワード線ドライバとを共有できる。好ましいシステムでは、８本のワード線が、１つのワード線ドライバを共有する。そして、セルの８行の各セットに対してただ１つのワード線ドライバだけが必要になる。左及び右の選択トランジスタ（セグメント１２０に対して１３９、１３８）による追加のデコーディングが、共通ワード線構造を可能にする。
【００６４】
ワード線を共有する構成は、セクターの消去操作中、８列が全て同じワード線電圧を受け、消去されることを望まないセルにワードライン・ディスターバンスを生じさせるという不都合を有する。若し、アレイについて、これが問題であるならば、このディスターバンス問題は、全てのセクタ消去の与えられた操作が、共有のワード線ドライバに接続されたセルの全ての行を含むセグメントをデコードすることを確実にすることにより除かれる。８本のワード線が１つのドライバを共有する場合には、ミニマム・セクタ消去として８セグメントを用いることが望ましい。
【００６５】
図４は、本発明のある特徴を説明するためのフラッシュ・イーピーロム・アレイの概略ブロック図である。そして、図４に示されるフラッシュ・イーピーロム・メモリ・モジュールには、セクタ１７０-１、１７０-２、１７０-３、１７０-Ｎを含む主フラッシュ・イーピーロム・アレイが含まれており、各セクタには８っのセグメント（例えば、ＳＥＧ０−ＳＥＧ７）が含まれている。
【００６６】
各セクター中の８つのセグメントの共通のワード線をドライブするために、複数の共通ワード線ドライバのセット１７１-１、１７１-２、１７１-３、１７１-Ｎが使用されている。共通ワード線ドライバ１７１-１について説明されているように、セクター１７０-１に対して６４の共通ドライバがある。６４のドライバのそれぞれは、ライン１７２上に出力を供給する。これら出力のそれぞれは、図に概略が示されているように、８セットの６４ラインに区分されているセクタ１７０-１の各セグメント中の８つのワード線をドライブするのに使用される。
【００６７】
また、アレイには、複数のブロック選択ドライバ１７３-１、１７３-２、１７３-３、１７３-Ｎが接続されている。ブロック選択ドライバのそれぞれは、各セグメントに対し右及び左のブロック選択信号をドライブする。セグメントは、図３に示すように、完成される。ここでは、ブロック選択信号対ＢＬＴＲ１及びＢＬＴＲ０が各６４ワード線のセットに供給される。
【００６８】
更に、フラッシュ・イーピーロム・アレイには、Ｎ本の総括的なビット線がある。Ｎ本のビット線は、回路中のデータ及びセンス・アンプ１９１について、アレイ中のフラッシュ・イーピーロム・セルの２Ｎのコラムにアクセスするために使用される。Ｎ本のビット線１７４は、コラム選択デコーダ１７５に接続されている。同様に、ブロック選択ドライバ１７３-１乃至１７３-Nは、ブロック・デコーダ１７６に接続されている。
【００６９】
ワード線ドライバ１７１-１乃至１７１-Ｎは、ロウ・デコーダ１７７に接続されている。コラム選択デコーダ１７５、ブロック・デコーダ１７６及びロウ・デコーダ１７７は、アドレス・イン・ライン１７８上のアドレス信号を受ける。コラム選択デコーダ１７５に接続されて、ページ・プログラム・バッファ１９０がある。ページ・プログラム・バッファ１９０には、Ｎ個のラッチが含まれている。各ビット線に１つのラッチがある。
【００７０】
そして、１ページのデータは、ページ０及びページ１の２ページの幅の各セル列を有する、Ｎビット幅と考えられる。ある列中のページは、上述の左及び右デコーディングを用いて、選択される。選択電圧電源１７９が、図に概念的に示されるように、フラッシュ・イーピーロム・アレイの読み出し、プログラム及び消去モードに対して、ワード線ドライバ１７１-１乃至１７１-Ｎ及びビット線を介して、参照電圧を供給するのに使用される。
【００７１】
アレイの仮想接地線は、アレイに接続された、仮想接地ドライバ１８１に接続されている。また、ｐウエル及びｎウエルの参照、電圧源１９９が、アレイのそれぞれのウエルに接続されている。そして、図４に示されるように、例えばワード線ドライバ１７１-１である、６４ワード線ドライバが、アレイ中の５１２（６４×８）列と共に使用される。ブロック選択ドライバ（例えば、１７３-１）による追加のデコーディングを、共通ワード線のレイアウトに使用してもよい。
【００７２】
本発明のフラッシュ・イーピーロム・アレイの構成は、図４に概略的に示されるように、冗長列を備えてもよい。そして、Ｎ本のビット線は、主アレイから線１８２を経て、セクター１８３-１及び１８３-２を含む冗長アレイにまでに延びている。冗長アレイは、冗長ワード線ドライバ１８４-１及び１８４-２によりドライブされる。
【００７３】
同様に、冗長ブロック選択ドライバ１８５-１及び１８５-２が冗長アレイに接続されている。若し、テスト中に、ある行のセルの不良が見出だされたら、ワード線ドライバを共有する、その行及び他の７つの行は、冗長アレイの１８３-１及び１８３-２中の対応する行に置き換えられる。そして、このシステムには、アドレス・データを受ける冗長デコーダ１８６を備えたコンテント・アドレサブル・メモリ（ＣＡＭ）セル１９８を含んでもよい。公知のように、テスト中、主アレイ中の不良行は特定され、また、このような行のアドレスはＣＡＭセル１９８中に記憶される。
【００７４】
線１７８上のアドレス・インのアドレスが、ＣＡＭセル１９８中に記憶されたアドレスと一致すると、線１７８上に一致信号が発生する。一致信号は、主アレイ中の共有ワード線ドライバ１７１-１から１７１-Ｎを動かなくする。冗長デコーダ１８６は、冗長ワード線ドライバ１８４-１及び１８４-２をドライブし、また冗長ブロック選択ドライバ１８５-１及び１８５-２をドライブして、適切な置換え行を選択する。フラッシュ・イーピーロム・アレイの生産性を上げるために、長冗列デコーディングは、公知のように、冗長コラムデコーディングと接続してもよい。
【００７５】
コラム選択デコーダ１７５は、Ｎ本のビット線のそれぞれに対する少なくとも１つのラッチを含む、ペイジ・プログラム・ラッチ１９０に接続される。また、コラム選択デコーダ１７５はデータ入力回路及びセンス・アンプ１９１に接続されている。そして、これら回路はフラッシュ・イーピーロム・アレイと使用するために、データの入出力回路を備えている。冗長ロウ・デコーディングは、また隣接するワード線間のショートを直すことができるようになっている。
【００７６】
特に、２つのワード線がショートしたときは、２つのワード線は冗長アレイ中の対応する２つのワード線に置換されなければならない。上述の実施例では、８本のワード線が共通のワード線ドライバに接続されており、８本のワード線の２セットが、主アレイ中の対応する８本のワード線の２セットを置換するために用いられている。こうして、主アレイ中のショートした２つのワード線が、冗長行に置換される。
【００７７】
好ましい実施例でのセルは、浮遊ゲートにチャージする（電子が浮遊ゲートに入る）ことで、消去セルをセンスすることをセクタ消去操作用とする構成にされている。このとき、セルは導通することなく、センス・アンプの出力は高くなる。また、浮遊ゲートをディスチャージする（電子が浮遊ゲートから出る）ことをページ・プログラムとし、センシングに際し、プログラムされたセルが導通するように構成されている。
【００７８】
プログラム操作における動作電圧は、低いしきい値に、プログラムされるセルのドレインにに対して正の５Ｖ、ゲートに対して負の１０Ｖ、またソース端子に対しては０Ｖ又はフローティングである。
【００７９】
図８（ｃ）及び１１（ｃ）に示される基板即ちｐウエル２００は接地される。こうして、Ｆ−Ｎトンネル機構で浮遊ゲートをディスチャージする。消去動作は、ドレインに負の６Ｖ、ゲートに正の１２Ｖまたソースに負の６Ｖを印加して行われる。ｐウエル２００は負の６Ｖにバイアスされる。こうして、Ｆ−Ｎトンネル機構で浮遊ゲートにチャージする。
【００８０】
読出し電位は、ドレインで１.２Ｖ、ゲートで５Ｖ、またソースで０Ｖである。そして、ワード線デコードを使用し、消去すべきセルを選択することにより、セクタ消去が可能となる。セグメント内の選択されないセルに対する消去ディスターバンス条件は、ドレインで負の６Ｖ、ゲートで０Ｖ、ソースで負の６Ｖとなる。これらのポテンシャルは抵抗するに十分な、セルの許容値の範囲内にあり、セル内のチャージに対し無視できないディスターバンスを生ずることはない。
【００８１】
同じセグメント内の、同じビット線を共有するセルに対するプログラムディスターバンス条件は、同様に、ドレインで５Ｖ、ゲートで０Ｖまたソースで０Ｖ即ち浮遊状態である。この条件下で、ゲートからドレインヘのドライブがなく、またセルに無視できないディスターバンスを生ずることもない。同じワード線を共有しているが、同じビット線を共有していないセル又はハイ（high）条件の状態に止まっているアドレスされたセルに対しては、ディスターバンス条件は、ドレインで０Ｖ、ゲートで負の１０Ｖまたソースで０Ｖ即ち浮遊状態である。また、この状態は、選択されてないセル内のチャージに対しては無視できない悪化を生ずることもない。
【００８２】
２ウエル技術は、クリィティカルである。それ故、負の電圧がドレイン及びソース拡散領域に印加される。ソース及びドレインに、負の電圧が印加されておらず、セルに対するゲート・ポテンシャルは、５０％カップリング比の場合、浮遊ゲート／ドレイン接合部間で９Ｖを必要とするなら、全体で約１８Ｖが必要である。
【００８３】
これらの極めて高い電圧は、集積回路においては、特別に設計された回路及び特別なプロセス技術が必要となる。同様に、ゲートでの負の電圧は、プログラム操作に際して、ドレインでの低い正の電位を可能にする。図５は、図４に示すフラッシュ・イー・ピー・ロム回路のプログラム・フローチャートである。プロセスは、その中にデータがプログラムされているセクタ（例えば１７０-１）の消去から始まる（ブロック６００）。セクタ消去後、消去の確認操作がなされる（ブロック６０１）。
【００８４】
次に、ページ番号、０又は１及びセグメント番号１-８が、インプット・アドレスに対応して、ホスト・プロセッサーによりセットされる（ブロック６０２）。ページ番号及びセグメント番号のセット後、ページのデータと共にページ・バッファーがロードされる（ブロック６０３）。このページ・バッファーは、個別のプログラム操作に応じて、データの全Ｎビット、またはシングル・バイトのデータと共にロードされる。
【００８５】
次に、ユーザーが予め消去を行っていなかった場合には、どのセルがプログラムを必要とするかを決めるために、ベリファイ操作がなされる（ブロック６０４）。ページ・バッファーをロード後、プログラムされるセグメントにプログラム電位が適用される（ブロック６０５）。プログラム操作後、ベリファイされるべきページでベリファイ操作がなされる。
【００８６】
このベリファイ操作において、プログラムに成功したされたセルに対応したページ・バッファー中のビットは、オフになる（ブロック６０６）。次に、アルゴリズムが、ページ・バッファー中の全ページ・ビットを消すべきか否かを、決める（ブロック６０７）。若し、全てをオフすべきでない場合には、ついでアルゴリズムが、最大数回のリトライ（ＲＥＴＲＹ）がなされたか否かを、決める（ブロック６１０）。そして、若し、そうでなかった場合には、残されたビットがプログラムされるように、再びページ・プログラムするために、ブロック６０５に戻る。パスしたビットは再プログラムされない。何故なら、ページ・バッファー中の対応ビットは、ベリファイ操作中０にリセットされている。若し、ブロック６１０で、最大数のリトライがなされていると、アルゴリズムが中途終了し、不成功操作の信号が出される。
【００８７】
若し、ブロック６０７で、全てのページのビットがオフになっていると、アルゴリズムが、セクタが完了しているか決める。即ち、セクターの両ページが書込まれ、また両者が完了しているか（ブロック６０８）を決める。これが、ＣＰＵで決められたパラメータである。
【００８８】
若し、セクタが完了していないと、アルゴリズムがブロック６０２に戻り、ページ番号またはセグメント番号の適当なものが更新される。若し、セクターが、ブロック６０８で完了されると、アルゴリズムが終了する（ブロック６０９）。図５に示すブロック６０５に関して述べたように、プログラム確認回路にはビット・バイ・ビット・ベースにリセットすること、消去確認を経たページ・バッファー中のデータが含まれている。かくして、例えば図６に示す簡単な構成が、フラッシュ・イーピー・ロムに含まれる。アレイのセンス・アンプ６５０が比較回路６５１に接続されている。
【００８９】
比較回路へのインプットはページ・バッファー・ラッチ６５２である。こうして、センス・アンプからのデータのバイトが、ページ・バッファーからの対応するバイトと比較される。バイトに対するパス／フエィル（pass／fail）信号が、ページ・バッファー６５２のビット・リセットにフィード・バックされる。かくして、パスしたビットが、ページ・バッファーにリセットされる。ページ・バッファー中の全てのビットがリセットされるか、またはプログラム操作のリトライの回数が完了すると、プログラム操作が完了する。
【００９０】
図７〜図９は、本発明のフラッシュ・イーピーロム・アレイの一実施例の製造工程の説明図である。図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｃ）は、統一されたスケールでは書かれていない。図９は、最終構造の概略スケールでの透視図である。図１０〜図１２は、フラッシュ・イーピーロム・セルの製造工程の他の例であり、図７（ａ）〜（ｄ）で説明したのと同じ、初期工程を含んでいる。図９及び図１２は、最終構造の概略スケールで書かれている。図１３及び１４〜２０は、図７〜図９及び図３に関して記載された実施例に対する、ワード線が３本、コラムが６つのテスト・アレイのレイアウトを示すのに用いられる。図７〜図９に示す工程を最初に説明する。
【００９１】
まず、セルは、０.６ミクロンＣＭＯＳ、３ウエル（アレイ中の２ウエル、周辺回路の第３ウエル）、３ポリ及び２メタル技術で構成されている。セル製造の最初の工程が図７〜図９に示されている。
【００９２】
図７（ａ）はプロセスの第１ステップを示している。
まず、下方のｐタイプのシリコン基板２００（基板領域）上に、深さ約６ミクロンのｎタイプ・ウエル１９８が形成されている。次に、深さ約３ミクロンのｐタイプ・ウエル１９９が、ｎウエルの内側に形成されている。ディープｎウエル１９８は、ｎウエル領域がフォトレジスト・マスクにより画されている基板中にｎタイプ・ドーパントを注入することにより形成される。注入後、フォト・マスクが除去され、ディープ・ウエルを形成するｎタイプ・ドーパントの拡散・活性化のために、基板は、高温で、比較的長時間焼鈍される。
【００９３】
そして、ディープｎウエルの内側のｐウエルの形成も、同様にしてなされる。次の工程では、紙面に直交する方向に延びる、比較的厚いフィールド酸化領域２０１及び２０２を成長させるために、周知のＬＯＣＯＳフィールド酸化工程が用いられる。また、犠牲酸化層が成長され、その後、次の工程に対して、ｐウエル１９９の表面の準備のために、除去される。
【００９４】
図７（ｂ）に示すように、薄いトンネル酸化層２０３が約９０オングストロームの厚さで成長される。図７（ｃ）に示すように、第１ポリ層２０４が、トンネル酸化層２０３の上に約８００オングストロームの厚さで堆積される。それから、厚さ約２００オングストロームの薄い窒化層２０５が、ポリ層２０４の上に堆積される。図５Dに示すように、フォト・マスクエ程が、浮遊ゲート及びｎ+ソース並びにドレイン拡散領域を画するために、用いられる。こうして、第１ポリ層２０４の中に、浮遊ゲート領域を保護する、フォト・マスク層２０６、２０７が画される。第１ポリ層２０４及び窒化層２０５は、マスク層２０６及び２０７により保護されている部分を除き、ドレイン、ソース及びドレイン領域に露出するためにエッチング除去される。次に、ｎタイプ・ドーパントが、矢印２０８で示されるように、露出領域内で、ｐウエル１９９に注入される。それ故、これら領域は第１ポリ層２０４中の浮遊ゲート並びにフィールド分離領域２０１及び２０２にセルフ・アラインされる。
【００９５】
図８（ａ）に示すように、基板はドーパントを活性化すると共に、ドレイン拡散領域２１３及び２１４並びにソース拡散領域２１５を画するために焼鈍される。また、ドレイン酸化物２１６、２１７及びソース酸化物２１８が、約２０００オングストロームの厚さに成長され、同時に酸化物２２５及び２２６も形成され、浮遊ゲートポリ２０４の周辺をカバーする。
【００９６】
次の工程で、浮遊ゲートの上の窒化層２０５が除去され、そして第２のポリ層２１９（第２ポリ）が第１層の上に堆積される。第２層２１９は、約８００オングストロームの厚さで、第１ポリ層の上に堆積される。この層にはｎタイプ・ドーパントが注入される。
【００９７】
図８（ｂ）に示すように、第２ポリ・パターンを画するために、フォト・マスク処理が適用される。これは、また、第３ポリに堆積される制御ゲートから見て、有効な浮遊ゲート領域を画する。有効な浮遊ゲート面積は、第２ポリ層の堆積により増大される。その結果、カップリング比は十分大きく、好ましくは５０%、またはそれ以上になる。そして、続く高温焼鈍工程の間に、ｎタイプ・ドーパントが第２と第１ポリ層との間に均一に分布する。その結果、２つの層の間の接触抵抗は極めて低くなる。
【００９８】
図８（ｃ）に示すように、ＯＮＯ層２２０が第２ポリ層の上に成長される。ＯＮＯ層の厚さは約１８０オングストロームである。最後に、第３ポリ層（第３ポリ）２２１がＯＮＯ層の上に堆積される。そして、図９に示すように、タングステン・シリサイドの堆積後、メモリ・セルのワード線を画するエッチングがなされる。
【００９９】
図９は、第３ポリ層２２１上の、ワード線の導電率を改善するために用いられるタングステン・シリサイド層２３４を図示している。図９は、製品セル構造の概略スケールで示されている。図７〜図９の工程によれば、ドレイン拡散領域２１３はフィールド酸化物２０２と浮遊ゲート２３０の第１ポリ層との間の領域に形成され、その幅は約０.６μである。同様に、浮遊ゲート２３０の第１ポリ層部の幅も約０.６μである。浮遊ゲート領域２３０と２３２との間のソース拡散領域の幅は約１.０μである。ドレイン拡散領域２１４の幅は約０.６μである。幅が１.０μのソース拡散領域２１５は、第２ポリ層を画する際のアライメントの誤差を許容するために、僅かに広く形成されている。アライメントがより制御されている工程では、ソース拡散領域２１５の幅は小さくできる。
【０１００】
各エレメントの縦方向の寸法が、図９に概略のスケールで示されている。そして、浮遊ゲート電極２３０または２３２の第１ポリ層部の下のトンネル酸化層２０３の厚さは約９０オングストロームである。第１層堆積２３０の厚さは、約８００オングストロームである。ドレイン拡散領域２１３の上の酸化領域２１６、同様に、ソース拡散領域２１５及びドレイン拡散領域２１４の上の上の酸化物は、約２０００〜２５００オングストロームの厚さにまでに成長されるが、最終的に１０００〜１５００オングストロームの範囲に仕上げられる。浮遊ゲート２３０の第１ポリ部の側壁酸化物２２６の厚さは、６００オングストロームの範囲内にある。スケッチに見られるように、それはソースまたはドレイン拡散領域の上で熱酸化物２１６と１つになる。
【０１０１】
第２ポリ堆積２３１の厚さは約８００オングストロームである。ＯＮＯ層２２０の厚さは約１８０オングストロームである。第３ポリ層２２１の厚さは約２５００オングストロームである。タングステン・シリサイド層２３４の厚さは約２０００オングストロームである。最終製品でのフィールド酸化領域２０２の厚さは、６５００〜５０００オングストロームの範囲内である。
【０１０２】
図９は、図７〜８の工程の特徴を示している。図８（ｃ）に見られるように、第２ポリ堆積２３３は、ドレイン拡散領域２１４を部分的にしか覆っていない。図９では、浮遊ゲートの第２ポリ部を、ドレイン拡散領域を越え、フィールド酸化領域２０２に部分的に重なるまで延ばすために、他のマスクが用いられている。プロセスでの、この長さをフィールド酸化領域の上まで延ばす変更により、浮遊ゲートのカップリング比を、特定の設計の必要に適合するように、可変にすることができる。金属被覆及び保護膜（図示せず）が、図９の回路の上に堆積される。
【０１０３】
こうして、図９に見られるように、第１ポリ層２３０及び第２ポリ層２３１からなる、ドレイン・ソース・ドレイン構成のフラッシュ・イーピーロム・セグメントが得られる。第１ポリ層２３０はソース及びドレイン拡散領域のセルフ・アセインに用いられる。第２ポリ層２３１は、セルのカップリング比を上げるために、浮遊ゲート表面積を広げるのに用いられる。
【０１０４】
ドレイン・ソース・ドレイン構造では、浮遊ゲートはセルの左側では第１ポリ層２３０と第２ポリ層２３１とで構成され、右側では、ほぼ鏡対称に、第１ポリ層２３２と第２ポリ層２３３とで構成されている。こうして、ドレイン・ソース・ドレイン構造で、共通のソース拡散領域を本質的に縮めることなく、浮遊ゲートを、ドレイン拡散領域を越えて延ばすことができる。
【０１０５】
セル技術及びレイアウトは、多くの効果を奏する。トンネル酸化物は、ソース／ドレイン注入前に成長される。これにより、酸化膜の厚膜化及びドーパントの減少効果を最小にできる。メモリ・セルのソース及びドレインの注入は、ポリイ層のパターンに対してセルフ・アラインされる。こうして、セルのチャネル長さを、うまく制御できる。
【０１０６】
余裕のある金属設計ルールがフラッシュ・アレイ、特に図３に示した構造に使用できる。ソース・ブロック・トランジスタが、セル・レイアウトで、メモリ・セル・ソース拡散と一緒になる。このオーバラップ領域が、これら２つの拡散部の相互接続となる。フィールド酸化物が、ビット線対を近傍のビット線から分離するのに用いられる。ビット線対の内側では、構造は平らである。
【０１０７】
また、図７〜図９に示すセルにおいて、制御ゲートから見た有効なゲート連結面積は、第２ポリ層の面積により決められる。それ故、適当に高いゲート・カップリング比は、ただ第１ポリ層によってのみ得られる低いゲート・カップリング比を補うために、第２ポリ層を埋込み拡散、フィールド酸化領域の上に広げることによって達成される。更に、第２ポリ層の、拡散領域及び分離領域を越えての長さを延ばすことにより、異なった製品に適用させるために、異なったゲート・カップリング比を容易に得ることができる。
【０１０８】
他のセル構造が、図１０〜図１２に説明されている。この構造は、上記の図７（ａ）〜７（ｄ）に示すのと同じ製造工程で始まる。そして、図１０（ａ）に示すように、図７（ｄ）に示す構造から始めて、まずマスク２０６及び２０７を除き、次に領域上に窒化層２５０を堆積させる。窒化層は、図に示すように、浮遊ゲートポリ２０４の側面を覆う。
【０１０９】
次の工程で、図１０（ｂ）に示すように、浮遊ゲートポリイ２０４の上面及び側面以外の堆積窒化層２５０を除くために異方性エッチングが用いられる。エッチングはフィールド酸化領域２０１、２０２のエッジ上に僅かな窒化物を残す。しかし、これは工程上で重要な問題ではない。窒化物の異方性エッチング後、ウエハはドレイン拡散領域２１３及び２１４並びにソース拡散領域２１５を形成するために、焼鈍される。また、熱酸化物２１６、２１７及び２１８が、それぞれドレイン拡散領域及びソース拡散領域の上に成長される。窒化層２０５及び２５０は、浮遊ゲート・ポリ２０４に酸化物が形成されることを防止する。
【０１１０】
次の工程で、図１０（ｃ）に示すように、層２０５及び層２５０の残りの僅かな窒化物が除去され、第１ポリ浮遊ゲート部２０４が露出される。次の工程で、図１１（ａ）に示すように、第２ポリ２１９が堆積される。この第２ポリ層２１９は、厚さが１５００〜２０００オングストロームに達するまで堆積され、またｎタイプ・ドーパントが注入される。
【０１１１】
図１１（ｂ）に示すように、ポリ・スペーサ２４０及び２４１が、第２ポリ層のセルフ・アライン・プラズマ・エッチングを用いて、第１ポリ・パターンのエッジに沿って形成される。続く高温工程の間に、第２ポリ堆積中のｎタイプ・ドーパントが第１及び第２ポリ層の間に均一に分布して、良好な電気接触が得られる。
【０１１２】
図１１（ｃ）に示すように、ＯＮＯ層２２０が、第１ポリ層からなる浮遊ゲート２４２並びに２つのポリ・スペーサ２４０及び２４１上に堆積される。また、この工程では、フィールド酸化領域２０１に隣接してポリ・シリコン領域２４３が残される。しかし、この領域では電気接触は生ぜず、装置の動作に何等影響を及ぼさない。ＯＮＯ層２２０が堆積後、厚さ約２５００オングストロームの第３ポリ層２２１が堆積され、装置のワード線を形成する。
【０１１３】
図１２は、このプロセスの最後の工程の説明で、構造の導電率を向上させるために、第３ポリ・ワード線２２１の上に、厚さ約２０００オングストロームのタングステン・シリサイド２３４を堆積させる工程を示している。また、図１２は、構造の大体のスケールのスケッチである。そして、図に見られるように、ドレイン拡散領域２１３及び２１４が、フィールド酸化２０２と幅が約０.６ミクロンの浮遊ゲート２０４との間の領域に形成される。
【０１１４】
第１浮遊ゲートポリイ堆積２０４は厚さが約０.１５ミクロンである。また、ソース拡散領域２１５が、第１ポリ浮遊ゲートの間に形成され、この例では約０.６ミクロンである。この方法では、２つのポリ・スペーサ２４０及び２４１のセルフ・アライン性により、図９に比べて狭いソース拡散領域２１５が可能になる。図１２に示す構造のレイアウトでは、図９の第２ポリイ浮遊ゲートの延長形成のために、マスクのアライソメントに必要な、アライソメント誤差を設定する必要がない。
【０１１５】
これにより、図１２の構造では、マスク・アライソメント誤差を設定する必要がなく、プロセス寸法の縮小に対応できる。領域の縦方向の厚み寸法は、図９の場合と同様である。しかし、第１ポリ堆積２４２の厚さは約１５００〜１６００オングストロームである。スペーサ２４０及び２４１は、ソース及びドレイン拡散領域より、約２０００オングストローム延びている。図１２に示される構造を製作する他のプロセスでは、第２窒化層２５０は堆積）されない。しかし、図１０（ｂ）の焼鈍工程中、酸化物が第１ポリ堆積の側面に成長される。ポリの側面のこれら酸化物は、腐食除去される。
【０１１６】
従って、第１ポリと第２ポリとの接触は、続く工程でなされる。しかし、浮遊ゲートの第１ポリ部の側面上の酸化物のエッチングは、浮遊ゲートと基板との間の酸化物をエッチングする恐れがある。もし、この領域がエッチングされ過ぎると、第２ポリ堆積と基板との間で短絡が生ずるかもしれない。そこで、図１０〜１２に示す工程が、多くの適用に対して好ましい。浮遊ゲートの上述の構造で使用されるポリシリコンは、アモルファス・シリコンに置き換えても良い。
【０１１７】
本発明による集積回路のレイアウトを良く理解するために、図１３〜２０が使用される。これは、６コラム、３ワード線の大きさのテスト・アレイについてのものである。
【０１１８】
図１３は、構成図で、図１４〜２０を参照することにより良く理解されるであろう。図１３に見られるように、テスト・アレイは、５つのフィールド分離領域４００、４０１、４０２、４０３及び４０４を含んでいる。これら分離領域のレイアウトは図１４に明らかである。ここで、フィールド分離領域は、符号４００〜４０４で示されており、ハッチした領域４０５は図８（ｃ）のｐタイプ・ウエル内の活性化領域に対応する。図１５は、メモリセルのしきい値電圧ＶＴを高めるのに用いられるｐタイプ注入のレイアウトを示している。
【０１１９】
領域４０６への注入は、選択トランジスタ（図７の線４３６と４３７によって囲まれる領域内）に対するよりも、ブロック内でのメモリセルに対して高い初期ＶＴを生じさせる。また、アレイは、３つのセグメントのそれぞれについての左及び右選択トランジスタに対する第３ポリ制御線４０７及び４０８を含んでいる。また、図１３は、アレイの３つのセグメント上の３つのワード線４０９、４１０及び４１１を示している。図１３で、第１ポリ層はボールド線４１５により示されており、図１６に、より明らかに見られる。図１６に示すように、第１ポリ層には、セグメント４１６、４１７、４１８、４１９、４２０及び４２１があり、左及び右選択トランジスタのセルフ・アラインのために用いられる。これらセグメントは、セルのソース及びドレイン領域形成後に、除去される。
【０１２０】
そして、図１６に、第１ポリ堆積の１ためのマスキングが示されている。第１ポリが堆積され、そして線４１５により画された領域内でエッチングされ、そして図１６のレイアウトを囲む領域で、図８（Ｃ）の浮遊ゲートの第１ポリ層を形成する。
【０１２１】
図１７は、図８（ｃ）に示すセルの第２ポリイ層に対するマスキング・パターンを示す。図１３で、領域４１２、４１３及び４１４は、明らかである。領域４２２及び４２３は、図１３のフィールド分離領域４０１及び４０３上の浮遊ゲート・ポリのセグメントに対応している。第２ポリ層は、図８（ｃ）の延長浮遊ゲートを形成するために、パターニングされる。
【０１２２】
図１８は、第３ポリ制御線４０７及び４０８並びにワード線４０９、４１０及び４１１を示している。図１９は、テスト・アレイでの金属コンタクト４２４、４２５、４２６、４２７、４２８及び４２９を示している。コンタクト４２４は、第３ポリ制御線４０８とコンタクトするのに用いられる。コンタクト４２８は、第３ポリ制御線４０７と金属コンタクトするのに用いられる。コンタクト４２５、４２６及び４２７は、選択トランジスタの拡散領域から、アレイ上の金属総括ビット線（図１３に図示せず）にコンタクトするのに用いられる。コンタクト４２９は、アレイのソース拡散とコンタクトするのに用いられる。
【０１２３】
金属線のレイアウトは、図２０に示されている。図に見られるように、それらはコンタクト４２５、４２６及び４２７にアライメントされ、アレイのセグメントに重なっている。こうして、金属ビット線４３０はコンタクト４２５に接続され、金属ビット線４３１はコンタクト４２６に接続され、また金属ビット線４３２はコンタクト４２７に接続される。金属パッド４３３及び４３４は、それぞれコンタクト４２８及び４２４に接続される。金属パッド４３５は、コンタクト４２９に接続される。
【０１２４】
フィールド分離及び拡散工程が図１４に示されている。次に、ＶＴを高める注入工程が図１５に示す領域４０６でなされる。次に、浮遊ゲート・ポリが定義される。更に、左及び右ブロック選択トランジスタに対するチャネルを形成するために、セグメント４１６〜４２１が第１ポリと共に定義される。かくて、ドレイン・ソース・ドレイン構造、左及び右ブロック選択トランジスタに対する埋込拡散並びに仮想接地端子を形成するソース／ドレイン注入がなされる。
【０１２５】
この注入の後で、図１７に示すように、第２ポリが堆積される。第２ポリは、前述のように、延長浮遊ゲートを形成するように、パターニングされる。絶縁層が第２ポリの上に置かれ、また第３ポリ層が図１８に示すパターンで堆積される。最後に、絶縁物が第３ポリ層の上に堆積され、金属コンタクトが作られ、また金属ビット線がアレイを覆って堆積される。
【０１２６】
図１３に見られるように、左選択トランジスタが、線４３６で囲まれた領域内の制御線４０８の下にある。同様に、第１セグメントに対する右選択トランジスタが、線４３７で囲まれた領域内の制御線４０７の下にある。コンタクト４２５は、拡散領域４３８に達している。拡散領域４３８は、第１ポリ堆積により画されたマスクされた部４４０により、拡散領域４３９から分離される。
【０１２７】
同様に、拡散領域４３８は、第１ポリ堆積により画されたマスクされた部４４２により、拡散領域４４１から分離される。こうして、左コラムに対する選択トランジスタが、領域４４２により画されたチャネルとクロスして構成される。拡散領域４４１は、セグメントに対するドレイン拡散領域の中にあるか、または接続される。同様に、拡散領域４３９は、セグメントに対する右側ドレイン拡散領域の中にあるか、または接続される。コンタクト４２５からの、セグメントに対する左拡散領域への電流パスが、矢印線４４３により示されている。図に見られるように、このパスは、領域４４２内のトランジスタ・チャネルにより中断されている。
【０１２８】
こうして、制御線４０８が、左側ドレイン拡散領域をコンタクト４２５に接続している。右側ブロック選択トランジスタヘの電流パスが、矢印線４４３により示されている。図に見られるように、このパスは、領域４４０内のチャネルにより中断されている。領域４３６及び４３７内の２つの選択トランジスタが、コンタクト４２５の左または右拡散領域への選択接続をする。こうして、フラッシュ・イーピーロム・セルの２つのコラムは、コンタクト４２５を介して、１つの金属ビット線に選択的に接続される。当業者に公知のように、図１４〜２０のマスク・シーケンスは、図１２に示すセルに対し、第２ポリ堆積工程に関して変更できる。しかし、アレイの基本的レイアウトは、そのままである。１こうして、新しいフラッシュ・イーピーロム・セル及びアレイ構造が得られる。この構造で、独特なセル・レイアウトにより密度の高いアレイが得られる。ここで、２つの近接したローカル・ドレインビット線は、１つのコモン・ソース・ビット線を共有する。また、レイアウトは、１つの金属線を、アレイのセルのそれぞれ２つコラムに対して、使用することにより、最適化される。更に、レイアウトは 従って、ワード線ドライバー・ピッチは、主アレイの大きさに影響を及ぼさない。セクタ消去は、本発明のセグメンタブル構造を用いることにより可能となる。また、フラッシュ・イーピーロムに、この構造を用いることにより、列冗長が利用できる。これらの技術を用いることにより、高性能の、信用できるフラッシュ・メモリ・アレイが達成できる。
【０１２９】
フラッシュ・イーピーロム・アレイのｎチャネルの実施例について説明した。当業者は、ｐチャネルの対応回路に対しても、公知の技術を用いることにより、実施できることを、理解するであろう。更に、構造は、フラッシュ・イーピーロム・セルに関して、デザインされている。構造の多くの面が、各種のメモリ回路アレイに適用できる。本発明の、上述の好ましい実施例の説明は、解説のためになされたものである。発明を、開示した詳細構成通りに限定するものではない。当業者にとり、多くの変形が可能であることは、明らかである。本発明の限界は、以下のクレーム及びその均等により画される。
【０１３０】
【発明の効果】
以上詳述したように本発明によれば、高密度のセグメンタブルなフラッシュ・イーピーロム・チップとなる、新規なコンタクトレス・フラッシュ・イーピーロム・セル及びアレイ構造におけるデータ・パターンをプログラムする方法を提供することができる。
【図面の簡単な説明】
【図１】本発明によるフラッシュ・イーピーロム集積回路モジュールの概略説明図である。
【図２】本発明の１実施例による、ドレイン・ソース・ドレイン構造の、仮想接地、フラッシュ・イーピーロム・アレイの概略説明図である。
【図３】本発明の、１つの金属ビット線に共通接続された２つのコラムを備えた他の実施例のフラッシュ・イーピーロム・セルの概略説明図である。
【図４】メイン・アレイ中の故障列の代替のための冗長列を備えたセグメンタブルなフラッシュ・イーピーロム・アレイの概略説明図である。
【図５】本発明によるペイジ・プログラム操作のフローチャートである。
【図６】本発明による、プログラム確認回路の簡単化した概略説明図である。
【図７】図７（ａ）〜（ｄ）は、本発明によるフラッシュ・イーピーロム・セルの、カップリング比を改善するための延長浮遊ゲートを備えた、第１のタイプの製造ステップを示す図である。
【図８】図８（ａ）〜（ｃ）は、図７（ｄ）に続く第１のタイプの製造ステップを示す図である。
【図９】図８（ｃ）に続く第１のタイプの製造ステップを示す。
【図１０】図１０（ａ）〜（ｃ）は、本発明によるフラッシュ・イーピーロム・セルの他の実施例を完成させるための、図７（ａ）〜（ｄ）から始まる最終の６ステップを説明するための図である。
【図１１】図１１（ａ）〜（ｃ）は、図１０（ｃ）に続く製造ステップを示す図である。
【図１２】図１１（ｃ）に続く製造ステップを示す図である。
【図１３】フラッシュ・イーピーロム・セグメントのレイアウトの透視図である。
【図１４】図１３のマスク・レイアウトにおける基板中の第１拡散層およびフィールド酸化分離層の配置を示す図である。
【図１５】図１３のマスク・レイアウトにおけるアレイのセル中のしきい値を上げるためのｐ+タイプ・セル注入領域の図である。
【図１６】図１３のマスク・レイアウトにおける第１ポリシリコン層の配置説明図である。
【図１７】図１３のマスク・レイアウトにおける第２ポリシリコン層の配置説明図である。
【図１８】図１３のマスク・レイアウトにおける第３ポリシリコン層の配置説明図である。
【図１９】図１３のマスク・レイアウトにおける金属コンタクトの位置を示す説明図である。
【図２０】図１３のマスク・レイアウトにおける下のアレイに対して上乗せされた金属線の配置説明図である。
【発明の属する技術分野】
本発明は、フラッシュ・イーピーロム・メモリ・セル技術、特に改善されたフラッシュ・イーピーロム・メモリ技術及びデータ・セル構造におけるデータ・パターンをプログラムする方法に関する。
【０００２】
【従来の技術】
フラッシュ・イーピーロムは、発達しつつある不揮発性集積回路に属するものである。これらフラッシュ・イーピーロムは、チップ中のメモリ・セルの電気的消去、プログラム及び読み出しができる能力を有している。フラッシュ・イーピーロム中のメモリ・セルは、浮遊ゲートにチャージしたり、ディス・チャージすることにより、データがストアされる所謂、浮遊ゲート・トランジスタを用いて構成されている。浮遊ゲートは、導電材料、典型的にはトランジスタのチャネルから薄い酸化層又は、その他の絶縁膜により絶縁された、多結晶シリコンで作られ、またトランジスタの制御ゲート又はワード線から、絶縁材料である第２層により絶縁されている。
【０００３】
データは、浮遊ゲートにチャージしたり、ディス・チャージすることによりメモリ・セルにストアされる。浮遊ゲートは、制御ゲートとソース又はドレインとの間に、大きな正の電圧を印加することにより、Fowler-Nordheimトンネル機構によりチャージされる。こうして、電子が薄い絶縁層を通って、浮遊ゲートに注入される。あるいは、セルのチャネルに高いエネルギーの電子を生起させる電圧を印加することで、浮遊ゲートの絶縁層を通して注入されるアバランシェ機構が用いられる。浮遊ゲートがチャージされると、メモリ・セルを導通させるしきい値電圧が、読み出し動作中にワード線に印加される電圧以上に高められる。かくて、読み出し動作中に、チャージされたセルが指定されると、セルは導通しない。セルの非導通状態が、センシング回路の極性により、１または０として読取られる。
【０００４】
浮遊ゲートは、逆のメモリ状態にするために、ディス・チャージされる。この作用は、典型的には、トランジスタの浮遊ゲートとソース又はドレインとの間、あるいは浮遊ゲートと基板との間のＦ−Ｎトンネル現象によりなされる。例えば、ドレインは浮遊電位のままで、ソースからゲートヘの大きな、正の電圧を形成することにより、浮遊ゲートはソースを介してディス・チャージされる。
【０００５】
浮遊ゲートをチャージしたり、ディス・チャージするために用いられる高い電圧は、フラッシュ・メモリ装置に重要な設計上の制限、特にセル寸法及びプロセス仕様のサイズの縮小に関する制限を生起する。
従来のフラッシュ・イーピーロムの構造及び作用に関する詳細は、関連する技術のバックグラウンドを開示する目的のために参考として取入れられている、以下の米国特許に見られる。
【０００６】
ベルゲモント（Bergemont）他によるＵＳＰ Ｎｏ．５，０１２，４４６;１９９１年４月３０日発行、マックヘルジー（Mukherjee）他によるＵＳＰ Ｎｏ．４，６９８，７８７;１９８７年１０月６日発行及びホラー（Holler）他によるＵＳＰ Ｎｏ．４，７８０，４２３;１９８８年１０月２５日発行。
【０００７】
フラッシュ・イーピーロム集積回路に関しての、更に進化した技術が、ベレザ（Belleza）欧州特許Ｎｏ．９０１０４００２. ２;１９９０年１１月１２日、ＩＥＥＥ発行：ＩＥＤＭ１９９０、９１〜９４頁のウー（Woo）他によるフラッシュ・アレイ・コンタクトレス・イーピーロム（ＦＡＣＥ）技術を用いた新規なメモリ・セル）に開示されている。また、ＶＬＳＩ技術に関する１９９１年のシンポジュウムの７３〜７４頁のウー（Woo）他による”高密度メモリ用のポリ・バッファード"FACE"技術”に開示されている。また、従来の”コンタクトレス”アレイ・イーピーロム構造が、カゼルーニアン（Kazerouian）他による１９９１年、ＩＥＥＥ発行：ＩＥＤＭの１１.５.１〜１１.５.４頁の”高密度用の０.８μＭプロセスで実行された代替金属仮想接地イーピーロム・アレイ”に開示されている。
【０００８】
ベルゲモント他による特許、ベレザ、ウー他及びカゼルーニアン他によるによる発表には、不揮発性コンタクトレス・アレイ・メモリに対する関心が増大していることが示されている。所謂コンタクトレス・アレイには、相互に埋込み拡散層により接続されたストレージ・セルのアレイが含まれており、また埋込み拡散層は、コンタクトを介して単に周期的に金属ビット線への接続で結合されている。例えば、マックヘルジー（Mukherjee）他による初期のフラッシュ・イーピーロム構造では、システムは各メモリ・セルに対して”ハーフ（half）”金属コンタクトを必要としている。
【０００９】
【発明が解決しようとする課題】
しかし、前述した技術は、金属コンタクトであるため、集積回路上に相当の面積を使用しており、これが高密度メモリ技術を作り出すための大きな障害となっている。更に、装置が小型になるに従って、アレイ中のストレージ・セルにアクセスするために用いられる、隣接するドレイン及びソース・ビット線のコンタクト・ピッチ上の金属よる面積の減少が制限される。
【００１０】
それ故、結果として高密度の不揮発性メモリ回路となり、またプログラム及び消去の高い電圧に関連した問題を解決するためのフラッシュ・イーピーロム・セル、その構造並びにそれを製造する方法を提供することが望まれている。
【００１１】
そこで本発明は、高密度のセグメンタブルなフラッシュ・イーピーロム・チップとなる、新規なコンタクトレス・フラッシュ・イーピーロム・セル及びアレイ構造におけるデータ・パターンをプログラムする方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
フラッシュ・イーピーロム・セルは独特のドレイン・ソース・ドレイン構造で、１つのソース拡散層が２つのトランジスタ・コラムに共有されている。また、本発明のフラッシュ・イーピーロム・セルに適した新しいメモリ回路構造が開示されている。
【００１３】
かくて、本発明の１態様では、フラッシュ・イーピーロム・トランジスタ・アレイが提供されている。延ばされた第１ドレイン拡散領域、延ばされたソース拡散領域及び延ばされた第２ドレイン拡散領域が、半導体基板に略平行して形成されている。フィールド酸化領域が、第１及び第２ドレイン拡散領域の反対側に形成されている。浮遊ゲート及び制御ゲート・ワード線がドレイン・ソース・ドレイン構造に直交して形成され、１つのソース領域を共有する２つのストレージ・コラムを構成するようになっている。共有ソース領域は、仮想接地ターミナルに接続されている。ドレイン拡散領域は、選択トランジスタを介して総括ビット線に接続されている。
【００１４】
本発明の１態様によるセル構造では、セルの２コラムに対するドレイン・ソース・ドレイン拡散領域にほぼ平行して延びる１つの金属総括ビット線を用いており、また複数のトランジスタ・コラムを仮想接地ターミナルに例えば埋込み拡散線である水平のコンダクタを介して接続する仮想接地線を用いている。こうして、各ドレイン・ソース・ドレイン構造でのフラッシュ・イーピーロム・セルの２つのコラムに対して、たった１つだけの金属コンタクト・ピッチが必要となる。
【００１５】
かくて、本発明の１態様によれば、半導体基板上のフラッシュ・イーピーロム集積回路モジュールが提供される。モジュールは、フラッシュ・イーピーロム・セルの少くともＭ行（row、ロウ）及び２Ｎコラムを有するメモリ・アレイを含んでいる。
【００１６】
それぞれが、フラッシュ・イーピーロム・セルのＭ行の１つのフラッシュ・イーピーロム・セルに接続されたＭ本のワード線とＮ本の総括ビット線が含まれている。データ入出力回路が、Ｎ本の総括ビット線に接続され、メモリ・アレイのデータの読み出し、書き込みができるようになっている。選択回路が、フラッシュ・イーピーロム・セルの２ＮコラムとＮ本の総括ビット線に接続されて、２Ｎコラムの２コラムをＮ本の総括ビット線のそれぞれに選択的に接続できるようになっている。
【００１７】
従って、データ入出力回路によるフラッシュ・イーピーロム・セルヘの２Ｎコラムヘのアクセスが、Ｎ本の総括ビット線を介してなされるようになっている。また、構造は、セルの２コラム以上中の１本の金属ビット線を共有するように延ばすこともできる。アレイは、他の態様では、上述のドレイン・ソース・ドレイン構造の複数のセグメントを含んでいる。この例では、選択回路はセグメント選択回路を含んでおり、セグメント中のドレイン拡散領域による２本のローカル・ビット線に接続されている。
【００１８】
セグメント選択回路は、所定のセグメント内で、セルの第１及び第２コラムを、Ｎ本のビット線の１つに選択的に接続できるようになっている。かくて、ドレイン拡散領域がローカル・ビット線を有している場合には、選択回路は、構造の第１ドレイン拡散領域中に第１ターミナルを有する第１トランジスタ及びＮ本の総括ビット線の１つへのコンタクトに接続される第２ターミナルを含んでいる。
【００１９】
第２トランジスタは、構造の第２ドレイン拡散領域に接続される第１ターミナルを有している。第１及び第２トランジスタは、ワード線に平行する左及び右選択線により、独立して制御されるようになっている。アレイは、必要なワード線ドライバを減らすことにより、更にコンパクトになる。この態様では、各ワード線ドライバは、平行する複数の、例えば８つの、ワード線をドライブする。所定のワード線ドライバによりドライブされる各ワード線は、アレイを構成するセグメントの各コラムの異なったセグメント内にある。
【００２０】
かくて、選択されたワード線は、セグメント選択回路並びにワード線デコーディング回路によりデコードされる。これでは、８本のワード線に対してたった１つのワード線ドライバを必要とする構成により、アレイのレイアウトを大いにコンパクトにする。
【００２１】
本発明の他の態様では、半導体基板は、第１導電タイプ、基板中の第２導電タイプの第１ウエル及び第１ウエル中の第１導電タイプの第２ウエルを有している。フラッシュ・イーピーロム・セルは、第２ウエル中に形成され、セルの浮遊ゲートにチャージする操作中に、ソース及びドレインの少くとも１つに、負の電位を印加できるようになっている。こうして、チャージさせるべきセルにＦ−Ｎトンネル現象を生じさせるためにゲートに加えらるべき高い正の電圧の大きさを本質的に低下させる。
【００２２】
また、本発明によれば、アレイは、ディス・チャージさせるべきセルのゲートに負の電位を用いる。こうして、ディス・チャージさるべきセルにＦ−Ｎトンネル現象を生じさせるためにドレインに加えらるべき電圧の大きさを本質的に低下させる。用いられる電圧の大きさを下げることは、集積回路の、プログラム及び消去の電圧を処理をするコンポーネントに対する仕様を本質的に緩和し、装置の製造を経済的に且つ容易にする。同時に、プログラム・モード中でのホット・ホール（hothole）を減少させることにより、メモリの耐久性を向上させる。
【００２３】
本発明の他の態様では、アレイは、”消去”条件がチャージされた浮遊ゲートに対応するように形成されており、従ってアドレスされると消去されたセルは非導通状態となり、またセルをディス・チャージすることによる”プログラム”条件では、アドレスされるとプログラムされたセルは導通状態となる。これにより、消去操作は、プレ・プログラムなしで生ずることになる。
【００２４】
本発明の他の態様では、アレイはフラッシュ・イーピーロム・セルの冗長行を含んでいる。冗長行は、主アレイ中のアドレスされた行を、１つのワード線又は１つのドライバに接続されたワード線のセットに置き換える。プログラム状態に対応したディス・チャージ条件、また、前述のプログラミングム及び消去に対する負の電圧の使用により、行冗長が可能となる。
【００２５】
従来技術では、フラッシュ・イーピーロム・セルは、主アレイ中の不良行によるディスターバンスにより、行冗長を用いることはできなかった。特に、不良行を、主アレイでのプログラム及び／又は消去電圧から分離することができなかったので、不良行中のセルはオーバ・イレィズ（over-erase）状態へと進展し、アレイヘの漏れ電流として寄与し、時によりコラムを不良とする。
【００２６】
かくして、本発明によるフラッシュ・イーピーロム集積回路モジュールは、２つのウエル・プロセスを用いて製造できる。その中で、半導体基板は、半導体基板中に第１導電タイプ、基板中の第２導電タイプの第１ウエル及び第１ウエル中の第１導電タイプの第２ウェルを有している。
【００２７】
アレイがフラッシュ・イーピーロム・セルの２Ｎコラム及びＭ行を含む時は、フラッシュ・イーピーロム・セルのアレイは第２ウエル中に形成される。フラッシュ・イーピーロム・セルの２Ｎコラムは、フラッシュ・イーピーロム・セルのＮ対を構成し、各コラム対は複数のセグメントを含んでいる。複数のセグメント中の各セグメントは、第２ウエル中の第１方向に延びる第１ドレイン拡散領域、第２ウエル中の第１方向に延び、第１ドレイン拡散領域から分離したソース拡散領域及び第２ウエル中の第１方向に延び、ソース拡散領域から分離した第２ドレイン拡散領域を有している。
【００２８】
こうして、所定のセグメント中にフラッシュ・イーピーロム・セルの２つのコラムを備えたドレイン・ソース・ドレイン構造を形成する。第１絶縁層が、基板上、ドレイン・ソース・ドレイン構造の間に形成された第１及び第２チャネル領域の上並びにソース及びドレイン拡散領域の上におかれている。浮遊ゲート電極は、セグメント中のセルの２つのコラムに対する第１絶縁層の上に設けられる。第２絶縁層が、浮遊ゲート電極の上におかれる。
【００２９】
かくて、各セグメントは、コラム対の内の第１のコラム中にフラッシュ・イーピーロム・セルの第１のセット及びコラム対の内の第２のコラム中にフラッシュ・イーピーロム・セルの第２のセットを含むことになる。フラッシュ・イーピーロム・セルのＭ行の１つのフラッシュ・イーピーロム・セルのそれぞれに接続されたＭ本のワード線が含まれている。Ｍ本のワード線のサブ・セットのメンバは、それぞれ所定のセグメント中の第１セット中のフラッシュ・イーピーロム・セルに接続されている。
【００３０】
かくして、各ワード線は、所定のセグメント中で、各コラム対中の２つのセルと交差する。アレイはＮ本の総括ビット線を含んでいる。フラッシュ・イーピーロム・セルの２Ｎコラム中の（プログラム及び／又は消去シーケンスを用いた）データの読み出し、書き込みのために、データ入出力回路がＮ本の総括ビット線に接続されている。
【００３１】
選択回路が、複数のセグメントのそれぞれ中の第１及び第２ドレイン拡散領域に接続され、フラッシュ・イーピーロム・セルの２ＮコラムをＮ本の総括ビット線に接続するようになっている。選択回路が２Ｎコラムの２つのコラムを、Ｎ本の総括ビット線のそれぞれに選択的に接続するようになっている。
【００３２】
従って、データ入出力回路による、フラッシュ・イーピーロム・セルの２ＮコラムヘのアクセスはＮ本の総括ビット線を介してなされる。プログラム及び消去回路は、選択されたフラッシュ・イーピーロム・セルの浮遊ゲートにチャージする操作中、総括ビット線に負の電位を印加し、また、選択されたフラッシュ・イーピーロム・セルの浮遊ゲートにディス・チャージする操作中、ワード線に負の電位を印加する。これにより、他のターミナルに必要な正の電位の大きさは小さくなる。
【００３３】
かくて、高密度が得られる仮想接地構造を備えた独特なアレイ構造が得られる。メモリ・アレイの基本ユニットは、ドレイン・ソース・ドレイン構造でのセルの２コラム・セグメントを含んでいる。結果としてのアレイ構造は、隣接する非選択ビット線に対して、プログラム及び消去のデイスターバンス問題を少くする。また、ソース・ドレイン・ソース・ドレイン・アレイとして構成されるアレイ構造に比べ、Ｙデコーダ設計の複雑さを減少する。
【００３４】
アレイ・レイアウトで、２つのセルは、１つのメタル・ピッチを共有する。これは、メタル・ピッチ設計ルールを更に緩和する。所定の金属線に接続されたセルの２つのコラムに対するデコーディングは、各ドレイン・ソース・ドレイン・セグメントに接続された左及び右選択トランジスタによりなされる。
【００３５】
独特な左及び右選択トランジスタは、読み出し速度を改善し、関連するプログラム・ディテスターバンスを軽減するために、それぞれ６４に達するワード線の行のセットに接続される。
【００３６】
アレイは、ページ・プログラム操作中に負のワード線電圧を用い、プログラムされるセルに対する導通状態が得られるように設計されている。また、セルに対する非導通状態を確立するように設計された、消去操作中、負のドレイン、ソース及び基板電圧が適用される。また、これにより、デイスターバンス問題及び操作中に適用さるべき必要な正の電圧の大きさを減少する。最後に、アレイは、従来技術の設計では利用できなかった、冗長行及び冗長コラム置き換え構造を可能にする。
【００３７】
本発明の他の様相及び利点は、図面、以下の詳細説明及びクレイムを検討することにより、明らかになる。
【００３８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００３９】
本発明の好ましい実施例の詳細説明が図面を参照してなされており、図１には、本発明のフラッシュ・イーピーロム集積回路モジュールの概要が示されている。図１の集積回路モジュールには、主アレイ中の故障セルに置換される、周知の複数の冗長メモリ・セル１０１が接続された、フラッシュ・イーピーロム・アレイ１００が含まれている。メモリ・アレイ中のセルの状態を差動的に検出するために、複数の参照セル１０２がセンス・アンプ１０７と共に用いられている。
【００４０】
メモリ・アレイ１００に、メモリ・アレイ中の横方向デコーディングのために、ワード線及びブロック選択デコーダ１０４が接続されている。また、メモリ・アレイ１００に、アレイ中の縦方向デコーディングのために、コラム・デコーダ及び仮想接地回路１０５が接続されている。
【００４１】
コラム・デコーダ及び仮想接地回路１０５に、プログラム・データ入力構造１０３が接続されている。そして、センス・アンプ１０７及びプログラム・データ入力構造１０３は、メモリ・アレイに接続されたデータ入出力回路を備えている。フラッシュ・イーピーロム集積回路は典型的には、読み出しモード、プログラム・モード及び消去モードで使用される。そして、モード制御回路１０６がアレイ１００に接続されている。
【００４２】
最後に、この発明の１実施例では、プログラム及び消去モード中は、メモリ・セルのゲート又はソース並びにドレインに負の電圧が印加される。そして、アレイに各種の参照電圧を供給するために、負の電圧発生器１０８及び正の電圧発生器１０９が使用される。負の電圧発生器１０８及び正の電圧発生器１０９は供給電力圧Ｖにより駆動される。
【００４３】
図２は、大きな集積回路中の２つのセグメントを示す。セグメントは破線５０に沿って分けられ、破線５０から上のセグメント５１Ａと破線５０から下のセグメント５１Ｂを含んでいる。セグメント５１Ａの第１のコラムの対５２は、セグメント５１Ｂの第２のコラムの対５３と、総括的なビット線の対（即ち、ビット線７０、７１）に沿って、鏡対称に配置されている。ビット線の対を進んで行くと、メモリ・セグメントは、仮想接地導体５４Ａ、５４Ｂ（埋込み拡散層）および金属と拡散層とのコンタクト５５、５６、５７、５８を共有するように繰り返えされる。
【００４４】
仮想接地導体５４Ａ、５４Ｂはアレイを横切って、金属と拡散層とのコンタクト６０Ａ、６０Ｂを介して、縦の仮想接地金属線５９に達する迄、横に延びている。セグメントは、隣接するセグメントが仮想接地金属線５９を共有するように、仮想接地金属線５９の反対側に繰り返される。
【００４５】
そして、図２のセグメント配置は、総括的なビット線に対する２つのトランジスタ・セルのコラム毎に２つの金属コンタクト・ピッチを必要とると共に、仮想接地金属線５９に対してセグメント毎に１つの金属コンタクト・ピッチを必要とする。与えられたビット線の対に沿う、各コラムの対（例えば、５２、５３）が、イーピーロム・セルのセットを構成する。そして、セル７５-１、７５-２、７５-Ｎが、コラムの対７７の第１のコラムのイーピーロム・セルのセットを構成する。セル７６-１、７６-２、７６-Ｎが、コラムの対７７の第２のコラムの第２のフラッシュ・イーピーロム・セルのセットを構成する。
【００４６】
第１のセルのセット及び第２のセルのセットは、共通の埋込み拡散ソース線７８を共有する。セル７５-１、７５-２、７５-Ｎは、埋込み拡散ドレイン線７９に接続される。セル７６-１、７６-２、７６-Ｎは、埋込み拡散ドレイン線８０に接続される。
【００４７】
選択回路は、頂部の選択トランジスタ８１および頂部の選択トランジスタ８２とから構成され、これらの選択トランジスタは、それぞれドレイン拡散線７９、８０に接続され、これらドレイン拡散線７９、８０は、それぞれ総括的な金属ビット線８３、８４に接続されている。
【００４８】
そして、トランジスタ８１は、ドレイン拡散線７９に接続されたソースおよび金属コンタクト５７に接続されたドレインを有している。トランジスタ８２は、ドレイン拡散線８０に接続されたソースおよび金属コンタクト５８に接続されたドレインを有している。トランジスタ８１および８２のゲートは、フラッシュ・イーピーロム・セルの各コラムを総括的な金属ビット線８３、８４に接続するように、信号ＴＢＳＥＬＡにより制御される。ソース拡散線７８は選択トランジスタ８５のドレインに接続されている。選択トランジスタ８５のソースは仮想接地拡散線５４Ａに接続されている。トランジスタ８５Ａのゲートは信号ＢＢＳＥＬＡにより制御される。
【００４９】
更に、図２に示す２つ又はそれ以上のセグメントのセクタは、ワード線信号を共有するように、追加のデコーディングが頂部及び底部のブロック選択信号ＴＢＳＥＬＡ、ＴＢＳＥＬＢ、ＢＢＳＥＬＡ及びＢＢＳＥＬＢにより与えられる。１つの例では、８っのセグメントがワード線ドライバを共有し、セクタは下に８っのセグメントを有している。
【００５０】
図に見られるように、本発明による構成では、セクタに区分されたフラッシュ、・イーピーロム・アレイを有している。これにより、読み出し、プログラム又は消去サイクル中の選択されていないセグメントのトランジスタのソース及びドレインは、ビット線及び仮想接地線上の電流及び電圧から分離されることになるので、好都合である。
【００５１】
そして、読み出し操作中、選択されないセグメントからの漏れ電流は、ビット線上の電流に何等関与しないので、センシングが改善される。また、プログラム及び消去操作中、仮想接地線上の電圧及びビット線は、選択されていないセグメントから分離される。これにより、あるセクタ内のセグメントがワード線ドライバを共有している場合、セグメント単位又は好ましくはセクタ単位のセクタ消去操作が可能となる。
【００５２】
底部ブロック選択トランジスタ（例えば、トランジスタ６５Ａ、６５Ｂ）は、図３に示すように、ある場合には不必要かも知れない。また、これらブロック選択トランジスタは、隣接するセグメントと底部ブロック選択信号とを共有するようにしても良い。また、底部ブロック選択トランジスタ（例えば、トランジスタ６５Ａ、６５Ｂ）は、仮想接地ターミナル６０Ａ、６０Ｂに隣接した１つの分離用トランジスタによって置き換えても良い。
【００５３】
図３に、本発明によるフラッシュ・イーピーロム・アレイの他の構成が示されている。この例では、２つのフラッシュ・イーピーロム・セルのコラムが、１つの金属ビット線に共通接続されている。図３には、アレイの４つのコラム対が示されている。ここで、コラムの各対には、ドレイン・ソース・ドレイン構成のフラッシュ・イーピーロム・セルが含まれている。
【００５４】
そして、第１のコラム対１２０には、第１のドレイン拡散線１２１、ソース拡散線１２２及び第２のドレイン拡散線１２３が含まれている。ワード線ＷＬ０からＷＬ６３までの各ワード線は、第１のコラム対のセル及び第２のコラム対のセルの浮遊ゲートの上に重ねられている。図に示すように、第１のコラム対１２０には、セル１２４、１２５、１２６、及び１２７を含む１つのコラムが含まれている。ＷＬ２からＷＬ６１までのワード線に接続されるセルは図示されていない。コラム対１２０の第２のコラムには、セル１２８、１２９、１３０及び１３１が含まれている。アレイの同じコラムに沿って、第２のコラム対１３５が示されている。これは、コラム対１２０と同様な構成になっているが、鏡対称に配置されている。
【００５５】
そして、コラム対の第１のコラムのトランジスタ、例えばセル１２５はドレイン拡散線１２１中のドレイン及びソース拡散線１２２中のソースを含んでいる。浮遊ゲートが、第１のドレイン拡散線１２１とソース拡散線１２２との間のチャネル領域の上にある。
【００５６】
ワード線ＷＬ１がセル１２５の浮遊ゲートの上にあり、フラッシュ・イーピーロム・セルが構成されている。コラム対１２０及びコラム対１３５は、アレイの仮想接地拡散１３６を共有している。そして、コラム対１２０のソース拡散線１２２は接地拡散１３６に接続されている。同様に、コラム対１３５のソース拡散線１３７も接地拡散１３６に接続されている。
【００５７】
上述のように、セルのそれぞれのコラム対１２０は、１つの金属線を共有している。そして、ブロックの右側選択トランジスタ１３８及びブロックの左側選択ト１ランジスタ１３９が含まれている。トランジスタ１３９には、ドレイン拡散線１２１中のソース、金属コンタクト１４０に接続されたドレイン及び線１４１上の制御信号ＢＬＴＲ１に接続されたゲートが含まれている。
【００５８】
同様に、右側のトランジスタ１３８には、ドレイン拡散線１２３中のソース、金属コンタクト１４０に接続されたドレイン及び線１４２上の制御信号ＢＬＴＲ０に接続されたゲートが含まれている。そして、トランジスタ１３８及び１３９を含む選択回路は、第１ドレイン拡散線１２１及び第２ドレイン拡散線１２３を、金属コンタクト１４０を介して金属線１４３（ＭＴＢＬ０）に選択的に接続するようになっている。また、コラム対１３５には、同様にして、金属コンタクト１４６に接続される左側選択トランジスタ１４４及び右側選択トランジスタ１４５が含まれている。
【００５９】
コンタクト１４６は、コラム対１２０に接続されたコンタクト１４０と同様に、同じ金属線１４３に接続されている。金属線には、追加の選択回路と共に、セルの２コラム以上を接続することができる。
【００６０】
図２及び図３に示す構造は、セルの２コラムを形成するドレイン・ソース・ドレイン・ユニットに基づくものであり、このユニットは、隣接するセルのコラムからのリーク電流を防止するために、隣接するドレイン・ソース・ドレイン・ユニットからは分離されている。この構造は、センシング回路でのリーク電流に対する適切な余裕をもって、あるいは非選択セルからのリーク電流を制限する他の手段と共に、２コラム以上のユニットに拡張することができる。
【００６１】
コラム対は、ワード線Ｍ本、コラム数２Ｎからなるフラッシュ・イーピーロム・セルのアレイを得るように、横及び縦に並べられる。このアレイでは、上述のように、選択回路を介して、それぞれが、フラッシュ・イーピーロム・セルのコラム対に接続される、Ｎ本の金属ビット線だけが必要になる。図には、２本の金属ビット線１４３及び１５２（ＭＴＢＬ０、ＭＴＢＬ１）に接続された、４つのコラム対１２０、１３５、１５０及び１５１だけが示されているが、アレイは大きなフラッシュ・イーピーロム・メモリ・アレイを形成するために、横及び縦方向に繰り返しても良い。
【００６２】
そして、ワード線を共有するコラム対１２０及び１５０は、アレイのセグメントを得るように横方向に繰り返される。セグメントは縦方向に繰り返される。共通のワード線に接続された、それぞれの}ワード線を有するセグメントのグループ（例えば、８つのセグメント）は、アレイのセクタとみなされる。
【００６３】
アレイのレイアウトは、仮想接地構造、メタル・ピッチを緩和できるレイアウト、更には異なったセグメントで複数の行のワード線ドライバを共有できる等のため、コンパクトになる。そして、ワード線ＢＬ６３'は、ワード線ＷＬ６３と、ワード線ドライバとを共有できる。好ましいシステムでは、８本のワード線が、１つのワード線ドライバを共有する。そして、セルの８行の各セットに対してただ１つのワード線ドライバだけが必要になる。左及び右の選択トランジスタ（セグメント１２０に対して１３９、１３８）による追加のデコーディングが、共通ワード線構造を可能にする。
【００６４】
ワード線を共有する構成は、セクターの消去操作中、８列が全て同じワード線電圧を受け、消去されることを望まないセルにワードライン・ディスターバンスを生じさせるという不都合を有する。若し、アレイについて、これが問題であるならば、このディスターバンス問題は、全てのセクタ消去の与えられた操作が、共有のワード線ドライバに接続されたセルの全ての行を含むセグメントをデコードすることを確実にすることにより除かれる。８本のワード線が１つのドライバを共有する場合には、ミニマム・セクタ消去として８セグメントを用いることが望ましい。
【００６５】
図４は、本発明のある特徴を説明するためのフラッシュ・イーピーロム・アレイの概略ブロック図である。そして、図４に示されるフラッシュ・イーピーロム・メモリ・モジュールには、セクタ１７０-１、１７０-２、１７０-３、１７０-Ｎを含む主フラッシュ・イーピーロム・アレイが含まれており、各セクタには８っのセグメント（例えば、ＳＥＧ０−ＳＥＧ７）が含まれている。
【００６６】
各セクター中の８つのセグメントの共通のワード線をドライブするために、複数の共通ワード線ドライバのセット１７１-１、１７１-２、１７１-３、１７１-Ｎが使用されている。共通ワード線ドライバ１７１-１について説明されているように、セクター１７０-１に対して６４の共通ドライバがある。６４のドライバのそれぞれは、ライン１７２上に出力を供給する。これら出力のそれぞれは、図に概略が示されているように、８セットの６４ラインに区分されているセクタ１７０-１の各セグメント中の８つのワード線をドライブするのに使用される。
【００６７】
また、アレイには、複数のブロック選択ドライバ１７３-１、１７３-２、１７３-３、１７３-Ｎが接続されている。ブロック選択ドライバのそれぞれは、各セグメントに対し右及び左のブロック選択信号をドライブする。セグメントは、図３に示すように、完成される。ここでは、ブロック選択信号対ＢＬＴＲ１及びＢＬＴＲ０が各６４ワード線のセットに供給される。
【００６８】
更に、フラッシュ・イーピーロム・アレイには、Ｎ本の総括的なビット線がある。Ｎ本のビット線は、回路中のデータ及びセンス・アンプ１９１について、アレイ中のフラッシュ・イーピーロム・セルの２Ｎのコラムにアクセスするために使用される。Ｎ本のビット線１７４は、コラム選択デコーダ１７５に接続されている。同様に、ブロック選択ドライバ１７３-１乃至１７３-Nは、ブロック・デコーダ１７６に接続されている。
【００６９】
ワード線ドライバ１７１-１乃至１７１-Ｎは、ロウ・デコーダ１７７に接続されている。コラム選択デコーダ１７５、ブロック・デコーダ１７６及びロウ・デコーダ１７７は、アドレス・イン・ライン１７８上のアドレス信号を受ける。コラム選択デコーダ１７５に接続されて、ページ・プログラム・バッファ１９０がある。ページ・プログラム・バッファ１９０には、Ｎ個のラッチが含まれている。各ビット線に１つのラッチがある。
【００７０】
そして、１ページのデータは、ページ０及びページ１の２ページの幅の各セル列を有する、Ｎビット幅と考えられる。ある列中のページは、上述の左及び右デコーディングを用いて、選択される。選択電圧電源１７９が、図に概念的に示されるように、フラッシュ・イーピーロム・アレイの読み出し、プログラム及び消去モードに対して、ワード線ドライバ１７１-１乃至１７１-Ｎ及びビット線を介して、参照電圧を供給するのに使用される。
【００７１】
アレイの仮想接地線は、アレイに接続された、仮想接地ドライバ１８１に接続されている。また、ｐウエル及びｎウエルの参照、電圧源１９９が、アレイのそれぞれのウエルに接続されている。そして、図４に示されるように、例えばワード線ドライバ１７１-１である、６４ワード線ドライバが、アレイ中の５１２（６４×８）列と共に使用される。ブロック選択ドライバ（例えば、１７３-１）による追加のデコーディングを、共通ワード線のレイアウトに使用してもよい。
【００７２】
本発明のフラッシュ・イーピーロム・アレイの構成は、図４に概略的に示されるように、冗長列を備えてもよい。そして、Ｎ本のビット線は、主アレイから線１８２を経て、セクター１８３-１及び１８３-２を含む冗長アレイにまでに延びている。冗長アレイは、冗長ワード線ドライバ１８４-１及び１８４-２によりドライブされる。
【００７３】
同様に、冗長ブロック選択ドライバ１８５-１及び１８５-２が冗長アレイに接続されている。若し、テスト中に、ある行のセルの不良が見出だされたら、ワード線ドライバを共有する、その行及び他の７つの行は、冗長アレイの１８３-１及び１８３-２中の対応する行に置き換えられる。そして、このシステムには、アドレス・データを受ける冗長デコーダ１８６を備えたコンテント・アドレサブル・メモリ（ＣＡＭ）セル１９８を含んでもよい。公知のように、テスト中、主アレイ中の不良行は特定され、また、このような行のアドレスはＣＡＭセル１９８中に記憶される。
【００７４】
線１７８上のアドレス・インのアドレスが、ＣＡＭセル１９８中に記憶されたアドレスと一致すると、線１７８上に一致信号が発生する。一致信号は、主アレイ中の共有ワード線ドライバ１７１-１から１７１-Ｎを動かなくする。冗長デコーダ１８６は、冗長ワード線ドライバ１８４-１及び１８４-２をドライブし、また冗長ブロック選択ドライバ１８５-１及び１８５-２をドライブして、適切な置換え行を選択する。フラッシュ・イーピーロム・アレイの生産性を上げるために、長冗列デコーディングは、公知のように、冗長コラムデコーディングと接続してもよい。
【００７５】
コラム選択デコーダ１７５は、Ｎ本のビット線のそれぞれに対する少なくとも１つのラッチを含む、ペイジ・プログラム・ラッチ１９０に接続される。また、コラム選択デコーダ１７５はデータ入力回路及びセンス・アンプ１９１に接続されている。そして、これら回路はフラッシュ・イーピーロム・アレイと使用するために、データの入出力回路を備えている。冗長ロウ・デコーディングは、また隣接するワード線間のショートを直すことができるようになっている。
【００７６】
特に、２つのワード線がショートしたときは、２つのワード線は冗長アレイ中の対応する２つのワード線に置換されなければならない。上述の実施例では、８本のワード線が共通のワード線ドライバに接続されており、８本のワード線の２セットが、主アレイ中の対応する８本のワード線の２セットを置換するために用いられている。こうして、主アレイ中のショートした２つのワード線が、冗長行に置換される。
【００７７】
好ましい実施例でのセルは、浮遊ゲートにチャージする（電子が浮遊ゲートに入る）ことで、消去セルをセンスすることをセクタ消去操作用とする構成にされている。このとき、セルは導通することなく、センス・アンプの出力は高くなる。また、浮遊ゲートをディスチャージする（電子が浮遊ゲートから出る）ことをページ・プログラムとし、センシングに際し、プログラムされたセルが導通するように構成されている。
【００７８】
プログラム操作における動作電圧は、低いしきい値に、プログラムされるセルのドレインにに対して正の５Ｖ、ゲートに対して負の１０Ｖ、またソース端子に対しては０Ｖ又はフローティングである。
【００７９】
図８（ｃ）及び１１（ｃ）に示される基板即ちｐウエル２００は接地される。こうして、Ｆ−Ｎトンネル機構で浮遊ゲートをディスチャージする。消去動作は、ドレインに負の６Ｖ、ゲートに正の１２Ｖまたソースに負の６Ｖを印加して行われる。ｐウエル２００は負の６Ｖにバイアスされる。こうして、Ｆ−Ｎトンネル機構で浮遊ゲートにチャージする。
【００８０】
読出し電位は、ドレインで１.２Ｖ、ゲートで５Ｖ、またソースで０Ｖである。そして、ワード線デコードを使用し、消去すべきセルを選択することにより、セクタ消去が可能となる。セグメント内の選択されないセルに対する消去ディスターバンス条件は、ドレインで負の６Ｖ、ゲートで０Ｖ、ソースで負の６Ｖとなる。これらのポテンシャルは抵抗するに十分な、セルの許容値の範囲内にあり、セル内のチャージに対し無視できないディスターバンスを生ずることはない。
【００８１】
同じセグメント内の、同じビット線を共有するセルに対するプログラムディスターバンス条件は、同様に、ドレインで５Ｖ、ゲートで０Ｖまたソースで０Ｖ即ち浮遊状態である。この条件下で、ゲートからドレインヘのドライブがなく、またセルに無視できないディスターバンスを生ずることもない。同じワード線を共有しているが、同じビット線を共有していないセル又はハイ（high）条件の状態に止まっているアドレスされたセルに対しては、ディスターバンス条件は、ドレインで０Ｖ、ゲートで負の１０Ｖまたソースで０Ｖ即ち浮遊状態である。また、この状態は、選択されてないセル内のチャージに対しては無視できない悪化を生ずることもない。
【００８２】
２ウエル技術は、クリィティカルである。それ故、負の電圧がドレイン及びソース拡散領域に印加される。ソース及びドレインに、負の電圧が印加されておらず、セルに対するゲート・ポテンシャルは、５０％カップリング比の場合、浮遊ゲート／ドレイン接合部間で９Ｖを必要とするなら、全体で約１８Ｖが必要である。
【００８３】
これらの極めて高い電圧は、集積回路においては、特別に設計された回路及び特別なプロセス技術が必要となる。同様に、ゲートでの負の電圧は、プログラム操作に際して、ドレインでの低い正の電位を可能にする。図５は、図４に示すフラッシュ・イー・ピー・ロム回路のプログラム・フローチャートである。プロセスは、その中にデータがプログラムされているセクタ（例えば１７０-１）の消去から始まる（ブロック６００）。セクタ消去後、消去の確認操作がなされる（ブロック６０１）。
【００８４】
次に、ページ番号、０又は１及びセグメント番号１-８が、インプット・アドレスに対応して、ホスト・プロセッサーによりセットされる（ブロック６０２）。ページ番号及びセグメント番号のセット後、ページのデータと共にページ・バッファーがロードされる（ブロック６０３）。このページ・バッファーは、個別のプログラム操作に応じて、データの全Ｎビット、またはシングル・バイトのデータと共にロードされる。
【００８５】
次に、ユーザーが予め消去を行っていなかった場合には、どのセルがプログラムを必要とするかを決めるために、ベリファイ操作がなされる（ブロック６０４）。ページ・バッファーをロード後、プログラムされるセグメントにプログラム電位が適用される（ブロック６０５）。プログラム操作後、ベリファイされるべきページでベリファイ操作がなされる。
【００８６】
このベリファイ操作において、プログラムに成功したされたセルに対応したページ・バッファー中のビットは、オフになる（ブロック６０６）。次に、アルゴリズムが、ページ・バッファー中の全ページ・ビットを消すべきか否かを、決める（ブロック６０７）。若し、全てをオフすべきでない場合には、ついでアルゴリズムが、最大数回のリトライ（ＲＥＴＲＹ）がなされたか否かを、決める（ブロック６１０）。そして、若し、そうでなかった場合には、残されたビットがプログラムされるように、再びページ・プログラムするために、ブロック６０５に戻る。パスしたビットは再プログラムされない。何故なら、ページ・バッファー中の対応ビットは、ベリファイ操作中０にリセットされている。若し、ブロック６１０で、最大数のリトライがなされていると、アルゴリズムが中途終了し、不成功操作の信号が出される。
【００８７】
若し、ブロック６０７で、全てのページのビットがオフになっていると、アルゴリズムが、セクタが完了しているか決める。即ち、セクターの両ページが書込まれ、また両者が完了しているか（ブロック６０８）を決める。これが、ＣＰＵで決められたパラメータである。
【００８８】
若し、セクタが完了していないと、アルゴリズムがブロック６０２に戻り、ページ番号またはセグメント番号の適当なものが更新される。若し、セクターが、ブロック６０８で完了されると、アルゴリズムが終了する（ブロック６０９）。図５に示すブロック６０５に関して述べたように、プログラム確認回路にはビット・バイ・ビット・ベースにリセットすること、消去確認を経たページ・バッファー中のデータが含まれている。かくして、例えば図６に示す簡単な構成が、フラッシュ・イーピー・ロムに含まれる。アレイのセンス・アンプ６５０が比較回路６５１に接続されている。
【００８９】
比較回路へのインプットはページ・バッファー・ラッチ６５２である。こうして、センス・アンプからのデータのバイトが、ページ・バッファーからの対応するバイトと比較される。バイトに対するパス／フエィル（pass／fail）信号が、ページ・バッファー６５２のビット・リセットにフィード・バックされる。かくして、パスしたビットが、ページ・バッファーにリセットされる。ページ・バッファー中の全てのビットがリセットされるか、またはプログラム操作のリトライの回数が完了すると、プログラム操作が完了する。
【００９０】
図７〜図９は、本発明のフラッシュ・イーピーロム・アレイの一実施例の製造工程の説明図である。図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｃ）は、統一されたスケールでは書かれていない。図９は、最終構造の概略スケールでの透視図である。図１０〜図１２は、フラッシュ・イーピーロム・セルの製造工程の他の例であり、図７（ａ）〜（ｄ）で説明したのと同じ、初期工程を含んでいる。図９及び図１２は、最終構造の概略スケールで書かれている。図１３及び１４〜２０は、図７〜図９及び図３に関して記載された実施例に対する、ワード線が３本、コラムが６つのテスト・アレイのレイアウトを示すのに用いられる。図７〜図９に示す工程を最初に説明する。
【００９１】
まず、セルは、０.６ミクロンＣＭＯＳ、３ウエル（アレイ中の２ウエル、周辺回路の第３ウエル）、３ポリ及び２メタル技術で構成されている。セル製造の最初の工程が図７〜図９に示されている。
【００９２】
図７（ａ）はプロセスの第１ステップを示している。
まず、下方のｐタイプのシリコン基板２００（基板領域）上に、深さ約６ミクロンのｎタイプ・ウエル１９８が形成されている。次に、深さ約３ミクロンのｐタイプ・ウエル１９９が、ｎウエルの内側に形成されている。ディープｎウエル１９８は、ｎウエル領域がフォトレジスト・マスクにより画されている基板中にｎタイプ・ドーパントを注入することにより形成される。注入後、フォト・マスクが除去され、ディープ・ウエルを形成するｎタイプ・ドーパントの拡散・活性化のために、基板は、高温で、比較的長時間焼鈍される。
【００９３】
そして、ディープｎウエルの内側のｐウエルの形成も、同様にしてなされる。次の工程では、紙面に直交する方向に延びる、比較的厚いフィールド酸化領域２０１及び２０２を成長させるために、周知のＬＯＣＯＳフィールド酸化工程が用いられる。また、犠牲酸化層が成長され、その後、次の工程に対して、ｐウエル１９９の表面の準備のために、除去される。
【００９４】
図７（ｂ）に示すように、薄いトンネル酸化層２０３が約９０オングストロームの厚さで成長される。図７（ｃ）に示すように、第１ポリ層２０４が、トンネル酸化層２０３の上に約８００オングストロームの厚さで堆積される。それから、厚さ約２００オングストロームの薄い窒化層２０５が、ポリ層２０４の上に堆積される。図５Dに示すように、フォト・マスクエ程が、浮遊ゲート及びｎ+ソース並びにドレイン拡散領域を画するために、用いられる。こうして、第１ポリ層２０４の中に、浮遊ゲート領域を保護する、フォト・マスク層２０６、２０７が画される。第１ポリ層２０４及び窒化層２０５は、マスク層２０６及び２０７により保護されている部分を除き、ドレイン、ソース及びドレイン領域に露出するためにエッチング除去される。次に、ｎタイプ・ドーパントが、矢印２０８で示されるように、露出領域内で、ｐウエル１９９に注入される。それ故、これら領域は第１ポリ層２０４中の浮遊ゲート並びにフィールド分離領域２０１及び２０２にセルフ・アラインされる。
【００９５】
図８（ａ）に示すように、基板はドーパントを活性化すると共に、ドレイン拡散領域２１３及び２１４並びにソース拡散領域２１５を画するために焼鈍される。また、ドレイン酸化物２１６、２１７及びソース酸化物２１８が、約２０００オングストロームの厚さに成長され、同時に酸化物２２５及び２２６も形成され、浮遊ゲートポリ２０４の周辺をカバーする。
【００９６】
次の工程で、浮遊ゲートの上の窒化層２０５が除去され、そして第２のポリ層２１９（第２ポリ）が第１層の上に堆積される。第２層２１９は、約８００オングストロームの厚さで、第１ポリ層の上に堆積される。この層にはｎタイプ・ドーパントが注入される。
【００９７】
図８（ｂ）に示すように、第２ポリ・パターンを画するために、フォト・マスク処理が適用される。これは、また、第３ポリに堆積される制御ゲートから見て、有効な浮遊ゲート領域を画する。有効な浮遊ゲート面積は、第２ポリ層の堆積により増大される。その結果、カップリング比は十分大きく、好ましくは５０%、またはそれ以上になる。そして、続く高温焼鈍工程の間に、ｎタイプ・ドーパントが第２と第１ポリ層との間に均一に分布する。その結果、２つの層の間の接触抵抗は極めて低くなる。
【００９８】
図８（ｃ）に示すように、ＯＮＯ層２２０が第２ポリ層の上に成長される。ＯＮＯ層の厚さは約１８０オングストロームである。最後に、第３ポリ層（第３ポリ）２２１がＯＮＯ層の上に堆積される。そして、図９に示すように、タングステン・シリサイドの堆積後、メモリ・セルのワード線を画するエッチングがなされる。
【００９９】
図９は、第３ポリ層２２１上の、ワード線の導電率を改善するために用いられるタングステン・シリサイド層２３４を図示している。図９は、製品セル構造の概略スケールで示されている。図７〜図９の工程によれば、ドレイン拡散領域２１３はフィールド酸化物２０２と浮遊ゲート２３０の第１ポリ層との間の領域に形成され、その幅は約０.６μである。同様に、浮遊ゲート２３０の第１ポリ層部の幅も約０.６μである。浮遊ゲート領域２３０と２３２との間のソース拡散領域の幅は約１.０μである。ドレイン拡散領域２１４の幅は約０.６μである。幅が１.０μのソース拡散領域２１５は、第２ポリ層を画する際のアライメントの誤差を許容するために、僅かに広く形成されている。アライメントがより制御されている工程では、ソース拡散領域２１５の幅は小さくできる。
【０１００】
各エレメントの縦方向の寸法が、図９に概略のスケールで示されている。そして、浮遊ゲート電極２３０または２３２の第１ポリ層部の下のトンネル酸化層２０３の厚さは約９０オングストロームである。第１層堆積２３０の厚さは、約８００オングストロームである。ドレイン拡散領域２１３の上の酸化領域２１６、同様に、ソース拡散領域２１５及びドレイン拡散領域２１４の上の上の酸化物は、約２０００〜２５００オングストロームの厚さにまでに成長されるが、最終的に１０００〜１５００オングストロームの範囲に仕上げられる。浮遊ゲート２３０の第１ポリ部の側壁酸化物２２６の厚さは、６００オングストロームの範囲内にある。スケッチに見られるように、それはソースまたはドレイン拡散領域の上で熱酸化物２１６と１つになる。
【０１０１】
第２ポリ堆積２３１の厚さは約８００オングストロームである。ＯＮＯ層２２０の厚さは約１８０オングストロームである。第３ポリ層２２１の厚さは約２５００オングストロームである。タングステン・シリサイド層２３４の厚さは約２０００オングストロームである。最終製品でのフィールド酸化領域２０２の厚さは、６５００〜５０００オングストロームの範囲内である。
【０１０２】
図９は、図７〜８の工程の特徴を示している。図８（ｃ）に見られるように、第２ポリ堆積２３３は、ドレイン拡散領域２１４を部分的にしか覆っていない。図９では、浮遊ゲートの第２ポリ部を、ドレイン拡散領域を越え、フィールド酸化領域２０２に部分的に重なるまで延ばすために、他のマスクが用いられている。プロセスでの、この長さをフィールド酸化領域の上まで延ばす変更により、浮遊ゲートのカップリング比を、特定の設計の必要に適合するように、可変にすることができる。金属被覆及び保護膜（図示せず）が、図９の回路の上に堆積される。
【０１０３】
こうして、図９に見られるように、第１ポリ層２３０及び第２ポリ層２３１からなる、ドレイン・ソース・ドレイン構成のフラッシュ・イーピーロム・セグメントが得られる。第１ポリ層２３０はソース及びドレイン拡散領域のセルフ・アセインに用いられる。第２ポリ層２３１は、セルのカップリング比を上げるために、浮遊ゲート表面積を広げるのに用いられる。
【０１０４】
ドレイン・ソース・ドレイン構造では、浮遊ゲートはセルの左側では第１ポリ層２３０と第２ポリ層２３１とで構成され、右側では、ほぼ鏡対称に、第１ポリ層２３２と第２ポリ層２３３とで構成されている。こうして、ドレイン・ソース・ドレイン構造で、共通のソース拡散領域を本質的に縮めることなく、浮遊ゲートを、ドレイン拡散領域を越えて延ばすことができる。
【０１０５】
セル技術及びレイアウトは、多くの効果を奏する。トンネル酸化物は、ソース／ドレイン注入前に成長される。これにより、酸化膜の厚膜化及びドーパントの減少効果を最小にできる。メモリ・セルのソース及びドレインの注入は、ポリイ層のパターンに対してセルフ・アラインされる。こうして、セルのチャネル長さを、うまく制御できる。
【０１０６】
余裕のある金属設計ルールがフラッシュ・アレイ、特に図３に示した構造に使用できる。ソース・ブロック・トランジスタが、セル・レイアウトで、メモリ・セル・ソース拡散と一緒になる。このオーバラップ領域が、これら２つの拡散部の相互接続となる。フィールド酸化物が、ビット線対を近傍のビット線から分離するのに用いられる。ビット線対の内側では、構造は平らである。
【０１０７】
また、図７〜図９に示すセルにおいて、制御ゲートから見た有効なゲート連結面積は、第２ポリ層の面積により決められる。それ故、適当に高いゲート・カップリング比は、ただ第１ポリ層によってのみ得られる低いゲート・カップリング比を補うために、第２ポリ層を埋込み拡散、フィールド酸化領域の上に広げることによって達成される。更に、第２ポリ層の、拡散領域及び分離領域を越えての長さを延ばすことにより、異なった製品に適用させるために、異なったゲート・カップリング比を容易に得ることができる。
【０１０８】
他のセル構造が、図１０〜図１２に説明されている。この構造は、上記の図７（ａ）〜７（ｄ）に示すのと同じ製造工程で始まる。そして、図１０（ａ）に示すように、図７（ｄ）に示す構造から始めて、まずマスク２０６及び２０７を除き、次に領域上に窒化層２５０を堆積させる。窒化層は、図に示すように、浮遊ゲートポリ２０４の側面を覆う。
【０１０９】
次の工程で、図１０（ｂ）に示すように、浮遊ゲートポリイ２０４の上面及び側面以外の堆積窒化層２５０を除くために異方性エッチングが用いられる。エッチングはフィールド酸化領域２０１、２０２のエッジ上に僅かな窒化物を残す。しかし、これは工程上で重要な問題ではない。窒化物の異方性エッチング後、ウエハはドレイン拡散領域２１３及び２１４並びにソース拡散領域２１５を形成するために、焼鈍される。また、熱酸化物２１６、２１７及び２１８が、それぞれドレイン拡散領域及びソース拡散領域の上に成長される。窒化層２０５及び２５０は、浮遊ゲート・ポリ２０４に酸化物が形成されることを防止する。
【０１１０】
次の工程で、図１０（ｃ）に示すように、層２０５及び層２５０の残りの僅かな窒化物が除去され、第１ポリ浮遊ゲート部２０４が露出される。次の工程で、図１１（ａ）に示すように、第２ポリ２１９が堆積される。この第２ポリ層２１９は、厚さが１５００〜２０００オングストロームに達するまで堆積され、またｎタイプ・ドーパントが注入される。
【０１１１】
図１１（ｂ）に示すように、ポリ・スペーサ２４０及び２４１が、第２ポリ層のセルフ・アライン・プラズマ・エッチングを用いて、第１ポリ・パターンのエッジに沿って形成される。続く高温工程の間に、第２ポリ堆積中のｎタイプ・ドーパントが第１及び第２ポリ層の間に均一に分布して、良好な電気接触が得られる。
【０１１２】
図１１（ｃ）に示すように、ＯＮＯ層２２０が、第１ポリ層からなる浮遊ゲート２４２並びに２つのポリ・スペーサ２４０及び２４１上に堆積される。また、この工程では、フィールド酸化領域２０１に隣接してポリ・シリコン領域２４３が残される。しかし、この領域では電気接触は生ぜず、装置の動作に何等影響を及ぼさない。ＯＮＯ層２２０が堆積後、厚さ約２５００オングストロームの第３ポリ層２２１が堆積され、装置のワード線を形成する。
【０１１３】
図１２は、このプロセスの最後の工程の説明で、構造の導電率を向上させるために、第３ポリ・ワード線２２１の上に、厚さ約２０００オングストロームのタングステン・シリサイド２３４を堆積させる工程を示している。また、図１２は、構造の大体のスケールのスケッチである。そして、図に見られるように、ドレイン拡散領域２１３及び２１４が、フィールド酸化２０２と幅が約０.６ミクロンの浮遊ゲート２０４との間の領域に形成される。
【０１１４】
第１浮遊ゲートポリイ堆積２０４は厚さが約０.１５ミクロンである。また、ソース拡散領域２１５が、第１ポリ浮遊ゲートの間に形成され、この例では約０.６ミクロンである。この方法では、２つのポリ・スペーサ２４０及び２４１のセルフ・アライン性により、図９に比べて狭いソース拡散領域２１５が可能になる。図１２に示す構造のレイアウトでは、図９の第２ポリイ浮遊ゲートの延長形成のために、マスクのアライソメントに必要な、アライソメント誤差を設定する必要がない。
【０１１５】
これにより、図１２の構造では、マスク・アライソメント誤差を設定する必要がなく、プロセス寸法の縮小に対応できる。領域の縦方向の厚み寸法は、図９の場合と同様である。しかし、第１ポリ堆積２４２の厚さは約１５００〜１６００オングストロームである。スペーサ２４０及び２４１は、ソース及びドレイン拡散領域より、約２０００オングストローム延びている。図１２に示される構造を製作する他のプロセスでは、第２窒化層２５０は堆積）されない。しかし、図１０（ｂ）の焼鈍工程中、酸化物が第１ポリ堆積の側面に成長される。ポリの側面のこれら酸化物は、腐食除去される。
【０１１６】
従って、第１ポリと第２ポリとの接触は、続く工程でなされる。しかし、浮遊ゲートの第１ポリ部の側面上の酸化物のエッチングは、浮遊ゲートと基板との間の酸化物をエッチングする恐れがある。もし、この領域がエッチングされ過ぎると、第２ポリ堆積と基板との間で短絡が生ずるかもしれない。そこで、図１０〜１２に示す工程が、多くの適用に対して好ましい。浮遊ゲートの上述の構造で使用されるポリシリコンは、アモルファス・シリコンに置き換えても良い。
【０１１７】
本発明による集積回路のレイアウトを良く理解するために、図１３〜２０が使用される。これは、６コラム、３ワード線の大きさのテスト・アレイについてのものである。
【０１１８】
図１３は、構成図で、図１４〜２０を参照することにより良く理解されるであろう。図１３に見られるように、テスト・アレイは、５つのフィールド分離領域４００、４０１、４０２、４０３及び４０４を含んでいる。これら分離領域のレイアウトは図１４に明らかである。ここで、フィールド分離領域は、符号４００〜４０４で示されており、ハッチした領域４０５は図８（ｃ）のｐタイプ・ウエル内の活性化領域に対応する。図１５は、メモリセルのしきい値電圧ＶＴを高めるのに用いられるｐタイプ注入のレイアウトを示している。
【０１１９】
領域４０６への注入は、選択トランジスタ（図７の線４３６と４３７によって囲まれる領域内）に対するよりも、ブロック内でのメモリセルに対して高い初期ＶＴを生じさせる。また、アレイは、３つのセグメントのそれぞれについての左及び右選択トランジスタに対する第３ポリ制御線４０７及び４０８を含んでいる。また、図１３は、アレイの３つのセグメント上の３つのワード線４０９、４１０及び４１１を示している。図１３で、第１ポリ層はボールド線４１５により示されており、図１６に、より明らかに見られる。図１６に示すように、第１ポリ層には、セグメント４１６、４１７、４１８、４１９、４２０及び４２１があり、左及び右選択トランジスタのセルフ・アラインのために用いられる。これらセグメントは、セルのソース及びドレイン領域形成後に、除去される。
【０１２０】
そして、図１６に、第１ポリ堆積の１ためのマスキングが示されている。第１ポリが堆積され、そして線４１５により画された領域内でエッチングされ、そして図１６のレイアウトを囲む領域で、図８（Ｃ）の浮遊ゲートの第１ポリ層を形成する。
【０１２１】
図１７は、図８（ｃ）に示すセルの第２ポリイ層に対するマスキング・パターンを示す。図１３で、領域４１２、４１３及び４１４は、明らかである。領域４２２及び４２３は、図１３のフィールド分離領域４０１及び４０３上の浮遊ゲート・ポリのセグメントに対応している。第２ポリ層は、図８（ｃ）の延長浮遊ゲートを形成するために、パターニングされる。
【０１２２】
図１８は、第３ポリ制御線４０７及び４０８並びにワード線４０９、４１０及び４１１を示している。図１９は、テスト・アレイでの金属コンタクト４２４、４２５、４２６、４２７、４２８及び４２９を示している。コンタクト４２４は、第３ポリ制御線４０８とコンタクトするのに用いられる。コンタクト４２８は、第３ポリ制御線４０７と金属コンタクトするのに用いられる。コンタクト４２５、４２６及び４２７は、選択トランジスタの拡散領域から、アレイ上の金属総括ビット線（図１３に図示せず）にコンタクトするのに用いられる。コンタクト４２９は、アレイのソース拡散とコンタクトするのに用いられる。
【０１２３】
金属線のレイアウトは、図２０に示されている。図に見られるように、それらはコンタクト４２５、４２６及び４２７にアライメントされ、アレイのセグメントに重なっている。こうして、金属ビット線４３０はコンタクト４２５に接続され、金属ビット線４３１はコンタクト４２６に接続され、また金属ビット線４３２はコンタクト４２７に接続される。金属パッド４３３及び４３４は、それぞれコンタクト４２８及び４２４に接続される。金属パッド４３５は、コンタクト４２９に接続される。
【０１２４】
フィールド分離及び拡散工程が図１４に示されている。次に、ＶＴを高める注入工程が図１５に示す領域４０６でなされる。次に、浮遊ゲート・ポリが定義される。更に、左及び右ブロック選択トランジスタに対するチャネルを形成するために、セグメント４１６〜４２１が第１ポリと共に定義される。かくて、ドレイン・ソース・ドレイン構造、左及び右ブロック選択トランジスタに対する埋込拡散並びに仮想接地端子を形成するソース／ドレイン注入がなされる。
【０１２５】
この注入の後で、図１７に示すように、第２ポリが堆積される。第２ポリは、前述のように、延長浮遊ゲートを形成するように、パターニングされる。絶縁層が第２ポリの上に置かれ、また第３ポリ層が図１８に示すパターンで堆積される。最後に、絶縁物が第３ポリ層の上に堆積され、金属コンタクトが作られ、また金属ビット線がアレイを覆って堆積される。
【０１２６】
図１３に見られるように、左選択トランジスタが、線４３６で囲まれた領域内の制御線４０８の下にある。同様に、第１セグメントに対する右選択トランジスタが、線４３７で囲まれた領域内の制御線４０７の下にある。コンタクト４２５は、拡散領域４３８に達している。拡散領域４３８は、第１ポリ堆積により画されたマスクされた部４４０により、拡散領域４３９から分離される。
【０１２７】
同様に、拡散領域４３８は、第１ポリ堆積により画されたマスクされた部４４２により、拡散領域４４１から分離される。こうして、左コラムに対する選択トランジスタが、領域４４２により画されたチャネルとクロスして構成される。拡散領域４４１は、セグメントに対するドレイン拡散領域の中にあるか、または接続される。同様に、拡散領域４３９は、セグメントに対する右側ドレイン拡散領域の中にあるか、または接続される。コンタクト４２５からの、セグメントに対する左拡散領域への電流パスが、矢印線４４３により示されている。図に見られるように、このパスは、領域４４２内のトランジスタ・チャネルにより中断されている。
【０１２８】
こうして、制御線４０８が、左側ドレイン拡散領域をコンタクト４２５に接続している。右側ブロック選択トランジスタヘの電流パスが、矢印線４４３により示されている。図に見られるように、このパスは、領域４４０内のチャネルにより中断されている。領域４３６及び４３７内の２つの選択トランジスタが、コンタクト４２５の左または右拡散領域への選択接続をする。こうして、フラッシュ・イーピーロム・セルの２つのコラムは、コンタクト４２５を介して、１つの金属ビット線に選択的に接続される。当業者に公知のように、図１４〜２０のマスク・シーケンスは、図１２に示すセルに対し、第２ポリ堆積工程に関して変更できる。しかし、アレイの基本的レイアウトは、そのままである。１こうして、新しいフラッシュ・イーピーロム・セル及びアレイ構造が得られる。この構造で、独特なセル・レイアウトにより密度の高いアレイが得られる。ここで、２つの近接したローカル・ドレインビット線は、１つのコモン・ソース・ビット線を共有する。また、レイアウトは、１つの金属線を、アレイのセルのそれぞれ２つコラムに対して、使用することにより、最適化される。更に、レイアウトは 従って、ワード線ドライバー・ピッチは、主アレイの大きさに影響を及ぼさない。セクタ消去は、本発明のセグメンタブル構造を用いることにより可能となる。また、フラッシュ・イーピーロムに、この構造を用いることにより、列冗長が利用できる。これらの技術を用いることにより、高性能の、信用できるフラッシュ・メモリ・アレイが達成できる。
【０１２９】
フラッシュ・イーピーロム・アレイのｎチャネルの実施例について説明した。当業者は、ｐチャネルの対応回路に対しても、公知の技術を用いることにより、実施できることを、理解するであろう。更に、構造は、フラッシュ・イーピーロム・セルに関して、デザインされている。構造の多くの面が、各種のメモリ回路アレイに適用できる。本発明の、上述の好ましい実施例の説明は、解説のためになされたものである。発明を、開示した詳細構成通りに限定するものではない。当業者にとり、多くの変形が可能であることは、明らかである。本発明の限界は、以下のクレーム及びその均等により画される。
【０１３０】
【発明の効果】
以上詳述したように本発明によれば、高密度のセグメンタブルなフラッシュ・イーピーロム・チップとなる、新規なコンタクトレス・フラッシュ・イーピーロム・セル及びアレイ構造におけるデータ・パターンをプログラムする方法を提供することができる。
【図面の簡単な説明】
【図１】本発明によるフラッシュ・イーピーロム集積回路モジュールの概略説明図である。
【図２】本発明の１実施例による、ドレイン・ソース・ドレイン構造の、仮想接地、フラッシュ・イーピーロム・アレイの概略説明図である。
【図３】本発明の、１つの金属ビット線に共通接続された２つのコラムを備えた他の実施例のフラッシュ・イーピーロム・セルの概略説明図である。
【図４】メイン・アレイ中の故障列の代替のための冗長列を備えたセグメンタブルなフラッシュ・イーピーロム・アレイの概略説明図である。
【図５】本発明によるペイジ・プログラム操作のフローチャートである。
【図６】本発明による、プログラム確認回路の簡単化した概略説明図である。
【図７】図７（ａ）〜（ｄ）は、本発明によるフラッシュ・イーピーロム・セルの、カップリング比を改善するための延長浮遊ゲートを備えた、第１のタイプの製造ステップを示す図である。
【図８】図８（ａ）〜（ｃ）は、図７（ｄ）に続く第１のタイプの製造ステップを示す図である。
【図９】図８（ｃ）に続く第１のタイプの製造ステップを示す。
【図１０】図１０（ａ）〜（ｃ）は、本発明によるフラッシュ・イーピーロム・セルの他の実施例を完成させるための、図７（ａ）〜（ｄ）から始まる最終の６ステップを説明するための図である。
【図１１】図１１（ａ）〜（ｃ）は、図１０（ｃ）に続く製造ステップを示す図である。
【図１２】図１１（ｃ）に続く製造ステップを示す図である。
【図１３】フラッシュ・イーピーロム・セグメントのレイアウトの透視図である。
【図１４】図１３のマスク・レイアウトにおける基板中の第１拡散層およびフィールド酸化分離層の配置を示す図である。
【図１５】図１３のマスク・レイアウトにおけるアレイのセル中のしきい値を上げるためのｐ+タイプ・セル注入領域の図である。
【図１６】図１３のマスク・レイアウトにおける第１ポリシリコン層の配置説明図である。
【図１７】図１３のマスク・レイアウトにおける第２ポリシリコン層の配置説明図である。
【図１８】図１３のマスク・レイアウトにおける第３ポリシリコン層の配置説明図である。
【図１９】図１３のマスク・レイアウトにおける金属コンタクトの位置を示す説明図である。
【図２０】図１３のマスク・レイアウトにおける下のアレイに対して上乗せされた金属線の配置説明図である。
Claims (7)
- フラッシュ・イーピーロム・セルの行及び列を含むメモリアレイ中のフラッシュ・イーピーロム・セルのセット中にデータ・パターンをプログラムするプログラム方法であって、
バッファ中にデータ・パターンをロードするロード工程；
前記バッファを、２Ｎ本のフラッシュ・イーピーロム・セルの列とＮ本の総括的ビット線に接続する選択回路を含む前記Ｎ本の総括的ビット線に接続し、前記Ｎ本の総括的ビット線を、前記選択回路を介してＮ本のフラッシュ・イーピーロム・セルの列に接続する接続工程；
前記バッファを、前記フラッシュ・イーピーロム・セルのセットに対するビット線に接続することにより、前記フラッシュ・イーピーロム・セルのセットのプログラミングをするプログラミング工程；
前記のプログラミング工程の後に、このプログラミングの正しさをベリファイするために、前記フラッシュ・イーピーロム・セルのセットからの出力を、前記バッファ中のデータと比較する比較工程；
前記バッファ中のデータとマッチする出力を有する、フラッシュ・イーピーロム・セルのセット中のセルに対して、前記バッファ中の対応するビットをクリアし、そして若しデータ・パターンのいずれかのビットが、前記バッファ中にクリアされないで残っている場合には、前記接続工程、前記プログラミング工程及び前記比較工程をリトライするクリアリトライ工程；
を有するプログラム方法。 - 前記プログラミング工程が、結果としてフラッシュ・イーピーロム・セル中の浮遊ゲートをディス・チャージすることになり、更に、前記プログラミング工程の前に、前記フラッシュ・イーピーロム・セルの浮遊ゲートをチャージする工程を含んでいる請求項１に記載のプログラム方法。
- 前記プログラミング工程が、ディス・チャージされるセット中のセルのドレインに正の電位を印加すると共に、セット中のセルの制御ゲートに負の電位を印加する工程を含み、また前記バッファ中のデータに対応して、チャージされないで残っているセルのドレインヘの正の電位よりも低い第２の電位を印加する工程を含んでいる請求項２に記載のプログラム方法。
- 前記第２の電位は実質的にはアースである請求項３に記載のプログラム方法。
- 前記浮遊ゲートをチャージする工程は、制御ゲートに正の電位を印加する工程、ドレインに負の電位を印加する工程及びセット中のソースに負の電位を印加する工程を含んでいる請求項３に記載のプログラム方法。
- フラッシュ・イーピーロム・セルのセットがｐタイプ・ウエル内に形成され、またこのｐタイプ・ウエルは半導体基板中のｎタイプ・ウエル内に形成されており、またセルの浮遊ゲートにチャージする工程は前記ｐタイプ・ウエルを負の電位でバイアスする工程を含んでいる請求項５に記載のプログラム方法。
- 前記接続工程、前記プログラミング工程及び前記比較工程のリトライ後に、若し、全てのセルの正しさをベリファイする処置がなされてないときには、全てのセルがパスするか、或いはリトライの最大数が実行されるまで、前記クリアリトライ工程が繰り返される請求項１に記載のプログラム方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278538A JP3648185B2 (ja) | 2001-09-13 | 2001-09-13 | フラッシュ・イーピーロム集積回路におけるデータ・パターンをプログラムする方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278538A JP3648185B2 (ja) | 2001-09-13 | 2001-09-13 | フラッシュ・イーピーロム集積回路におけるデータ・パターンをプログラムする方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51013396A Division JP3260761B2 (ja) | 1994-09-13 | 1994-09-13 | フラッシュ・イーピーロム集積回路構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002157891A JP2002157891A (ja) | 2002-05-31 |
| JP3648185B2 true JP3648185B2 (ja) | 2005-05-18 |
Family
ID=19102890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278538A Expired - Lifetime JP3648185B2 (ja) | 2001-09-13 | 2001-09-13 | フラッシュ・イーピーロム集積回路におけるデータ・パターンをプログラムする方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3648185B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795348B2 (en) * | 2002-05-29 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for erasing flash memory |
| JP2005209914A (ja) * | 2004-01-23 | 2005-08-04 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
-
2001
- 2001-09-13 JP JP2001278538A patent/JP3648185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002157891A (ja) | 2002-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5526307A (en) | Flash EPROM integrated circuit architecture | |
| US5618742A (en) | Method of making flash EPROM with conductive sidewall spacer contacting floating gate | |
| EP0555039B1 (en) | Alternate source virtual ground flash EPROM cell array | |
| US5633185A (en) | Method of making a non-volatile memory cell | |
| JP3192861B2 (ja) | 不揮発性半導体記憶装置 | |
| US7495294B2 (en) | Flash devices with shared word lines | |
| US7333367B2 (en) | Flash memory devices including multiple dummy cell array regions | |
| US20050162926A1 (en) | Split-gate type nonvolatile memory devices and methods for fabricating the same | |
| EP1531493A2 (en) | Flash memory array | |
| EP0728367B1 (en) | A flash eprom transistor array and method for manufacturing the same | |
| US20090027942A1 (en) | Semiconductor memory unit and array | |
| JP3648185B2 (ja) | フラッシュ・イーピーロム集積回路におけるデータ・パターンをプログラムする方法 | |
| JP3260761B2 (ja) | フラッシュ・イーピーロム集積回路構造 | |
| EP1403878B1 (en) | Flash eprom intergrated circuit architecture | |
| US7217964B1 (en) | Method and apparatus for coupling to a source line in a memory device | |
| JP2001308209A (ja) | 不揮発性半導体記憶装置 | |
| JP2002151607A (ja) | フラッシュ・イーピーロム集積回路構造におけるチャージ方法 | |
| JP3540881B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
| JP3206106B2 (ja) | 半導体記憶装置 | |
| TW306068B (en) | Flash EPROM structure | |
| KR0147654B1 (ko) | 과잉소거에 의한 읽기 오동작을 방지하는 불휘발성 기억장치 및 그 제조방법 | |
| JP2786629B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH07221208A (ja) | 浮遊ゲート型不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040922 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050210 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |