JP3206106B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3206106B2 JP3206106B2 JP14952992A JP14952992A JP3206106B2 JP 3206106 B2 JP3206106 B2 JP 3206106B2 JP 14952992 A JP14952992 A JP 14952992A JP 14952992 A JP14952992 A JP 14952992A JP 3206106 B2 JP3206106 B2 JP 3206106B2
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体装置に
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの記
憶素子の構造に関するものである。
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの記
憶素子の構造に関するものである。
【０００２】
【従来の技術】図４（ｅ）は従来の半導体記憶装置の断
面図である。１は基板、１０はソース領域、３はドレイ
ン領域、５はフローティングゲート電極、７はコントロ
ールゲート電極、１１は絶縁膜である。
面図である。１は基板、１０はソース領域、３はドレイ
ン領域、５はフローティングゲート電極、７はコントロ
ールゲート電極、１１は絶縁膜である。
【０００３】書き込み動作を説明する。書き込みはコン
トロールゲート電極７をＶＰＰ１レベル（約１２Ｖ）、
ソース領域１０、基板１を各々ＧＮＤレベル、ドレイン
領域３をＶＰＰ２レベル（約７Ｖ）とすることで、メモ
リー素子にチャンネル電流を発生させる。するとドレイ
ン領域３端部にホットエレクトロンが発生し、フローテ
ィングゲート電極５に電子が注入されることで書き込み
が行われる。
トロールゲート電極７をＶＰＰ１レベル（約１２Ｖ）、
ソース領域１０、基板１を各々ＧＮＤレベル、ドレイン
領域３をＶＰＰ２レベル（約７Ｖ）とすることで、メモ
リー素子にチャンネル電流を発生させる。するとドレイ
ン領域３端部にホットエレクトロンが発生し、フローテ
ィングゲート電極５に電子が注入されることで書き込み
が行われる。
【０００４】次に消去動作を説明する。消去はコントロ
ールゲート電極７、基板１を各々ＧＮＤレベル、ソース
領域１０をＶＰＰ１レベル、ドレイン領域３をオープン
レベルとすることで、フローティングゲート電極５とソ
ース領域１０間にトンネル電流を発生させ、フローティ
ングゲート電極５からソース領域１０に電子を放出させ
ることで消去を行う。
ールゲート電極７、基板１を各々ＧＮＤレベル、ソース
領域１０をＶＰＰ１レベル、ドレイン領域３をオープン
レベルとすることで、フローティングゲート電極５とソ
ース領域１０間にトンネル電流を発生させ、フローティ
ングゲート電極５からソース領域１０に電子を放出させ
ることで消去を行う。
【０００５】図４（ａ）〜（ｅ）は従来の半導体記憶装
置の製造方法を工程順に示すための断面図である。この
工程を順に追って説明していく。
置の製造方法を工程順に示すための断面図である。この
工程を順に追って説明していく。
【０００６】まず、図４（ａ）の如く半導体基板１上に
絶縁膜４、導体層５、絶縁膜６、導体層７を形成する。
次にフォトレジスト１２を塗布することで図４（ｂ）の
如く所定の形状にエッチングする。次に図４（ｃ）の如
くフォトレジスト１３を塗布してから、導電性の不純物
を注入しその領域３を形成する。次に図４（ｄ）の如く
フォトレジスト１４を塗布してから、導電性の不純物を
注入しその領域１０を形成する。最後に図４（ｅ）の如
く絶縁膜１１を形成する。この様にして、導体層５をフ
ローティングゲート電極、導体層７をコントロールゲー
ト電極、導電性の不純物領域３をドレイン領域、導電性
の不純物領域１０をソース領域として形成する。
絶縁膜４、導体層５、絶縁膜６、導体層７を形成する。
次にフォトレジスト１２を塗布することで図４（ｂ）の
如く所定の形状にエッチングする。次に図４（ｃ）の如
くフォトレジスト１３を塗布してから、導電性の不純物
を注入しその領域３を形成する。次に図４（ｄ）の如く
フォトレジスト１４を塗布してから、導電性の不純物を
注入しその領域１０を形成する。最後に図４（ｅ）の如
く絶縁膜１１を形成する。この様にして、導体層５をフ
ローティングゲート電極、導体層７をコントロールゲー
ト電極、導電性の不純物領域３をドレイン領域、導電性
の不純物領域１０をソース領域として形成する。
【０００７】また、図４（ｆ）は平面図であり、そのＢ
−Ｂの断面図が図４（ｅ）に相当する。
−Ｂの断面図が図４（ｅ）に相当する。
【０００８】
【発明が解決しようとする課題】上記従来技術では、消
去動作時に特定の半導体記憶素子の消去を防止する（非
選択状態）には、ソース領域にＶＰＰ１レベルの電位を
印加しない、あるいはソース領域、コントロールゲート
電極の両方にＶＰＰ１レベルの電位を印加する等を行
い、フローティングゲート電極とソース領域間のトンネ
ル電流の発生を抑えることで行っていた。
去動作時に特定の半導体記憶素子の消去を防止する（非
選択状態）には、ソース領域にＶＰＰ１レベルの電位を
印加しない、あるいはソース領域、コントロールゲート
電極の両方にＶＰＰ１レベルの電位を印加する等を行
い、フローティングゲート電極とソース領域間のトンネ
ル電流の発生を抑えることで行っていた。
【０００９】通常フラッシュ（一括消去型）ＥＥＰＲＯ
Ｍでは複数の記憶素子からなっており、そのソース領
域、コントロールゲート電極は特定な数だけ各々まとめ
て接続されている。したがって、消去動作時に半導体記
憶素子の消去を防止する（非選択の消去動作）には、こ
の接続された特定な単位毎でしか実行できない問題があ
った。
Ｍでは複数の記憶素子からなっており、そのソース領
域、コントロールゲート電極は特定な数だけ各々まとめ
て接続されている。したがって、消去動作時に半導体記
憶素子の消去を防止する（非選択の消去動作）には、こ
の接続された特定な単位毎でしか実行できない問題があ
った。
【００１０】本発明はこの様な問題を解決するもので、
その目的とするところは消去動作においても単一の半導
体記憶装置に選択、非選択の消去動作を持たせることを
可能にすることである。
その目的とするところは消去動作においても単一の半導
体記憶装置に選択、非選択の消去動作を持たせることを
可能にすることである。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、フローティングゲート電極とコントロールゲート電
極を備え、前記フローティングゲート電極へ電子を注入
する書き込み動作をドレイン領域端部で発生するホット
エレクトロンで行うと共に、前記フローティングゲート
電極から電子を放出する消去動作をソース領域のトンネ
ルで行うメモリートランジスタがアレイ状に配置された
メモリーアレイと、第１の方向に並んでいる複数の前記
メモリートランジスタのドレイン領域同士を接続するビ
ット線と、 前記第１の方向と直交する第２の方向に並
んでいる複数の前記メモリートランジスタのコントロー
ルゲート電極同士を接続するワードラインと、前記メモ
リーセルアレイの前記メモリートランジスタのソース領
域同士を接続するソースラインと、複数の前記ビット線
に対して電位を印加する第１の電位印加手段と、複数の
前記ワード線に対して電位を印加する第２の電位印加手
段と、前記ソースラインに対して電位を印加する第３の
電位印加手段と、を有する半導体記憶装置であって、前
記第３の電位印加手段は、消去動作時に第１の電位を印
加する手段であり、前記第１及び第２の電位印加手段
は、消去動作時に、消去すべきメモリートランジスタに
接続されているビット線及びワード線に前記第１の電位
より低電位の第２の電位印加し、他のビット線及びワー
ド線に前記第１の電位と第２の電位の間の電位の第３の
電位を印加する手段であることを特徴とする。
は、フローティングゲート電極とコントロールゲート電
極を備え、前記フローティングゲート電極へ電子を注入
する書き込み動作をドレイン領域端部で発生するホット
エレクトロンで行うと共に、前記フローティングゲート
電極から電子を放出する消去動作をソース領域のトンネ
ルで行うメモリートランジスタがアレイ状に配置された
メモリーアレイと、第１の方向に並んでいる複数の前記
メモリートランジスタのドレイン領域同士を接続するビ
ット線と、 前記第１の方向と直交する第２の方向に並
んでいる複数の前記メモリートランジスタのコントロー
ルゲート電極同士を接続するワードラインと、前記メモ
リーセルアレイの前記メモリートランジスタのソース領
域同士を接続するソースラインと、複数の前記ビット線
に対して電位を印加する第１の電位印加手段と、複数の
前記ワード線に対して電位を印加する第２の電位印加手
段と、前記ソースラインに対して電位を印加する第３の
電位印加手段と、を有する半導体記憶装置であって、前
記第３の電位印加手段は、消去動作時に第１の電位を印
加する手段であり、前記第１及び第２の電位印加手段
は、消去動作時に、消去すべきメモリートランジスタに
接続されているビット線及びワード線に前記第１の電位
より低電位の第２の電位印加し、他のビット線及びワー
ド線に前記第１の電位と第２の電位の間の電位の第３の
電位を印加する手段であることを特徴とする。
【００１２】また、前記容量を前記フローティングゲー
ト電極端部及び内部の下に前記ドレイン領域を備えたこ
とで設けたことを特徴とする。
ト電極端部及び内部の下に前記ドレイン領域を備えたこ
とで設けたことを特徴とする。
【００１３】
【００１４】
【００１５】
【作用】上記手段によれば、フローティングゲート電
極、ドレイン領域間に十分な大きさの容量があるため、
データの消去動作時にドレイン領域の電位を上げること
でも、ソース領域、フローティングゲート電極間の電位
差を小さくすることができ、トンネル電流の発生を抑え
ることで消去動作を防止することが可能である。
極、ドレイン領域間に十分な大きさの容量があるため、
データの消去動作時にドレイン領域の電位を上げること
でも、ソース領域、フローティングゲート電極間の電位
差を小さくすることができ、トンネル電流の発生を抑え
ることで消去動作を防止することが可能である。
【００１６】
【実施例】図１（ｅ）は本発明の第１の実施例における
半導体記憶装置の断面図である。１は基板、１０はソー
ス領域、３はドレイン領域、５はフローティングゲート
電極、７はコントロールゲート電極、１１は絶縁膜であ
る。
半導体記憶装置の断面図である。１は基板、１０はソー
ス領域、３はドレイン領域、５はフローティングゲート
電極、７はコントロールゲート電極、１１は絶縁膜であ
る。
【００１７】書き込み動作を説明する。書き込みはコン
トロールゲート電極７をＶＰＰ１レベル（約１２Ｖ）、
ソース領域１０、基板１を各々ＧＮＤレベル、ドレイン
領域３をＶＰＰ２レベル（約７Ｖ）とすることで、メモ
リー素子にチャンネル電流を発生させる。するとドレイ
ン領域３端部にホットエレクトロンが発生し、フローテ
ィングゲート電極５に電子が注入されることで書き込み
が行われる。
トロールゲート電極７をＶＰＰ１レベル（約１２Ｖ）、
ソース領域１０、基板１を各々ＧＮＤレベル、ドレイン
領域３をＶＰＰ２レベル（約７Ｖ）とすることで、メモ
リー素子にチャンネル電流を発生させる。するとドレイ
ン領域３端部にホットエレクトロンが発生し、フローテ
ィングゲート電極５に電子が注入されることで書き込み
が行われる。
【００１８】次に消去動作を説明する。消去はコントロ
ールゲート電極７、ドレイン領域３、基板１を各々ＧＮ
Ｄレベル、ソース領域１０をＶＰＰ１レベルとすること
で、フローティングゲート電極５とソース領域１０間に
トンネル電流を発生させ、フローティングゲート電極５
からソース領域１０に電子を放出させることで消去を行
う。
ールゲート電極７、ドレイン領域３、基板１を各々ＧＮ
Ｄレベル、ソース領域１０をＶＰＰ１レベルとすること
で、フローティングゲート電極５とソース領域１０間に
トンネル電流を発生させ、フローティングゲート電極５
からソース領域１０に電子を放出させることで消去を行
う。
【００１９】次に非選択の消去動作を説明する。非選択
の消去は、基板１をＧＮＤレベル、ソース領域１０をＶ
ＰＰ１レベルとし、コントロールゲート電極７とドレイ
ン領域３の少なくとも一方をＶＰＰ２レベルとすること
で、フローティングゲート電極５の電位を上げ、フロー
ティングゲート電極５とソース領域１０間の電位差を小
さくし、トンネル電流を発生を抑えることで消去動作を
防止する。本実施例の場合、フローティングゲート電
極、ドレイン領域間に十分な容量を持たせることができ
るため、データの消去動作時にドレイン領域の電位を上
げることでも、消去動作を防止することが可能である。
の消去は、基板１をＧＮＤレベル、ソース領域１０をＶ
ＰＰ１レベルとし、コントロールゲート電極７とドレイ
ン領域３の少なくとも一方をＶＰＰ２レベルとすること
で、フローティングゲート電極５の電位を上げ、フロー
ティングゲート電極５とソース領域１０間の電位差を小
さくし、トンネル電流を発生を抑えることで消去動作を
防止する。本実施例の場合、フローティングゲート電
極、ドレイン領域間に十分な容量を持たせることができ
るため、データの消去動作時にドレイン領域の電位を上
げることでも、消去動作を防止することが可能である。
【００２０】図２は本発明の第１の実施例を示す回路図
である。２０〜２３は図１（ｅ）で示した構造を持つ半
導体記憶装置、ＢＬ１、ＢＬ２はビットラインであり各
々半導体記憶装置のドレイン（図１（ｅ）の３に相当）
に接続されており、ＷＬ１、ＷＬ２はワードラインであ
り各々半導体記憶装置のコントロールゲート（図１
（ｅ）の７に相当）に接続されており、ＳＬはソースラ
インであり各々半導体記憶装置のソース（図１（ｅ）の
１０に相当）に接続されている。また、２４、２５、２
６は各々ビットライン、ワードライン、ソースラインの
電位印加回路である。また、ここでは簡単のために４つ
の半導体記憶装置の構成とした。
である。２０〜２３は図１（ｅ）で示した構造を持つ半
導体記憶装置、ＢＬ１、ＢＬ２はビットラインであり各
々半導体記憶装置のドレイン（図１（ｅ）の３に相当）
に接続されており、ＷＬ１、ＷＬ２はワードラインであ
り各々半導体記憶装置のコントロールゲート（図１
（ｅ）の７に相当）に接続されており、ＳＬはソースラ
インであり各々半導体記憶装置のソース（図１（ｅ）の
１０に相当）に接続されている。また、２４、２５、２
６は各々ビットライン、ワードライン、ソースラインの
電位印加回路である。また、ここでは簡単のために４つ
の半導体記憶装置の構成とした。
【００２１】書き込み動作を説明する。半導体記憶装置
２０を書き込む場合はＷＬ１をＶＰＰ１レベル、ＢＬ１
をＶＰＰ２レベル、ＷＬ２、ＢＬ２、ＳＬを各々ＧＮＤ
レベルとすることで、半導体記憶装置２０にチャンネル
電流を発生させ、そのドレイン領域端部にホットエレク
トロンを発生させ、フローティングゲート電極に電子を
注入することで書き込みを行う。この場合、半導体記憶
装置２１〜２３ではチャンネル電流が発生しないため書
き込みは行われない。
２０を書き込む場合はＷＬ１をＶＰＰ１レベル、ＢＬ１
をＶＰＰ２レベル、ＷＬ２、ＢＬ２、ＳＬを各々ＧＮＤ
レベルとすることで、半導体記憶装置２０にチャンネル
電流を発生させ、そのドレイン領域端部にホットエレク
トロンを発生させ、フローティングゲート電極に電子を
注入することで書き込みを行う。この場合、半導体記憶
装置２１〜２３ではチャンネル電流が発生しないため書
き込みは行われない。
【００２２】次に消去動作を説明する。半導体記憶装置
２０を消去する場合ははＷＬ１、ＢＬ１を各々ＧＮＤレ
ベル、ＷＬ２、ＢＬ２を各々ＶＰＰ２レベル、ソースラ
インＳＬをＶＰＰ１レベルとすることで、半導体記憶装
置２０のフローティングゲート電極とソース領域間にト
ンネル電流を発生させ、フローティングゲート電極から
ソース領域に電子を放出させることで消去を行う。この
場合、半導体記憶装置２１〜２３ではフローティングゲ
ート電極とソース領域間にトンネル電流が発生しないた
め消去は行われない。
２０を消去する場合ははＷＬ１、ＢＬ１を各々ＧＮＤレ
ベル、ＷＬ２、ＢＬ２を各々ＶＰＰ２レベル、ソースラ
インＳＬをＶＰＰ１レベルとすることで、半導体記憶装
置２０のフローティングゲート電極とソース領域間にト
ンネル電流を発生させ、フローティングゲート電極から
ソース領域に電子を放出させることで消去を行う。この
場合、半導体記憶装置２１〜２３ではフローティングゲ
ート電極とソース領域間にトンネル電流が発生しないた
め消去は行われない。
【００２３】図３は本発明の第２の実施例における半導
体記憶装置の平面図である。この場合はフローティング
ゲート電極５とドレイン領域３をチャンネル部以外の所
に張り出させ、そこに容量を形成した。
体記憶装置の平面図である。この場合はフローティング
ゲート電極５とドレイン領域３をチャンネル部以外の所
に張り出させ、そこに容量を形成した。
【００２４】次に、本発明の実施例における半導体記憶
装置の製造方法を説明する。図１（ａ）〜（ｅ）は製造
方法を工程順に示すための断面図である。この工程を順
に追って説明して行く。
装置の製造方法を説明する。図１（ａ）〜（ｅ）は製造
方法を工程順に示すための断面図である。この工程を順
に追って説明して行く。
【００２５】まず、図１（ａ）の如く半導体基板１上に
フォトレジスト２を塗布することで所定の位置にイオン
打ち込み法により第１の導電性の不純物を注入しその領
域を形成する。この場合第１の導電性の不純物として燐
や砒素を１×１０13から１×１０14ａｔｏｍｓ・ｃｍ-2
程度注入する。次に図１（ｂ）の如く半導体基板１上に
熱酸化法により絶縁膜４、前記絶縁膜４上にＣＶＤ法に
より第１の導体層５、前記第１の導体層５上に絶縁膜
６、前記絶縁膜６上に第２の導体層７を形成する。この
場合絶縁膜４、６はゲート絶縁膜として使用し、各々膜
厚を１０ｎｍ、２５ｎｍ程度とする。また、第１、第２
の導体層５、７は多結晶シリコン膜を使う。次にフォト
レジスト８を塗布することで図１（ｃ）の如く所定の形
状に絶縁膜４、６、導体層５、７をエッチングし、前記
半導体基板上に前記第１の導電性の不純物を注入した領
域３の少なくとも一部を含む上部に第１の導体層を形成
する。次に図１（ｄ）の如くフォトレジスト９を塗布し
てから、イオン打ち込み法により導電性の不純物を注入
しその領域１０を形成する。この場合第２の導電性の不
純物として、トンネル電流を発生し易くする為に、燐や
砒素を第１の導電性の不純物の濃度より濃い１×１０15
から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。最後
に図１（ｅ）の如くＣＶＤ法により絶縁膜１１を形成す
る。この様にして、第１の導体層５をフローティングゲ
ート電極、第２の導体層７をコントロールゲート電極、
第１の導電性の不純物領域３をドレイン領域、第２の導
電性の不純物領域１０をソース領域として形成する。
フォトレジスト２を塗布することで所定の位置にイオン
打ち込み法により第１の導電性の不純物を注入しその領
域を形成する。この場合第１の導電性の不純物として燐
や砒素を１×１０13から１×１０14ａｔｏｍｓ・ｃｍ-2
程度注入する。次に図１（ｂ）の如く半導体基板１上に
熱酸化法により絶縁膜４、前記絶縁膜４上にＣＶＤ法に
より第１の導体層５、前記第１の導体層５上に絶縁膜
６、前記絶縁膜６上に第２の導体層７を形成する。この
場合絶縁膜４、６はゲート絶縁膜として使用し、各々膜
厚を１０ｎｍ、２５ｎｍ程度とする。また、第１、第２
の導体層５、７は多結晶シリコン膜を使う。次にフォト
レジスト８を塗布することで図１（ｃ）の如く所定の形
状に絶縁膜４、６、導体層５、７をエッチングし、前記
半導体基板上に前記第１の導電性の不純物を注入した領
域３の少なくとも一部を含む上部に第１の導体層を形成
する。次に図１（ｄ）の如くフォトレジスト９を塗布し
てから、イオン打ち込み法により導電性の不純物を注入
しその領域１０を形成する。この場合第２の導電性の不
純物として、トンネル電流を発生し易くする為に、燐や
砒素を第１の導電性の不純物の濃度より濃い１×１０15
から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。最後
に図１（ｅ）の如くＣＶＤ法により絶縁膜１１を形成す
る。この様にして、第１の導体層５をフローティングゲ
ート電極、第２の導体層７をコントロールゲート電極、
第１の導電性の不純物領域３をドレイン領域、第２の導
電性の不純物領域１０をソース領域として形成する。
【００２６】以上述べた様に本実施例ではドレイン領域
の少なくとも一部を含む上部にフローティングゲート電
極を形成するため、フローティングゲート電極、ドレイ
ン領域間に十分な大きさの容量を持たせることができ
る。図１（ｆ）は平面図であり、そのＡ−Ａの断面図が
図１（ｅ）に相当するが、ドレイン領域３とフローティ
ングゲート電極５との重なりを十分に大きくとること
で、前記容量を確保することが可能である。
の少なくとも一部を含む上部にフローティングゲート電
極を形成するため、フローティングゲート電極、ドレイ
ン領域間に十分な大きさの容量を持たせることができ
る。図１（ｆ）は平面図であり、そのＡ−Ａの断面図が
図１（ｅ）に相当するが、ドレイン領域３とフローティ
ングゲート電極５との重なりを十分に大きくとること
で、前記容量を確保することが可能である。
【００２７】以上本発明を前記実施例に基づき説明した
が、本発明は前記実施例に限定される物ではなく、その
要旨を逸脱しない範囲において、変形し得ることは勿論
である。
が、本発明は前記実施例に限定される物ではなく、その
要旨を逸脱しない範囲において、変形し得ることは勿論
である。
【００２８】例えば本半導体記憶装置の実施例では容量
をフローティングゲート電極とドレイン領域との重なり
を取ることで形成したが、これは例えばフローティング
ゲート電極とドレイン領域に接続された配線層との重な
りを取ることで形成しても良い。
をフローティングゲート電極とドレイン領域との重なり
を取ることで形成したが、これは例えばフローティング
ゲート電極とドレイン領域に接続された配線層との重な
りを取ることで形成しても良い。
【００２９】また、例えば本半導体記憶装置の製造方法
での実施例では第１、第２の導電性の不純物を注入する
工程を分けて、説明したが、第２の導電性の不純物を注
入する工程を第１の導電性の不純物を注入する工程と同
時に行っても良い。
での実施例では第１、第２の導電性の不純物を注入する
工程を分けて、説明したが、第２の導電性の不純物を注
入する工程を第１の導電性の不純物を注入する工程と同
時に行っても良い。
【００３０】また、例えば本半導体記憶装置の製造方法
での実施例では第１、第２の導体層をエッチングする工
程を同時として説明したが、これは別々の工程として行
っても良い。
での実施例では第１、第２の導体層をエッチングする工
程を同時として説明したが、これは別々の工程として行
っても良い。
【００３１】
【発明の効果】以上述べた様に本発明によれば、データ
の消去動作時にドレイン領域の電位を上げることでも、
ソース領域、フローティングゲート電極間の電位差を小
さくすることができ、トンネル電流の発生を抑えること
で消去動作を防止することが可能である。この結果、消
去動作においても単一の半導体記憶装置に選択、非選択
の消去動作を持たせることを可能になった。
の消去動作時にドレイン領域の電位を上げることでも、
ソース領域、フローティングゲート電極間の電位差を小
さくすることができ、トンネル電流の発生を抑えること
で消去動作を防止することが可能である。この結果、消
去動作においても単一の半導体記憶装置に選択、非選択
の消去動作を持たせることを可能になった。
【００３２】また、書き込み動作時においてもドレイン
領域の電位の印加に伴い、フローティングゲート電極の
電位も上がるため、書き込み動作の効率が上がる。
領域の電位の印加に伴い、フローティングゲート電極の
電位も上がるため、書き込み動作の効率が上がる。
【図１】 本発明の第１の実施例における主要断面図及
び平面図。
び平面図。
【図２】 本発明の第１の実施例における回路図。
【図３】 本発明の第２の実施例における平面図。
【図４】 従来の実施例における主要断面図及び平面
図。
図。
１ 基板 ２、８、９、１２、１３、１４ フォトレジスト ３ ドレイン領域 ４、６、１１ 絶縁膜 ５ フローティングゲート電極 ７ コントロールゲート電極 １０ ソース領域 ２０〜２３ 半導体記憶装置 ２４〜２６ 電位印加回路 ＷＬ１、２ ワードライン ＢＬ１、２ ビットライン ＳＬ ソースライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 11/406 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 フローティングゲート電極とコントロー
ルゲート電極を備え、前記フローティングゲート電極へ
電子を注入する書き込み動作をドレイン領域端部で発生
するホットエレクトロンで行うと共に、前記フローティ
ングゲート電極から電子を放出する消去動作をソース領
域のトンネルで行うメモリートランジスタがアレイ状に
配置されたメモリーアレイと、 第１の方向に並んでいる複数の前記メモリートランジス
タのドレイン領域同士を接続するビット線と、 前記第１の方向と直交する第２の方向に並んでいる複数
の前記メモリートランジスタのコントロールゲート電極
同士を接続するワードラインと、 前記メモリーセルアレイの前記メモリートランジスタの
ソース領域同士を接続するソースラインと、 複数の前記ビット線に対して電位を印加する第１の電位
印加手段と、 複数の前記ワード線に対して電位を印加する第２の電位
印加手段と、 前記ソースラインに対して電位を印加する第３の電位印
加手段と、を有する半導体記憶装置であって、 前記第３の電位印加手段は、消去動作時に第１の電位を
印加する手段であり、 前記第１及び第２の電位印加手段は、消去動作時に、消
去すべきメモリートランジスタに接続されているビット
線及びワード線に前記第１の電位より低電位の第２の電
位印加し、他のビット線及びワード線に前記第１の電位
と第２の電位の間の電位の第３の電位を印加する手段で
あることを特徴とする半導体記憶装置。 - 【請求項２】 前記容量を前記フローティングゲート電
極端部及び内部の下に前記ドレイン領域を備えたことで
設けたことを特徴とする請求項１の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952992A JP3206106B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952992A JP3206106B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343701A JPH05343701A (ja) | 1993-12-24 |
| JP3206106B2 true JP3206106B2 (ja) | 2001-09-04 |
Family
ID=15477135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14952992A Expired - Lifetime JP3206106B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206106B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164736A (ja) | 1998-11-30 | 2000-06-16 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP4554652B2 (ja) * | 2007-08-02 | 2010-09-29 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置 |
-
1992
- 1992-06-09 JP JP14952992A patent/JP3206106B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343701A (ja) | 1993-12-24 |
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