JPH06244434A

JPH06244434A - 不揮発性記憶装置及びその製造方法

Info

Publication number: JPH06244434A
Application number: JP5029452A
Authority: JP
Inventors: Takanori Ozawa; 孝典小澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1993-02-18
Filing date: 1993-02-18
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】半導体基板上にメモリトランジスタからなるメ
モリセルが、行方向及び列方向に沿ってマトリクス状に
配列形成されている不揮発性記憶装置において、セル面
積を小さくし、かつ消費電力を低減する。【構成】メモリトランジスタをチャネル領域361,362 の
一部領域上にＯＮＯ膜371,372 を形成したＭＯＮＯＳ構
造とする。列方向に配列するメモリセルで供給するソー
スラインSL1,SL2 及びドレインラインDL1,DL2 となる埋
め込み不純物拡散層341,342 及び351,352 を列方向に沿
って形成し、ソースラインSL1,SL2 及びドレインライン
DL1,DL2 がビット毎に独立にした埋め込みビットライン
型のセルアレイ構造とする。情報の書き換えに際して
は、選択メモリセルのワードライン並びにソースライン
及びドレインラインに対してそれぞれ所定の電圧を印加
し、選択メモリセル内のメモリトランジスタにおいて、
ゲートと基板との間にＦＮトンネル電流を発生させ、チ
ャネル領域で発生した電荷をＯＮＯ膜に注入する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、EEPROM(Electrically
Erasable Progrmmable Read On Memory)、フラッシュEE
PROM等の、半導体基板上に、電荷を注入したり、取り出
したりすることで情報の記憶を行う、メモリトランジス
タからなる複数のメモリセルが、行方向及び列方向に沿
ってマトリクス状に配列形成されている不揮発性記憶装
置及びその製造方法に関する。

【０００２】

【従来の技術】従来より、EEPROM(Electrically Erasab
le Progrmmable Read On Memory)、フラッシュEEPROM等
の不揮発性記憶装置が種々提案されている。この種の不
揮発性記憶装置は、半導体基板上に、電荷を注入した
り、取り出したりすることで情報の記憶を行う、メモリ
トランジスタからなる複数のメモリセルが、行方向及び
列方向に沿ってマトリクス状に配列形成されている。

【０００３】図１７に、上記不揮発性記憶装置に利用さ
れるメモリトランジスタの一例を示す。図１７に示すメ
モリトランジスタＭＴｒ１は、いわゆるＭＯＮＯＳ(met
al-oxide-nitride-oxide-silicon) 構造を有している。
すなわち、メモリトランジスタＭＴｒ１は、Ｎ型シリコ
ン基板１と、シリコン基板１上に形成されたＰ−ウェル
２と、ウェル２の表面層に所定の間隔をあけて形成され
たＮ型ソース領域３及びＮ型ドレイン領域４と、ソース
領域３及びドレイン領域４で挟まれるように生じるチャ
ネル領域５の予め定める一部領域上に形成されたゲート
酸化膜６と、ゲート酸化膜６上に形成されたアドレスゲ
ート７と、ゲート酸化膜６が形成されている一部領域を
除くチャネル領域５上に、アドレスゲート７の一部をオ
バーラップする状態で形成され、チャネル領域５で発生
した電荷を蓄積するＯＮＯ(oxide-nitride-oxide) 膜８
と、ＯＮＯ膜８上に、アドレスゲート７の一部をオバー
ラップする状態で形成されたメモリーゲート９とを備え
ている。なお、図中１０は層間絶縁膜、ＢＬはビットラ
インである。

【０００４】Ｎ型ソース領域３及びＮ型ドレイン領域４
は、いわゆるＬＤＤ(light doped drain) 構造を有して
いる。すなわち、ソース領域３及びドレイン領域４は、
Ｎ⁺型不純物イオン拡散層３ａ，４ａと、不純物イオン
拡散層３ａ，４ａの端部に接合したＮ^-型ＬＤＤイオン
拡散層３ｂ，４ｂとからなる。図１８に、上記ＭＯＮＯ
Ｓ構造を有するメモリトランジスタを備えた不揮発性記
憶装置の等価回路図を示す。この不揮発性記憶装置Ｍ１
は、図１８の如く、メモリセルＭＣ１１，ＭＣ１２，Ｍ
Ｃ１３，ＭＣ１４が行方向Ｘ及び列方向Ｙに沿ってマト
リクス状に配列されている。各メモリセルＭＣ１１，Ｍ
Ｃ１２，ＭＣ１３，ＭＣ１４は、図１７に示したメモリ
トランジスタＭＴｒ１１，ＭＴｒ１２，ＭＴｒ１３，Ｍ
Ｔｒ１４からなる。

【０００５】行方向Ｘに沿って配列されているメモリセ
ルＭＣ１１，ＭＣ１２内のメモリトランジスタＭＴｒ１
１，ＭＴｒ１２のアドレスゲートにアドレスラインＡＬ
１が接続され、メモリゲートにワードラインＷＬ１が接
続されている。同様に、行方向Ｘに沿って配列されてい
るメモリセルＭＣ１３，ＭＣ１４内のメモリトランジス
タＭＴｒ１３，ＭＴｒ１４のアドレスゲートにアドレス
ラインＡＬ２が接続され、メモリゲートにワードライン
ＷＬ２が接続されている。

【０００６】また、行方向Ｘに沿って配列されているメ
モリセルＭＣ１１，ＭＣ１２内のメモリトランジスタＭ
Ｔｒ１１，ＭＴｒ１２のソース同士が直列に接続されて
いる。同様に、行方向Ｘに沿って配列されているメモリ
セルＭＣ１３，ＭＣ１４内のメモリトランジスタＭＴｒ
１３，ＭＴｒ１４のソース同士が直列に接続されてい
る。そして、メモリトランジスタＭＴｒ１１，ＭＴｒ１
２の接続中間点及びメモリトランジスタＭＴｒ１３，Ｍ
Ｔｒ１４の接続中間点に、ソースラインが接続されてい
る。つまり、各メモリトランジスタＭＴｒ１１，ＭＴｒ
１２，ＭＴｒ１３，ＭＴｒ１４のソースが共通接続され
ている。さらに、ソースラインに、行方向Ｘに沿って配
列されている、メモリセルＭＣ１１，ＭＣ１２内のメモ
リトランジスタＭＴｒ１１，ＭＴｒ１２及びメモリセル
ＭＣ１３，ＭＣ１４内のメモリトランジスタＭＴｒ１
３，ＭＴｒ１４のＰ−ウェルが接続されている。つま
り、各メモリトランジスタＭＴｒ１１，ＭＴｒ１２，Ｍ
Ｔｒ１３，ＭＴｒ１４のＰ−ウェルは、ソースと同様、
共通接続されている。以下、このラインを共通ソース／
ＰウェルラインＣＳ／ＰＷと呼ぶ。

【０００７】列方向に沿って配列されているメモリセル
ＭＣ１１，ＭＣ１３内のメモリトランジスタＭＴｒ１
１，ＭＴｒ１３のドレインにビットラインＢＬ１が接続
されている。同様に、列方向に沿って配列されているメ
モリセルＭＣ１２，ＭＣ１４内のメモリトランジスタＭ
Ｔｒ１２，ＭＴｒ１４のドレインにビットラインＢＬ２
が接続されている。

【０００８】図１８及び表１を参照しつつ、上記不揮発
性記憶装置Ｍ１における情報の書き込み、消去及び読み
出しの各動作について説明する。なお、表１において
は、情報の書き込み、読み出しに際し、図１８に示すメ
モリセルＭＣ１１を選択した場合を想定している。

【０００９】

【表１】

【００１０】情報の書き込み（ＷＲＩＴＥ）／消去（Ｅ
ＲＡＳＥ）、すなわち情報の書き換えに際しては、表１
から明らかなように、常時アドレスラインＡＬ１，ＡＬ
２に対してプログラム電圧（Ｖ_PP）−４Ｖが印加され
る。＜書き込み（ＷＲＩＴＥ）＞情報の書き込みを行うに
は、ワードラインＷＬ２に対して−４Ｖを印加し、ビッ
トラインＢＬ２に５Ｖを印加しておく。この状態で、選
択メモリセルＭＣ１１に接続されているワードラインＷ
Ｌ１に対して５Ｖを印加し、選択メモリセルＭＣ１１に
接続されているビットラインＢＬ１及び共通ソース／Ｐ
ウェルラインＣＳ／ＰＷに−４Ｖを印加する。

【００１１】そうすると、選択メモリセルＭＣ１１内の
メモリトランジスタＭＴｒ１１においては、メモリーゲ
ート−Ｐウェル間でＦＮ(Fowler-Nordheim) トンネル電
流が発生する。このＦＮトンネル電流によって、チャネ
ルエレクトロンがＯＮＯ膜に注入される。＜消去（ＥＲＡＳＥ）＞情報の消去は、ワードライン毎
に行われる。つまり、ワードラインＷＬ２に対して５Ｖ
を印加しておく。この状態で、ワードラインＷＬ１に対
して−４Ｖを印加し、ビットラインＢＬ１，ＢＬ２及び
共通ソース／ＰウェルラインＣＳ／ＰＷに５Ｖを印加す
る。

【００１２】そうすると、ワードラインＷＬ１に接続し
ているメモリセルＭＣ１１，ＭＣ１２内のメモリトラン
ジスタＭＴｒ１１，ＭＴｒ１２においては、メモリゲー
ト−Ｐウェル間に書き込み時とは逆のバイアスがかか
り、書き込み時とは逆向のＦＮトンネル電流が発生す
る。このＦＮトンネル電流によって、ＯＮＯ膜に蓄積さ
れているエレクトロンがＰウェル側に引き抜かれると共
に、ホールがＯＮＯ膜に注入される。＜読み出し（ＲＥＡＤ）＞情報の消去を行うには、アド
レスラインＡＬ２に対して０Ｖを印加し、共通ソース／
ＰウェルラインＣＳ／ＰＷに対して０Ｖを印加し、ビッ
トラインＢＬ２を開放(OPEN)状態としておく。この状態
で、ワードラインＷＬ１，ＷＬ２に対して０Ｖを印加
し、選択メモリセルＭＣ１１が接続されているアドレス
ラインＡＬ１に対して５Ｖを印加すると共に、選択メモ
リセルＭＣ１１が接続されているビットラインＢＬ１を
図示しないセンスアンプ（ＳＡ）に接続する。そして、
センスアンプによって、選択メモリセルＭＣ１１内に流
れる電流を検出することで、選択メモリセルＭＣ１１に
記憶されている情報を読み出すことができる。

【００１３】また、図１９に示すようなメモリトランジ
スタも提案されている。図１９に示すメモリトランジス
タＭＴｒ２は、フローティングゲートタイプと呼ばれる
ものである。すなわち、メモリトランジスタＭＴｒ２
は、Ｐ^-型シリコン基板１１の表面層に厚く形成された
フィールド酸化膜１２と、シリコン基板１１の表面層に
おいて、フィールド酸化膜１２の側部に接続すると共
に、フィールド酸化膜１２よりも相対的に薄く形成され
た第１の埋め込み酸化膜１３及び第２の埋め込み酸化膜
１４と、第１の埋め込み酸化膜１３の直下に形成され、
ソース領域となり、かつトランジスタ形成領域上でコン
タクトをとらずにソースラインとなっている第１のＮ⁺
型埋め込み不純物拡散層１５と、第２の埋め込み酸化膜
１４の直下に形成され、ドレイン領域となり、かつトラ
ンジスタ形成領域上でコンタクトをとらずにドレインラ
インとなっている第２のＮ⁺型埋め込み不純物拡散層１
６と、埋め込み不純物拡散層１５及び１６で挟まれるよ
うに生じるチャネル領域１７の予め定める一部領域上に
おいて、周囲を絶縁膜１８で囲まれ外部との接続がない
状態で形成され、チャネル領域１７で発生した電荷を蓄
積するフローティングゲート１９と、フローティングゲ
ート１９上に形成され、ワードラインとなっているコン
トロールゲート２０と備えている。

【００１４】図２０に、上記フローティングゲートタイ
プのメモリトランジスタを利用した不揮発性記憶装置の
等価回路図を示す。この不揮発性記憶装置Ｍ２は、図１
９に示すメモリトランジスタＭＴｒ２１，ＭＴｒ２２，
ＭＴｒ２３，ＭＴｒ２４からなる各メモリセルＭＣ２
１，ＭＣ２２，ＭＣ２３，ＭＣ２４が行方向Ｘ及び列方
向Ｙに沿ってマトリクス状に配列されている。

【００１５】ワードラインＷＬ１は、行方向Ｘに沿って
配列するメモリセルＭＣ２１，ＭＣ２２で共有されてい
る。同様に、ワードラインＷＬ２は、行方向Ｘに沿って
配列するメモリセルＭＣ２３，ＭＣ２４で共有されてい
る。ソースラインＳＬ１及びドレインラインＤＬ１は、
列方向Ｙに沿って配列するメモリセルＭＣ２１，ＭＣ２
３で共有されてている。同様に、ソースラインＳＬ１及
びドレインラインＤＬ１は、列方向Ｙに沿って配列する
メモリセルＭＣ２１，ＭＣ２３で共有されている。

【００１６】図２０及び表２を参照しつつ、上記不揮発
性記憶装置Ｍ２における情報の書き込み、消去及び読み
出しの各動作について説明する。なお、表２は、情報の
書き込みに際し、図２１に示すメモリセルＭＣ２３を選
択した場合を想定している。

【００１７】

【表２】

【００１８】＜書き込み（ＷＲＩＴＥ）＞メモリセルＭ
Ｃ２３に情報の書き込みを行う際には、ワードラインＷ
Ｌ１及びソースラインＳＬ２に対して７Ｖを印加し、ド
レインラインＤＬ１，ＤＬ２をフローティング(floatin
g)状態としておき、ワードラインＷＬ２に対して１８Ｖ
を印加し、ソースラインＳＬ１に対して０Ｖを印加す
る。そうすると、選択メモリセルＭＣ２３内のメモリト
ランジスタＭＴｒ２３において、ゲート−基板間にＦＮ
トンネル電流が発生し、このＦＮトンネル電流によって
チャネルエレクトロンがフローティングゲートに注入さ
れる。＜消去（ＥＲＡＳＥ）＞情報の消去は、一括して行われ
る。つまり、ドレインラインＤＬ１，ＤＬ２をフローテ
ィング状態としておき、ワードラインＷＬ１，ＷＬ２に
対して−１１Ｖを印加し、ソースラインＳＬ１，ＳＬ２
に対して５Ｖを印加する。そうすると、各メモリセル内
のメモリトランジスタにおいて、ゲート−基板間に書き
込み時とは逆のＦＮトンネル電流が発生し、このＦＮト
ンネル電流によって、フローティングゲートに蓄積され
ているエレクトロンが基板側に引き抜かれる共に、ホー
ルがフローティングゲートに注入される。＜読み出し（ＲＥＡＤ）＞情報の読み出しは、ワードラ
イン毎に行われる。つまり、ワードラインＷＬ１に対し
て０Ｖを印加し、ソースラインＳＬ１，ＳＬ２に対して
０Ｖを印加しておき、ワードラインＷＬ２に対して３Ｖ
を印加し、ドレインラインＤＬ１，ＤＬ２に対して１Ｖ
を印加する。そして、図示しないセンスアンプにより、
ワードラインＷＬ２を共有しているメモリセルＭＣ２
３，ＭＣ２４内に流れる電流を検出することで、メモリ
セルＭＣ２３，ＭＣ２４に記憶されている情報を読み出
すことができる。

【００１９】

【発明が解決しようとする課題】図１８に示した不揮発
性記憶装置Ｍ１では、図１７に示したＭＯＮＯＳ構造を
有するメモリトランジスタからなるメモリセルをマトリ
クス状に配列し、情報の書き換えに際しては、選択メモ
リセル内のＭＯＮＯＳトランジスタにおいて、ＦＮトン
ネル電流を発生させ、このＦＮトンネル電流によって電
荷をＯＮＯ膜に注入することで達成している。そのた
め、消費電力を低減することができる。しかしながら、
電荷の注入及び取り出しが行われるＭＯＮＯＳトランジ
スタは、アドレスゲート及びメモリゲートを持つ、いわ
ゆるスプリットゲート構造を有している。そのため、各
メモリセルは、２トランジスタ／1 セルに酷似した構成
を有することとなり、セル面積が大きくなって、高集積
化には不利となっている。

【００２０】一方、図２０に示した不揮発性記憶装置Ｍ
２では、図１９に示したフローティングゲートタイプの
メモリトランジスタからなるメモリセルをマトリクス状
に配列しているので、各メモリセルは、１トランジスタ
／１セル構造を有している。また、ソースライン及びド
レインラインを、各トランジスタ形成領域でコンタクト
をとらない埋め込みラインとしている。そのため、セル
面積を縮小することができる。しかしながら、フローテ
ィングゲートタイプのメモリトランジスタは、ポリシリ
コンからなる２層のゲート、すなわちフローティングゲ
ートとコントロールゲートとを有しているので、比較的
製造プロセスが複雑となっている。というのは、フロー
ティングゲート−コントロールゲート、フローティング
ゲート−ソース、フローティングゲート−ドレイン、及
びフローティングゲート−基板間の各容量をそれぞれ所
望の値に調整するための、フローティングゲートとコン
トロールゲートとの重なり合う面積比（カップリング
比）の合わせ込みが難しいからである。また、ＦＮトン
ネル電流により、電荷をポリシリコンからなるフローテ
ィングゲートに注入することで、情報の書き換えを行っ
ているため、動作上高電圧を必要とし、消費電力が大き
くなっている。

【００２１】本発明は、上記に鑑み、セル面積が小さ
く、消費電力を低減することができ、製造プロセスが簡
単となる不揮発性記憶装置及びその製造方法の提供を目
的とする。

【００２２】

【課題を解決するための手段】本発明請求項１による課
題解決手段は、予め定められた第１の導電型式をした半
導体基板上に、電荷を注入したり、取り出したりするこ
とで情報の記憶を行う、メモリトランジスタからなる複
数のメモリセルが、行方向及び列方向に沿ってマトリク
ス状に配列形成されている不揮発性記憶装置であって、
上記半導体基板の表面層に、列方向に沿ってかつ行方向
に所定の間隔をあけて厚く形成された複数のフィールド
酸化膜、上記各フィールド酸化膜の一方側部に接続され
ていると共に、列方向に沿って、フィールド酸化膜より
も相対的に薄く形成された第１の埋め込み酸化膜、上記
各フィールド酸化膜の他方側部に接続されていると共
に、列方向に沿ってかつ第１の埋め込み酸化膜と所定の
間隔をあけて、フィールド酸化膜よりも相対的に薄く形
成された第２の埋め込み酸化膜、上記各第１の埋め込み
酸化膜の直下に、列方向に沿って形成され、各メモリト
ランジスタのソース領域となり、かつ列方向に沿って配
列するメモリセルで共有されたソースラインとなってい
る、上記第１の導電型式とは反対の第２の導電型式をし
た第１の埋め込み不純物拡散層、上記各第２の埋め込み
酸化膜の直下に、列方向に沿って形成され、各メモリト
ランジスタのドレイン領域となり、かつ列方向に沿って
配列するメモリセルで共有されたドレインラインとなっ
ている、上記第１の導電型式とは反対の第２の導電型式
をした第２の埋め込み不純物拡散層、上記各メモリトラ
ンジスタのソース領域及びドレイン領域で挟まれるよう
に生じる各チャネル領域の、予め定める一部領域上に形
成され、各チャネル領域で発生した電荷を蓄積する、窒
化膜を含む電荷蓄積層、上記各チャネル領域の予め定め
る一部領域を除く領域上に形成されたゲート酸化膜、並
びに上記各電荷蓄積層上に行方向に沿って形成され、行
方向に沿って配列するメモリセルで共有されたワードラ
インとなっているゲートを含むものである。

【００２３】請求項２による課題解決手段は、予め定め
られた第１の導電型式をした半導体基板上に、電荷を注
入したり、取り出したりすることで情報の記憶を行う、
メモリトランジスタからなる複数のメモリセルが、行方
向及び列方向に沿ってマトリクス状に配列形成されてい
る不揮発性記憶装置であって、上記半導体基板の表面層
に、列方向に沿ってかつ行方向に所定の間隔をあけて厚
く形成された複数のフィールド酸化膜、上記半導体基板
の表面層において、各フィールド酸化膜の一方側部に接
続すると共に、列方向に沿ってかつ行方向に所定の間隔
をあけて、フィールド酸化膜よりも相対的に薄く形成さ
れた第１の埋め込み酸化膜、上記半導体基板の表面層に
おいて、各フィールド酸化膜の他方側部に接続すると共
に、列方向に沿ってかつ第１の埋め込み酸化膜と所定の
間隔をあけて、フィールド酸化膜よりも相対的に薄く形
成された第２の埋め込み酸化膜、上記各第１の埋め込み
酸化膜の直下に、列方向に沿って形成され、各メモリト
ランシタのソース領域となり、かつ列方向に沿って配列
するメモリセルで共有されたソースラインとなってい
る、上記第１の導電型式とは反対の第２の導電型式をし
た第１の埋め込み不純物拡散層、上記各第２の埋め込み
酸化膜の直下に、列方向に沿って形成され、各メモリト
ランジスタのドレイン領域となり、かつ列方向に沿って
配列するメモリセルで共有されたドレインラインとなっ
ている、上記第１の導電型式とは反対の第２の導電型式
をした第２の埋め込み不純物拡散層、上記各第１の埋め
込み酸化膜に開口されたコンタクトホールを通して、各
第１の埋め込み不純物拡散層に接触するように形成され
た、第１の埋め込み不純物拡散層の拡散抵抗を低下させ
るための第１の配線層、上記各第２の埋め込み酸化膜に
開口されたコンタクトホールを通して、各第２の埋め込
み不純物拡散層に接触するように形成された、第２の埋
め込み不純物拡散層の拡散抵抗を低下させるための第２
の配線層、上記各メモリトランジスタのソース領域及び
ドレイン領域で挟まれるように生じる各チャネル領域
の、予め定める一部領域上に形成され、各チャネル領域
で発生した電荷を蓄積する、窒化膜を含む電荷蓄積層、
上記各チャネル領域の予め定める一部領域を除く領域上
に形成されたゲート酸化膜、並びに上記各電荷蓄積層上
に、各配線層と絶縁状態で行方向に沿って形成され、行
方向に沿って配列するメモリセルで共有されたワードラ
インとなっているゲートを含むものである。

【００２４】請求項３による課題解決手段は、請求項１
又は２記載の不揮発性記憶装置において、情報の書き込
み時に、選択メモリセルのワードライン並びにソースラ
イン及びドレインラインに対してそれぞれ所定の電圧を
印加し、当該選択メモリセル内のメモリトランジスタに
おいて、ゲートと基板との間にＦＮトンネル電流を発生
させ、チャネル領域で発生した電荷を電荷蓄積層に注入
し、選択されたメモリセルとワードラインを共有してい
る非選択メモリセルのソースライン及びドレインライン
に対して書込禁止電圧を印加し、当該非選択メモリセル
内のメモリトランジスタにおいて、ＦＮトンネル電流が
発生するのを防止し、電荷が電荷蓄積層に注入されない
ようにする書込手段、情報の消去時に、選択メモリセル
のワードライン並びにソースライン及びドレインライン
に対してそれぞれ所定の電圧を印加し、選択メモリセル
内のメモリトランジスタにおいて、ゲートと基板との間
で書き込み時とは逆方向のＦＮトンネル電流を発生さ
せ、電荷蓄積層に蓄積されている電荷を引抜くと共に、
書き込み時とは極性の異なる電荷を電荷蓄積層に注入す
る消去手段、並びに情報の読み出し時に、選択メモリセ
ルのソースラインを接地電位としておき、選択メモリセ
ルのワードラインに対して読出電圧を印加し、選択メモ
リセルのドレインラインに対して、セル電流を発生し得
るセンス電圧を印加する読出手段をさらに含むものであ
る。

【００２５】請求項４による課題解決手段は、請求項２
記載の不揮発性記憶装置を製造するための方法であっ
て、熱酸化により、予め定める第１の導電型式をした半
導体基板上に第１のパッド酸化膜を形成し、ＬＯＣＯＳ
法により、半導体基板の表面層に、列方向に沿ってかつ
行方向に所定の間隔をあけて複数のフィールド酸化膜を
ストライプ状に形成する工程、上記第１のパッド酸化膜
を除去し、半導体基板の一部表面を露出させた後、改め
て熱酸化を行い、半導体基板の露出面上にパッド酸化膜
を形成し、さらにこのパッド酸化膜上に、ダミーゲート
を列方向に沿ってかつ所定の間隔をあけてストライプ状
に形成する工程、上記ダミーゲートをマスクとして、上
記第１の導電型式とは反対の第２の導電型式をした不純
物イオンを注入する工程、ＬＯＣＯＳ法により、上記各
フィールド酸化膜の両側部に接続すると共に、列方向に
沿って、第１埋め込み酸化膜及び第２埋め込み酸化膜を
それぞれ所定の間隔をあけてフィールド酸化膜よりも相
対的に薄く形成すると同時に、各第１埋め込み酸化膜の
直下に第１の不純物拡散層を、各第２埋め込み酸化膜の
直下に第２の不純物拡散層をそれぞれ列方向に沿って自
己整合的に形成する工程、上記各第１の埋め込み酸化膜
及び各第２の埋め込み酸化膜にコンタクトホールをそれ
ぞれ開口し、各コンタクトホールを通して各第１の埋め
込み不純物拡散層及び各第２の埋め込み不純物拡散層に
接触するように、第１の埋め込み不純物拡散層及び第２
の埋め込み不純物拡散層の拡散抵抗を低下させるための
第１の配線層及び第２の配線層を形成する工程、上記ダ
ミーゲート及び第２のパッド酸化膜を除去し、半導体基
板の一部表面を露出させた後、全面に窒化膜を含む電荷
蓄積層を形成するする工程、上記各配線層上の電荷蓄積
膜の窒化膜を除去し、各配線層を選択的に酸化する工
程、上記各電荷蓄積層の予め定める一部領域を残して除
去し、半導体基板の表面を露出させた後、熱酸化によ
り、半導体基板の露出面上にゲート酸化膜を形成する工
程、並びに上記各電荷蓄積層上に、ゲートを行方向に沿
って形成する工程を含むものである。

【００２６】

【作用】上記請求項１による課題解決手段において、第
１のＮ⁺型埋め込み不純物拡散層を第１の埋め込み酸化
膜の直下に列方向に沿って形成してソースラインとし、
第２のＮ⁺型埋め込み不純物拡散層を第１の埋め込み酸
化膜の直下に列方向Ｙに沿って形成してドレインライン
としているので、ソースライン及びドレインラインをそ
れぞれビット毎に独立にした埋め込みビットライン型の
セルアレイとなる。そのため、トランジスタ形成領域で
ソースライン及びドレインラインのコンタクトをとらな
いで済み、コンタクトマージンが不要となる。よって、
セル面積を縮小することができる。

【００２７】さらに、窒化膜を含む電荷蓄積層としてい
るから、フローティングタイプのように、フローティン
グとコントロールゲートとのカップリングを考慮する必
要もないので、製造プロセスが簡単となる。請求項２に
よる課題解決手段では、ソースライン及びドレインライ
ンとなっている埋め込み不純物拡散層に、配線層を接触
させているので、埋め込み不純物拡散層の拡散抵抗が低
下し、消費電力の低減に繋がる。

【００２８】請求項３による課題解決手段において、ゲ
ートと基板との間のＦＮトンネル電流により電荷をＯＮ
Ｏ膜に注入したり、取り出したりすることで、情報の書
き換えが行えるため、情報の書き換えの際に係る動作電
圧を低く抑えることができる。よって、消費電力の低減
が可能となる。また、情報の読み出しに際しては、ＯＮ
Ｏ膜をチャネル領域の予め定める一部領域に形成してい
るため、ゲート酸化膜直下の半導体基板の表面が反転す
るか否かで、メモリトランジスタの導通／非導通が決定
される。そのため、読出電圧のばらつきがなくなる。

【００２９】請求項４による課題解決手段では、窒化膜
が酸化されにくいことを利用して、ポリシリコン配線層
上の窒化膜をエッチング除去し、配線層を選択的に酸化
しているので、配線層上に厚い絶縁膜を形成することが
でき、配線層とゲートとを層間絶縁膜なしで絶縁するこ
とができる。

【００３０】

【実施例】以下、本発明の第１実施例をを図１ないし図
１０に基づき詳述する。図１は本発明の第１実施例に係
る不揮発性記憶装置のパッシベーション膜を剥がした状
態を示す平面図、図２は図１のＩ−Ｉ断面図である。図
１及び図２を参照しつつ、本実施例に係る不揮発性記憶
装置Ｍ３の構成について説明する。

【００３１】不揮発性記憶装置Ｍ３は、単一のＰ型シリ
コン基板３０上に、電荷を注入したり、取り出したりす
ることで情報の記憶を行う、ＭＯＮＯＳ構造を有するメ
モリトランジスタＭＴｒ３１，ＭＴｒ３２，ＭＴｒ３
３，ＭＴｒ３４からなる複数のメモリセルＭＣ３１，Ｍ
Ｃ３２，ＭＣ３３，ＭＣ３４が、行方向Ｘ及び列方向Ｙ
に沿ってマトリクス状に配列形成されている。

【００３２】シリコン基板３０の表面層には、列方向Ｙ
に沿って配列するメモリセルＭＣ３１，ＭＣ３３とＭＣ
３２，ＭＣ３４とを素子分離する複数のフィールド酸化
膜３１１，３１２，３１３が、列方向Ｙに沿ってかつ行
方向Ｘに所定の間隔をあけて厚く形成されている。フィ
ールド酸化膜３１１，３１２，３１３は、ＳｉＯ₂から
なり、膜厚は６５００Å程度に設定されている。

【００３３】図において左端のフィールド酸化膜３１１
の一方側側部には、第１の埋め込み酸化膜３２１が接続
されている。同様に、中央のフィールド酸化膜３１２の
一方側側部には、第１の埋め込み酸化膜３２２が接続さ
れている。第１の埋め込み酸化膜３２１，３２２は、列
方向Ｙに沿って、フィールド酸化膜３１３，３１２，３
１３よりも相対的に薄く形成されている。また、中央の
フィールド酸化膜３１２の他方側側部は、第２の埋め込
み酸化膜３３１が接続されている。右端のフィールド酸
化膜３１３の他方側側部は、第２の埋め込み酸化膜３３
２が接続されている。第２の埋め込み酸化膜３３１，３
３２は、列方向Ｙに沿ってかつ第１の埋め込み酸化膜３
２１，３２２と所定の間隔をあけて、フィールド酸化膜
３１３，３１２，３１３よりも相対的に薄く形成されて
いる。埋め込み酸化膜３２１，３２２及び３３１，３３
２は、ＳｉＯ₂からなり、膜厚は３０００Å程度に設定
されている。

【００３４】第１の埋め込み酸化膜３２１の直下には、
メモリトランジスタＭＴｒ３１，ＭＴｒ３３のソース領
域となり、かつ列方向Ｙに沿って配列するメモリセルＭ
Ｃ３１，ＭＣ３３で共有されたソースラインＳＬ１とな
っている第１のＮ⁺型埋め込み不純物拡散層３４１が、
列方向Ｙに沿って形成されている。同様に、第１の埋め
込み酸化膜３２２の直下には、メモリトランジスタＭＴ
ｒ３２，ＭＴｒ３４のソース領域となり、かつ列方向Ｙ
に沿って配列するメモリセルＭＣ３２，ＭＣ３４で共有
されたソースラインＳＬ２となっている第１のＮ⁺型埋
め込み不純物拡散層３４２が、列方向Ｙに沿って形成さ
れている。つまり、第１のＮ⁺型埋め込み不純物拡散層
３４１，３４２は、トランジスタ形成領域でコンタクト
をとることなく、列方向Ｙに沿って配列するメモリセル
ＭＣ３１，ＭＣ３３及びＭＣ３２，ＭＣ３４のソースラ
インＳＬ１，ＳＬ２となっている。

【００３５】第２の埋め込み酸化膜３３１の直下には、
メモリトランジスタＭＴｒ３１，ＭＴｒ３３のドレイン
領域となり、かつ列方向Ｙに沿って配列するメモリセル
ＭＣ３１，ＭＣ３３で共有されたドレインラインＤＬ１
となっている第２のＮ⁺型埋め込み不純物拡散層３５１
が、列方向Ｙに沿って形成されている。同様に、第２の
埋め込み酸化膜３３２の直下には、メモリトランジスタ
ＭＴｒ３２，ＭＴｒ３４のドレイン領域となり、かつ列
方向Ｙに沿って配列するメモリセルＭＣ３２，ＭＣ３４
で共有されたドレインラインＤＬ２となっている第２の
Ｎ⁺型埋め込み不純物拡散層３５２が、列方向Ｙに沿っ
て形成されている。つまり、第１のＮ⁺型埋め込み不純
物拡散層３５１，３５２は、トランジスタ形成領域でコ
ンタクトをとることなく、列方向Ｙに沿って配列するメ
モリセルＭＣ３１，ＭＣ３３及びＭＣ３２，ＭＣ３４の
ドレインラインＤＬ１，ＤＬ２となっている。

【００３６】行方向Ｘに沿って配列するメモリセルＭＣ
３１，ＭＣ３２内のメモリトランジスタＭＴｒ３１，Ｍ
Ｔｒ３２における、ソース領域及びドレイン領域で挟ま
れるように生じるチャネル領域３６１，３６２の予め定
める一部領域上には、図２の如く、チャネル領域３６
１，３６２で発生した電荷を蓄積するＯＮＯ膜３７１，
３７２が形成されている。また、図示していないが、行
方向Ｘに沿って配列するメモリセルＭＣ３３，ＭＣ３４
内のメモリトランジスタＭＴｒ３３，ＭＴｒ３４におけ
るチャネル領域の予め定める一部領域上にも、チャネル
領域で発生した電荷を蓄積するＯＮＯ膜が形成されてい
る。ＯＮＯ膜は、従来公知の構造を有している。つま
り、ＯＮＯ膜は、電荷をトラップするトラップ窒化膜
を、電荷をトラップ窒化膜にトンネルさせ得るボトム酸
化膜及び電荷をトラップ窒化膜に長時間閉じ込めておく
ためのトップ酸化膜でサンドイッチした構造を有してい
る。ボトム酸化膜は、ＳｉＯ₂からなり、膜厚は２０Å
程度に設定され、トラップ窒化膜は、Ｓｉ₃Ｎ₄からな
り、膜厚は８０Å程度に設定され、トップ酸化膜は、Ｓ
ｉＯ₂からなり、膜厚は５０Å程度に設定されている。
なお、図２においては、ＯＮＯ膜をチャネル領域のドレ
イン領域側に配置しているが、ＯＮＯ膜をチャネル領域
のソース領域側に配置してもよく、あるいはソース領域
及びドレイン領域と所定の間隔をあけた状態でチャネル
領域の中央に配置してもよい。

【００３７】行方向Ｘに沿って配列するメモリトランジ
スタＭＴｒ３１，ＭＴｒ３２のチャネル領域３６１，３
６２の上記予め定める一部領域を除く領域上には、図２
の如く、ゲート酸化膜３８１，３８２が形成されてい
る。また、図示していないが、行方向Ｘに沿って配列す
るメモリトランジスタＭＴｒ３３，ＭＴｒ３４のチャネ
ル領域の上記予め定める一部領域を除く領域上にも、ゲ
ート酸化膜が形成されている。ゲート酸化膜ＳｉＯ₂か
らなり、膜厚は１００Å程度に設定されている。

【００３８】行方向Ｘに沿って配列するメモリトランジ
スタＭＴｒ３１，ＭＴｒ３２のＯＮＯ膜３７１，３７２
上には、図２の如く、行方向Ｘに沿って配列するメモリ
セルＭＣ３１，ＭＣ３２で共有されたワードラインＷＬ
１となっているゲート３９１が、行方向に沿って形成さ
れている。同様に、行方向Ｘに沿って配列するメモリト
ランジスタＭＴｒ３３，ＭＴｒ３４のＯＮＯ膜上には、
図１の如く、行方向Ｘに沿って配列するメモリセルＭＣ
３３，ＭＣ３４で共有されたワードラインＷＬ２となっ
ているゲート３９２が、行方向に沿って形成されてい
る。ゲート３９１，３９２は、Ｐを高濃度にドープして
低抵抗化したポリシリコンからなる。

【００３９】上記不揮発性記憶装置Ｍ３においては、第
１のＮ⁺型埋め込み不純物拡散層３４１，３４２を第１
の埋め込み酸化膜３２１，３２２の直下に列方向Ｙに沿
って形成してソースラインＳＬ１，ＳＬ２とし、第２の
Ｎ⁺型埋め込み不純物拡散層３５１，３５２を第１の埋
め込み酸化膜３３１，３３２の直下に列方向Ｙに沿って
形成してドレインラインＤＬ１，ＤＬ２としている。つ
まり、ソースラインＳＬ１，ＳＬ２及びドレインライン
ＤＬ１，ＤＬ２をそれぞれビット毎に独立にした埋め込
みビットライン型のセルアレイとしているため、トラン
ジスタ形成領域でソースラインＳＬ１，ＳＬ２及びドレ
インラインＤＬ１，ＤＬ２のコンタクトをとらないで済
み、コンタクトマージンが不要となる。よって、セル面
積を縮小することができる。

【００４０】さらに、電荷蓄積層としてＯＮＯ膜を形成
しているから、フローティングタイプのように、フロー
ティングとコントロールゲートとのカップリングを考慮
する必要もないので、製造プロセスが簡単となる。図７
ないし図１０は不揮発性記憶装置の製造方法を工程順に
示す概略断面図である。なお、図７ないし図１０におい
ては、説明の便宜上、１メモリセルのみを示している。
図７ないし図１０を参照しつつ、上記不揮発性記憶装置
Ｍ３の製造方法について説明する。

【００４１】まず、フィールド酸化膜を形成する。すな
わち、図７（ａ）に示すように、Ｐ型シリコン基板３０
を９００〜１０００℃で熱酸化し、１０００Å程度のパ
ッド酸化膜４０を形成し、次いでＣＶＤ(chemical vapo
r deposition) 法により、パッド酸化膜４０上に窒化シ
リコン（Ｓｉ₃Ｎ₄）膜４１を１０００Å程度形成す
る。この窒化シリコン膜４１上に、列方向Ｙに沿ってか
つ行方向Ｘに所定の間隔をあけてレジストパターン４２
をストライプ状に形成する。このレジストパターン４２
がこれからトランジスタを形成する領域を規定する領域
となる。その後、レジストパターン４２からはみ出た窒
化シリコン膜４１をエッチング除去する。この時点で、
レジストパターン４２は用済みとなるので、レジストパ
ターン４２を取り除く。次に、シリコン基板３０を約１
０００℃の水蒸気（Ｈ₂Ｏ）雰囲気で所定時間酸化す
る。そうすると、図７（ｂ）に示すように、窒化シリコ
ン膜４１で覆われていない部分のシリコン表面に６５０
０Å程度のＳｉＯ₂膜が成長する。その結果、フィール
ド酸化膜３１が、列方向Ｙに沿ってかつ行方向Ｘに所定
の間隔をあけてストライプ状に形成される。

【００４２】フィールド酸化膜形成工程が終了すると、
埋め込み酸化膜及び埋め込み不純物拡散層を形成する。
すなわち、図７（ｂ）に示すように、上記フィールド酸
化膜形成工程で使用した窒化シリコン膜４１、パッド酸
化膜４０をエッチング除去し、シリコン基板３０の表面
を露出させる。この状態で、図７（ｃ）に示すように、
改めて熱酸化を行い、シリコン基板３０上にパッド酸化
膜４３を１０００Å程度形成する。次いでＣＶＤ法によ
り、パッド酸化膜４３上に窒化シリコン膜４４を１００
０Å程度形成する。この窒化シリコン膜４４上に、上記
フィールド酸化膜形成工程で使用したレジストパターン
４２よりも小幅の、ダミーゲートとして用いるレジスト
パターン４５を列方向Ｙに沿ってストライプ状に形成す
る。その後、レジストパターン４５からはみ出た窒化シ
リコン膜４４をエッチング除去する。次に、図８（ａ）
に示すように、ダミーゲートとして用いるレジストパタ
ーン４５をマスクとして、Ｂをイオン注入する。この時
点で、レジストパターン４５は用済みとなるので、レジ
ストパターン４５を取り除く。つづいて、シリコン基板
３０を約１０００℃の水蒸気（Ｈ₂Ｏ）雰囲気で所定時
間酸化する。そうすると、図８（ｂ）に示すように、窒
化シリコン膜４４で覆われていない部分のシリコン表面
に３０００Å程度のＳｉＯ₂膜が成長する。その結果、
埋め込み酸化膜３２，３３が、フィールド酸化膜３１が
のバーズビークに接続すると共に、互いに所定の間隔を
あけて列方向Ｙに沿って形成される。このとき同時に、
埋め込み酸化膜３２，３３直下に、Ｎ⁺型埋め込み不純
物拡散層３４，３５が自己整合的に形成される。

【００４３】埋め込み酸化膜及び埋め込み不純物拡散層
の形成工程が終了すると、ＯＮＯ膜及びゲート酸化膜を
形成する。すなわち、図８（ｃ）に示すように、上記埋
め込み酸化膜及び埋め込み不純物拡散層の形成工程で使
用した窒化シリコン膜４４、パッド酸化膜４３をエッチ
ング除去し、シリコン基板３０の表面を露出させる。そ
して、従来公知の方法により、図９（ａ）に示すよう
に、全面に、ＳｉＯ₂からなるボトム酸化膜（約２０
Å）、Ｓｉ₃Ｎ₄からなるトラップ窒化膜（約８０Å）
及びＳｉＯ₂からなるトップ酸化膜（約５０Å）を順次
積層してＯＮＯ膜３７を形成する。次いで、図９（ｂ）
に示すように、ＯＮＯ膜３７の予め定める領域上にレジ
スト４６を塗布して、チャネル領域上にあるＯＮＯ膜３
７の一部をエッチング除去し、シリコン基板３０の表面
を露出させる。つづいて、シリコン表面の露出したシリ
コン基板３０を９００〜１０００℃で熱酸化を行う。そ
うすると、図９（ｃ）に示すように、シリコン基板３０
の表面にＳｉＯ₂膜が１００Å程度成長し、ゲート酸化
膜３８が形成される。

【００４４】ＯＮＯ膜及びゲート酸化膜の形成工程が終
了すると、ゲートを形成する。すなわち、図９（ｃ）に
示すように、ゲート酸化に用いたレジスト４６を取り除
く。そして、図１０（ａ）に示すように、全面にポリシ
リコンを堆積させ、堆積したポリシリコンを行方向に沿
ってストライプ状にパターニングする。そうすると、図
１０（ａ）に示すように、ゲート３９が行方向に沿って
形成される。

【００４５】ゲート形成工程が終了すると、パッシベー
ション膜を形成する。すなわち、図１０（ｂ）に示すよ
うに、全面にＰＳＧを堆積させて、パッシベーション膜
４７を形成する。上記のように、ＬＯＣＯＳ法により、
シリコン基板３０の表面層に、列方向に沿ってかつ行方
向に所定の間隔をあけてフィールド酸化膜３１をストラ
イプ状に形成してから、列方向に沿ってストライプ状に
形成された、ダミーゲートをマスクとして不純物イオン
を注入し、再度ＬＯＣＯＳ法により、埋め込み酸化膜３
２，３３をフィールド酸化膜３１の側部に接続した状態
で列方向に沿って形成すると同時に、自己整合的に埋め
込み不純物拡散層３４，３５を埋め込み酸化膜３２，３
３直下に列方向に形成している（図８（ａ）（ｂ）に示
す工程参照）。すなわち、２度のＬＯＣＯＳ法を採用す
ることにより、ソースライン及びドレインラインを、容
易に互いに分離独立した埋め込みビットラインとするこ
とができる。

【００４６】図３は不揮発性記憶装置の等価回路図であ
る。図３を参照しつつ、不揮発性記憶装置Ｍ３の電気的
構成を説明する。不揮発性記憶装置Ｍ３は、図３の如
く、上述した構造を有するメモリセルＭＣ３１，ＭＣ３
２，ＭＣ３３，ＭＣ３４からなるメモリセルアレーＭＡ
と、メモリセルアレーＭＡの周辺に配置されたＸデコー
ダＸＤ、ＹデコーダＹＤ及びセンスアンプＳＡとを備え
ている。

【００４７】ＸデコーダＸＤは、情報の書き込み、消去
及び読み出し時にワードラインＷＬ１、ＷＬ２に対して
所定の電圧を印加するためのものであって、行方向Ｘに
沿って配列されているメモリセルＭＣ３１，ＭＣ３２で
共有されているワードラインＷＬ１と、行方向Ｘに沿っ
て配列されているメモリセルＭＣ３３，ＭＣ３４で共有
されているワードラインＷＬ２とが接続されている。

【００４８】ＹデコーダＹＤは、情報の書き込み、消去
及び読み出し時にソースラインＳＬ１，ＳＬ２及びドレ
インラインＤＬ１，ＤＬ２に対して所定の電圧を印加す
るためのものであって、列方向Ｙに沿って配列されてい
るメモリセルＭＣ３１，ＭＣ３３で共有されているソー
スラインＳＬ１及びドレインラインＤＬ１と、列方向Ｙ
に沿って配列されているメモリセルＭＣ３２，ＭＣ３４
で共有されているソースラインＳＬ２及びドレインライ
ンＤＬ２とに接続されている。

【００４９】センスアンプＳＡは、情報の読み出し時に
選択されたメモリセル内にセル電流が流れるか否かを検
出するものであって、ＹデコーダＹＤに接続されてい
る。図４は情報の書き込み時において選択されたメモリ
セルの動作を示す図、図５は情報の消去時において選択
されたメモリセルの動作を示す図、図６は情報の読み出
し時において選択されたメモリセルの動作を示す図であ
る。図３及び図４ないし図６並びに表３を参照しつつ、
上記不揮発性記憶装置Ｍ３における情報の書き込み、消
去及び読み出しの各動作について説明する。なお、表３
においては、情報の書き込み、読み出しに際し、図３に
示すメモリセルＭＣ３１を選択した場合を想定してい
る。

【００５０】

【表３】

【００５１】＜書き込み（ＷＲＩＴＥ）＞情報の書き込
み時には、メモリセルＭＣ３１を選択すべく、Ｘデコー
ダＸＤにより、ワードラインＷＬ１に対して書込電圧Ｖ
_H（例えば１２Ｖ）を印加し、ＹデコーダＹＤにより、
ソースラインＳＬ１及びドレインラインＤＬ１に対して
０Ｖを印加する。同時に、ＸデコーダＸＤにより、ワー
ドラインＷＬ２に対して０Ｖを印加し、ＹデコーダＹＤ
により、ソースラインＳＬ１及びドレインラインＤＬ１
に対して書込禁止電圧Ｖ_i（例えば５〜６Ｖ）を印加す
る。なお、書込禁止電圧Ｖ_iとは、選択メモリセル内の
ワードラインに対して印加される電圧と、選択メモリセ
ル内のソースライン及びドレインラインに対して印加さ
れる電圧との中間電圧である。

【００５２】そうすると、選択メモリセルＭＣ３１内の
メモリトランジスタＭＴｒ３１においては、図４に示す
ように、ゲート３９１−基板３０間でＦＮトンネル電流
が発生する。このＦＮトンネル電流によって、チャネル
エレクトロンがＯＮＯ膜３７１に注入され、情報の書き
込み状態となる。この結果、選択メモリセルＭＣ３１
は、エンハンスメント状態となる。

【００５３】また、ワードラインＷＬ１を共有している
非選択メモリセルＭＣ３２内のメモリトランジスタＭＴ
ｒ３２においては、ゲート−基板間にＦＮトンネル電流
が発生し得る電圧が印加されるものの、ソース及びドレ
インに上記書込禁止電圧Ｖ_iが印加されるため、結果的
にゲート−基板間の電位差が減少し、ＦＮトンネル電流
の発生が防止される。よって、非選択メモリセルＭＣ３
２に誤って情報が書き込まれることはない。＜消去（ＥＲＡＳＥ）＞情報の消去は、ワードライン毎
に一括して行われる。つまり、ＸデコーダＸＤにより、
ワードラインＷＬ１に対して消去電圧−Ｖ_Hを印加し、
ワードラインＷＬ２に対して０Ｖを印加し、Ｙデコーダ
ＹＤにより、ソースラインＳＬ１，ＳＬ２及びドレイン
ラインＤＬ１，ＤＬ２に対して０Ｖを印加する。

【００５４】そうすると、例えばメモリセルＭＣ３１内
のメモリトランジスタＭＴｒ３１においては、図５に示
すように、ゲート３９１−基板３０間に書き込み時とは
逆のバイアスがかかり、ゲート３９１−基板３０間に書
き込み時とは逆のＦＮトンネル電流が発生する。このＦ
Ｎトンネル電流によって、ＯＮＯ膜３７１に蓄積されて
いるエレクトロンが基板３１側に引き抜かれると共に、
ホールがＯＮＯ膜３７１に注入され、情報の消去状態と
なる。その結果、メモリセルＭＣ３１はデプレッション
状態となる。

【００５５】なお、情報を一括して消去することもでき
る。情報の一括消去を行う場合には、ワードラインＷＬ
１，ＷＬ２に対して消去電圧−Ｖ_Hを印加し、ソースラ
インＳＬ１，ＳＬ２及びドレインラインＤＬ１，ＤＬ２
に対して０Ｖを印加すればよい。また、上記したゲート
負電圧消去法の他に、例えばワードラインＷＬ１に対し
て０Ｖを印加し、ワードラインＷＬ２に対してＶ_iを印
加し、ソースラインＳＬ１，ＳＬ２及びドレインライン
ＤＬ１，ＤＬ２に対してＶ_Hを印加して、ワードライン
ＷＬ１毎に一括消去してもよい。この場合、ゲート−基
板間にＦＮトンネル電流を発生させ、エレクトロンを基
板側へ引き抜くために、基板に電源電圧をかけておく必
要がある。＜読み出し（ＲＥＡＤ）＞情報の読み出しを行う際に
は、ＸデコーダＸＤにより、ワードラインＷＬ１に対し
て０Ｖを印加し、ＹデコーダＹＤにより、ソースライン
ＳＬ２及びドレインラインＤＬ１に対して０Ｖを印加し
ておく。この状態で、メモリセルＭＣ３１を選択すべ
く、ＸデコーダＸＤによりワードラインＷＬ１に対して
読出電圧Ｖ_READ（例えば３Ｖ）を印加し、ＹデコーダＹ
Ｄにより、ソースラインＳＬに対して０Ｖを印加し、ビ
ットラインＢＬ１に対してセンス電圧Ｖ_SENS（例えば１
Ｖ）を印加する。なお、センス電圧Ｖ_SENSとは、選択メ
モリセル内でセル電流を発生させるための電圧である。

【００５６】そうすると、図６（ａ）（ｂ）に示すよう
に、ゲート酸化膜３８１の直下のシリコン基板３０の表
面は、読出電圧Ｖ_READの影響を受ける。その結果、基板
３０の表面には、この基板３０のホール濃度と等しい濃
度のエレクトロンが誘起され、反転層ＩＬが生じること
になる。このとき、図６（ａ）に示すように、選択メモ
リセルＭＣ３１に情報が書き込まれておれば、選択メモ
リセルＭＣ３１はエンハンスメント状態にあるので、セ
ル電流が流れない。つまり、メモリトランジスタＴｒ３
１のＯＮＯ膜３７１内には、エレクトロンが蓄積されて
いるので、ＯＮＯ膜３７１直下のシリコン基板３０の表
面は、エレクトロンの影響を受け、正の電荷が整列して
いる。そのため、上記シリコン基板３０の表面で整列し
ている正電荷と、反転層ＩＬとが反発し、メモリトラン
ジスタＴｒ３１にチャネルが形成されない。よって、メ
モリトランジスタＴｒ３１においては、ドレイン領域３
５１からソース領域３４１に向かって電流が流れない。
一方、図６（ｂ）に示すように、選択メモリセルＭＣ３
１に情報の消去状態であれば、選択メモリセルＭＣ３１
はデプレッション状態にあるので、セル電流が流れる。
つまり、メモリトランジスタＴｒ３１のＯＮＯ膜３７１
内にホールが蓄積されているので、ＯＮＯ膜３７１直下
のシリコン基板３０の表面は、ホールの影響を受け、負
の電荷が整列している。そのため、上記シリコン基板３
０の表面で整列している負電荷と、反転層ＩＬとが結合
し、メモリトランジスタＴｒ３１にチャネルが形成され
る。よって、メモリトランジスタＴｒ３１においては、
ドレイン領域３５１からソース領域３４１に向かって電
流が流れる。この２つの状態をセンスアンプＳＡでセン
シングすれば、選択メモリセル３１に記憶されている情
報の読み出しが達成される。

【００５７】このように、読出電圧Ｖ_READ、すなわち選
択メモリセル内のメモリトランジスタの導通させるため
のしきい値電圧Ｖ_THは、ＯＮＯ膜をチャネル領域の予め
定める一部領域に形成しているため、ゲート酸化膜直下
（ＯＮＯ膜が形成されている領域以外のチャネル領域）
のシリコン基板の表面が反転するか否かで決定される。
つまり、ゲート酸化膜直下のシリコン基板の表面が反転
するか否かで、メモリトランジスタの導通／非導通が決
定される。そのため、読出電圧Ｖ_READのばらつきがなく
なる。

【００５８】本実施例の不揮発性記憶装置Ｍ３において
は、ゲートー基板間のＦＮトンネル電流により電荷をＯ
ＮＯ膜に注入したり、取り出したりすることで、情報の
書き換え（ＷＲＩＴＥ／ＥＲＡＳＥ）が行えるため、情
報の書き換えの際に係る動作電圧を低く抑えることがで
きる。よって、消費電力の低減が可能となる。次に、本
発明の第２実施例を図１１ないし図１６に基づいて詳述
する。

【００５９】図１１は本発明の第２実施例に係る不揮発
性記憶装置のパッシベーション膜を剥がした状態を示す
平面図、図１２は図１のＩ−Ｉ断面図である。図１１及
び図１２を参照しつつ、本実施例に係る不揮発性記憶装
置Ｍ３の構成について説明する。本実施例の不揮発性記
憶装置Ｍ３は、ソースラインＳＬ１，ＳＬ２及びドレイ
ンラインＤＬ１，ＤＬ２となっている各埋め込み不純物
拡散層３４１，３４２及び３５１，３５２の拡散抵抗を
低下させるために、ポリシリコン配線層５０１，５０２
及び５１１，５１２を備えている点で、第１実施例と異
なっている。

【００６０】つまり、第１のポリシリコン配線層５０
１，５０２は、各第１の埋め込み酸化膜３２１，３２２
に開口されたコンタクトホール６１１，６１２を通し
て、各第１のＮ⁺型埋め込み不純物拡散層３４１，３４
２に接触するように、列方向に沿って形成されている。
第２のポリシリコン配線層５１１，５１２は、各第２の
埋め込み酸化膜３３１，３３２に開口されたコンタクト
ホール６２１，６２２を通して、各第２のＮ⁺型埋め込
み不純物拡散層３５１，３５２に接触するように、列方
向に沿って形成されている。そして、各ポリシリコン配
線層５０１，５０２及び５１１，５１２と、ワードライ
ンＷＬ１，ＷＬ２となっているゲート３９１，３９１と
の間には、絶縁膜５２１，５２２及び５３１，５３２が
介在されているる。なお、ポリシリコン配線層５０１，
５０２及び５１１，５１２は、ビット単位で設けている
が、各セル単位で設けてもよい。

【００６１】上記不揮発性記憶装置Ｍ３においては、ソ
ースラインＳＬ１，ＳＬ２及びドレインラインＤＬ１，
ＤＬ２となっている埋め込み不純物拡散層３４１，３４
２及び３５１，３５２に、ポリシリコン配線層５０１，
５０２及び５１１，５１２を接触させているので、埋め
込み不純物拡散層３４１，３４２及び３５１，３５２の
拡散抵抗が低下し、消費電力の低減に繋がる。

【００６２】なお、上記不揮発性記憶装置Ｍ３における
情報の書き込み、消去及び読み出しの各動作は、第１実
施例に示した動作方法と同様であるので説明を省略す
る。図１３ないし図１６は不揮発性記憶装置の製造方法
を工程順に示す概略断面図である。なお、図１３ないし
図１６においては、説明の便宜上、１メモリセルのみを
示している。図１３ないし図１６を参照しつつ、上記不
揮発性記憶装置Ｍ３の製造方法について説明する。

【００６３】埋め込み酸化膜及び埋め込み不純物拡散層
を形成するまでの工程は、第１実施例と同様であるので
説明を省略する。そして、埋め込み酸化膜及び埋め込み
不純物拡散層の形成工程が終了すると、ポリシリコン配
線層を形成する。すなわち、図１３（ａ）に示すよう
に、埋め込み酸化膜及び埋め込み不純物拡散層の形成工
程で使用した窒化シリコン膜４４、パッド酸化膜４３を
そのまま残した状態で、埋め込み酸化膜３２，３３を除
く領域上にレジストパターン６０を形成する。次いで、
図１３（ｂ）に示すように、レジストパターン６０をマ
スクとしてウェットエッチングを行い、埋め込み酸化膜
３２，３３にコンタクトホール６１，６２を開口する。
この時点でレジストパターン６０は用済であるので、レ
ジストパターン６０を取り除く。その後、全面にポリシ
リコン６３を堆積する。そして、図１３（ｃ）に示すよ
うに、堆積したポリシリコン６３を列方向に沿ってスト
ライプ状にパターニングして、ポリシリコン配線層５
０，５１を形成する。

【００６４】ポリシリコン配線層形成工程が終了する
と、ＯＮＯ膜を形成する。すなわち、図１４（ａ）
（ｂ）に示すように、窒化シリコン膜４４、パッド酸化
膜４３を順次エッチング除去して、シリコン基板３０の
表面を露出させる。次いで、図１４（ｃ）に示すよう
に、全面にボトム酸化膜３７ａ、トラップ窒化膜３７ｂ
を順次形成する。そして、図１５（ａ）に示すように、
ポリシリコン配線層５０，５１を除く領域上にレジスト
パターン６４を形成し、ポリシリコン配線層５０，５１
上の窒化膜３７ｂをエッチング除去し、酸化膜３７ａを
露出させる。この時点でレジストパターン６４は用済で
あるので、レジストパターン６４を取り除く。その後、
ウェット酸化により、全面にＳｉＯ₂を成長させる。そ
うすると、図１５（ｂ）に示すように、チャネル領域上
では、窒化膜３７ｂが残存しているため、ＳｉＯ₂があ
まり成長せず、薄いトップ酸化膜３７ｃが形成される。
一方、ポリシリコン配線層５０，５１上では、酸化膜３
７ａが露出されているため、ＳｉＯ ₂が効率良く成長
し、厚い絶縁膜５２，５３が形成される。つまり、チャ
ネル領域上にはＯＮＯ膜３７が形成され、ポリシリコン
配線層５０，５１上には厚い絶縁膜５２，５３が形成さ
れる。

【００６５】ＯＮＯ膜形成工程が終了すると、ゲート酸
化膜及びゲートを形成する。すなわち、図１５（ｃ）に
示すように、ＯＮＯ膜３７の予め定める領域上にレジス
ト６５を塗布し、チャネル領域上にあるＯＮＯ膜３７の
一部をエッチング除去し、シリコン基板３０の表面を露
出させる。つづいて、図１６（ａ）に示すように、シリ
コン表面の露出したシリコン基板３０を９００〜１００
０℃で熱酸化を行い、シリコン基板３０の表面にゲート
酸化膜３８を１００Å程度成長させる。そして、ゲート
酸化に用いたレジスト６５を取り除く。そして、全面に
ポリシリコンを堆積させ、堆積したポリシリコンを行方
向に沿ってストライプ状にパターニングする。そうする
と、ゲート３９が行方向に沿って形成される。

【００６６】ゲート形成工程が終了すると、パッシベー
ション膜を形成する。すなわち、図１６（ｂ）に示すよ
うに、全面にＰＳＧを堆積させて、パッシベーション膜
４７を形成する。上記のように、図１５（ａ）（ｂ）に
示す工程では、窒化膜が酸化されにくいことを利用し
て、ポリシリコン配線層５０，５１上の窒化膜３７ｂを
エッチング除去し、酸化膜３７ａを露出させ、チャネル
領域上に窒化膜３７ｂを残した状態で酸化を行うことに
より、チャネル領域の窒化膜３７ｂ上にトップ酸化膜３
７ｃを形成すると同時に、ポリシリコン配線層５０，５
１上に厚い絶縁膜５２，５３を形成することができる。
よって、改めて後の工程でポリシリコン配線層５０，５
１とゲート３９とを互いに絶縁するための層間絶縁膜を
形成する必要がなくなる。つまり、ポリシリコン配線層
５０，５１とゲート３９とを層間絶縁膜なしで絶縁する
ことができる。

【００６７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正及び変更を加
え得ることは勿論である。例えば、上記実施例において
は、メモリトランジスタがＭＯＮＯＳ構造を有する場合
について記載したが、メモリトランジスタをＭＮＯＳ構
造としてもよく、またＮ型シリコン基板を使用してもよ
い。

【００６８】

【発明の効果】以上の説明から明らかな通り、本発明請
求項１によると、ソースライン及びドレインラインのコ
ンタクトマージンが不要となり、セル面積を縮小するこ
とができる。また、窒化膜を含む電荷蓄積層としている
から、フローティングとコントロールゲートとのカップ
リングを考慮する必要もなく、製造プロセスが簡単とな
る。

【００６９】請求項２では、埋め込み不純物拡散層の拡
散抵抗が低下し、消費電力の低減に繋がる。請求項３に
よると、ゲートと基板との間でのＦＮトンネル電流によ
り情報の書き換えが行えるため、情報の書き換えの際に
係る動作電圧を低く抑えることができ、消費電力の低減
が可能となる。また、情報の読み出しに際しては、ゲー
ト酸化膜直下の半導体基板の表面が反転するか否かで、
メモリトランジスタの導通／非導通が決定されるため、
読出電圧のばらつきがなくなる。

【００７０】請求項４では、窒化膜が酸化されにくいこ
とを利用して、配線層上に選択的に厚い絶縁膜を形成す
ることができるので、配線層とゲートとを層間絶縁膜な
しで絶縁することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る不揮発性記憶装置の
パッシベーション膜を剥がした状態を示す平面図であ
る。

【図２】図１のＩ−Ｉ断面図である。

【図３】不揮発性記憶装置の等価回路図である。

【図４】情報の書き込み時において選択されたメモリセ
ルの動作を示す図である。

【図５】情報の消去時において選択されたメモリセルの
動作を示す図である。

【図６】情報の読み出し時において選択されたメモリセ
ルの動作を示す図である。

【図７】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。

【図８】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。

【図９】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。

【図１０】不揮発性記憶装置の製造方法を工程順に示す
概略断面図である。

【図１１】本発明の第２実施例に係る不揮発性記憶装置
のパッシベーション膜を剥がした状態を示す平面図であ
る。

【図１２】図１１のＩ−Ｉ断面図である。

【図１３】不揮発性記憶装置の製造方法を工程順に示す
概略断面図である。

【図１４】不揮発性記憶装置の製造方法を工程順に示す
概略断面図である。

【図１５】不揮発性記憶装置の製造方法を工程順に示す
概略断面図である。

【図１６】不揮発性記憶装置の製造方法を工程順に示す
概略断面図である。

【図１７】従来のＭＯＮＯＳ構造を有するメモリトラン
ジスタを示す概略断面図である。

【図１８】従来のＭＯＮＯＳ構造を有するメモリトラン
ジスタを利用した不揮発性記憶装置の等価回路図であ
る。

【図１９】従来のフローティングゲートタイプのメモリ
トランジスタを示す概略断面図である。

【図２０】従来のフローティングゲートタイプのメモリ
トランジスタを利用した不揮発性記憶装置の等価回路図
である。

【符号の説明】

Ｍ３不揮発性記憶装置ＭＡメモリセルアレーＭＣ３１〜ＭＣ３４メモリセルＭＴｒ３１〜ＭＴｒ３４メモリトランジスタＸＤＸデコーダＹＤＹデコーダＳＡセンスアンプ３０シリコン基板３１１〜３１３フィールド酸化膜３２１，３２２，３３１，３３２埋め込み酸化膜３４１，３４２，３５１，３５２埋め込み不純物拡散
層３６１，３６２チャネル領域３７１，３７２ＯＮＯ膜３８１，３８２ゲート酸化膜３９１，３９２ゲート５０１，５０２，５１，５１１，５１２ポリシリコン
配線層５２１，５２２，５３，５３１，５３２絶縁膜６１１，６１２，６２１，６２２コンタクトホールＷＬ１，ＷＬ２ワードラインＳＬ１，ＳＬ２ソースラインＤＬ１，ＤＬ２ドレインライン

Claims

【特許請求の範囲】

【請求項１】予め定められた第１の導電型式をした半導
体基板上に、電荷を注入したり、取り出したりすること
で情報の記憶を行う、メモリトランジスタからなる複数
のメモリセルが、行方向及び列方向に沿ってマトリクス
状に配列形成されている不揮発性記憶装置であって、上記半導体基板の表面層に、列方向に沿ってかつ行方向
に所定の間隔をあけて厚く形成された複数のフィールド
酸化膜、上記各フィールド酸化膜の一方側部に接続されていると
共に、列方向に沿って、フィールド酸化膜よりも相対的
に薄く形成された第１の埋め込み酸化膜、上記各フィールド酸化膜の他方側部に接続されていると
共に、列方向に沿ってかつ第１の埋め込み酸化膜と所定
の間隔をあけて、フィールド酸化膜よりも相対的に薄く
形成された第２の埋め込み酸化膜、上記各第１の埋め込み酸化膜の直下に、列方向に沿って
形成され、各メモリトランジスタのソース領域となり、
かつ列方向に沿って配列するメモリセルで共有されたソ
ースラインとなっている、上記第１の導電型式とは反対
の第２の導電型式をした第１の埋め込み不純物拡散層、上記各第２の埋め込み酸化膜の直下に、列方向に沿って
形成され、各メモリトランジスタのドレイン領域とな
り、かつ列方向に沿って配列するメモリセルで共有され
たドレインラインとなっている、上記第１の導電型式と
は反対の第２の導電型式をした第２の埋め込み不純物拡
散層、上記各メモリトランジスタのソース領域及びドレイン領
域で挟まれるように生じる各チャネル領域の、予め定め
る一部領域上に形成され、各チャネル領域で発生した電
荷を蓄積する、窒化膜を含む電荷蓄積層、上記各チャネル領域の予め定める一部領域を除く領域上
に形成されたゲート酸化膜、並びに上記各電荷蓄積層上
に行方向に沿って形成され、行方向に沿って配列するメ
モリセルで共有されたワードラインとなっているゲート
を含むことを特徴とする不揮発性記憶装置。
【請求項２】予め定められた第１の導電型式をした半導
体基板上に、電荷を注入したり、取り出したりすること
で情報の記憶を行う、メモリトランジスタからなる複数
のメモリセルが、行方向及び列方向に沿ってマトリクス
状に配列形成されている不揮発性記憶装置であって、上記半導体基板の表面層に、列方向に沿ってかつ行方向
に所定の間隔をあけて厚く形成された複数のフィールド
酸化膜、上記半導体基板の表面層において、各フィールド酸化膜
の一方側部に接続すると共に、列方向に沿ってかつ行方
向に所定の間隔をあけて、フィールド酸化膜よりも相対
的に薄く形成された第１の埋め込み酸化膜、上記半導体基板の表面層において、各フィールド酸化膜
の他方側部に接続すると共に、列方向に沿ってかつ第１
の埋め込み酸化膜と所定の間隔をあけて、フィールド酸
化膜よりも相対的に薄く形成された第２の埋め込み酸化
膜、上記各第１の埋め込み酸化膜の直下に、列方向に沿って
形成され、各メモリトランシタのソース領域となり、か
つ列方向に沿って配列するメモリセルで共有されたソー
スラインとなっている、上記第１の導電型式とは反対の
第２の導電型式をした第１の埋め込み不純物拡散層、上記各第２の埋め込み酸化膜の直下に、列方向に沿って
形成され、各メモリトランジスタのドレイン領域とな
り、かつ列方向に沿って配列するメモリセルで共有され
たドレインラインとなっている、上記第１の導電型式と
は反対の第２の導電型式をした第２の埋め込み不純物拡
散層、上記各第１の埋め込み酸化膜に開口されたコンタクトホ
ールを通して、各第１の埋め込み不純物拡散層に接触す
るように形成された、第１の埋め込み不純物拡散層の拡
散抵抗を低下させるための第１の配線層、上記各第２の埋め込み酸化膜に開口されたコンタクトホ
ールを通して、各第２の埋め込み不純物拡散層に接触す
るように形成された、第２の埋め込み不純物拡散層の拡
散抵抗を低下させるための第２の配線層、上記各メモリトランジスタのソース領域及びドレイン領
域で挟まれるように生じる各チャネル領域の、予め定め
る一部領域上に形成され、各チャネル領域で発生した電
荷を蓄積する、窒化膜を含む電荷蓄積層、上記各チャネル領域の予め定める一部領域を除く領域上
に形成されたゲート酸化膜、並びに上記各電荷蓄積層上
に、各配線層と絶縁状態で行方向に沿って形成され、行
方向に沿って配列するメモリセルで共有されたワードラ
インとなっているゲートを含むことを特徴とする不揮発
性記憶装置。
【請求項３】請求項１又は２記載の不揮発性記憶装置に
おいて、情報の書き込み時に、選択メモリセルのワードライン並
びにソースライン及びドレインラインに対してそれぞれ
所定の電圧を印加し、当該選択メモリセル内のメモリト
ランジスタにおいて、ゲートと基板との間にＦＮトンネ
ル電流を発生させ、チャネル領域で発生した電荷を電荷
蓄積層に注入し、選択されたメモリセルとワードライン
を共有している非選択メモリセルのソースライン及びド
レインラインに対して書込禁止電圧を印加し、当該非選
択メモリセル内のメモリトランジスタにおいて、ＦＮト
ンネル電流が発生するのを防止し、電荷が電荷蓄積層に
注入されないようにする書込手段、情報の消去時に、選択メモリセルのワードライン並びに
ソースライン及びドレインラインに対してそれぞれ所定
の電圧を印加し、選択メモリセル内のメモリトランジス
タにおいて、ゲートと基板との間で書き込み時とは逆方
向のＦＮトンネル電流を発生させ、電荷蓄積層に蓄積さ
れている電荷を引抜くと共に、書き込み時とは極性の異
なる電荷を電荷蓄積層に注入する消去手段、並びに情報
の読み出し時に、選択メモリセルのソースラインを接地
電位としておき、選択メモリセルのワードラインに対し
て読出電圧を印加し、選択メモリセルのドレインライン
に対して、セル電流を発生し得るセンス電圧を印加する
読出手段をさらに含むことを特徴とする不揮発性記憶装
置。
【請求項４】請求項２記載の不揮発性記憶装置を製造す
るための方法であって、熱酸化により、予め定める第１の導電型式をした半導体
基板上に第１のパッド酸化膜を形成し、ＬＯＣＯＳ法に
より、半導体基板の表面層に、列方向に沿ってかつ行方
向に所定の間隔をあけて複数のフィールド酸化膜をスト
ライプ状に形成する工程、上記第１のパッド酸化膜を除去し、半導体基板の一部表
面を露出させた後、改めて熱酸化を行い、半導体基板の
露出面上にパッド酸化膜を形成し、さらにこのパッド酸
化膜上に、ダミーゲートを列方向に沿ってかつ所定の間
隔をあけてストライプ状に形成する工程、上記ダミーゲートをマスクとして、上記第１の導電型式
とは反対の第２の導電型式をした不純物イオンを注入す
る工程、ＬＯＣＯＳ法により、上記各フィールド酸化膜の両側部
に接続すると共に、列方向に沿って、第１埋め込み酸化
膜及び第２埋め込み酸化膜をそれぞれ所定の間隔をあけ
てフィールド酸化膜よりも相対的に薄く形成すると同時
に、各第１埋め込み酸化膜の直下に第１の不純物拡散層
を、各第２埋め込み酸化膜の直下に第２の不純物拡散層
をそれぞれ列方向に沿って自己整合的に形成する工程、上記各第１の埋め込み酸化膜及び各第２の埋め込み酸化
膜にコンタクトホールをそれぞれ開口し、各コンタクト
ホールを通して各第１の埋め込み不純物拡散層及び各第
２の埋め込み不純物拡散層に接触するように、第１の埋
め込み不純物拡散層及び第２の埋め込み不純物拡散層の
拡散抵抗を低下させるための第１の配線層及び第２の配
線層を形成する工程、上記ダミーゲート及び第２のパッド酸化膜を除去し、半
導体基板の一部表面を露出させた後、全面に窒化膜を含
む電荷蓄積層を形成するする工程、上記各配線層上の電荷蓄積膜の窒化膜を除去し、各配線
層を選択的に酸化する工程、上記各電荷蓄積層の予め定める一部領域を残して除去
し、半導体基板の表面を露出させた後、熱酸化により、
半導体基板の露出面上にゲート酸化膜を形成する工程、
並びに上記各電荷蓄積層上に、ゲートを行方向に沿って
形成する工程を含むことを特徴とする不揮発性記憶装置
の製造方法。