JPH0262074A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH0262074A
JPH0262074A JP63213202A JP21320288A JPH0262074A JP H0262074 A JPH0262074 A JP H0262074A JP 63213202 A JP63213202 A JP 63213202A JP 21320288 A JP21320288 A JP 21320288A JP H0262074 A JPH0262074 A JP H0262074A
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有馬　秀明
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関するもので、特
１こ電気的に情報の書込と消去が可能な不揮発性記憶装
置、いわゆるＥＥＰＲＯＭ　（Ｅ　１ｅｃｔｒｉｃａｌ
ｌｙ　　Ｅｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａ
ｍｍａｂｌｅ　　Ｒｅａｄ　　０ｎｌｙ　　Ｍｅｍｏｒ
ｙ）の構造に関するものである。
［従来の技術］ 第８図は一般のＥＥＰＲＯＭの構成を示すブロック図で
ある。
図を参照して、このＥＥＦＲＯＭは、メモリセルを含む
メモリアレイ５０と、外部からロウアドレス信号を受け
るロウアドレスバッファ５１と、コラムアドレス信号を
受けるコラムアドレスバッファ５２と、これらのアドレ
ス信号をデコードして、特定のメモリセルに指定された
ワード線およびビット線に電圧を与えるロウデコーダ５
３およびコラムデコーダ５４と、２つのデコーダにより
指定されたメモリセルにストアされた信号をＹゲート５
５を介して読出すセンスアンプ５６と、読出された信号
を出力するための出力バッファ５７と、外部から制御信
号を受けて各部に与える制御信号人力バッファ５８とを
含む。
ここでセンスアンプ５６は、メモリセルにストアされた
信号を検出し、それを増幅して出力バッファ５７に与え
るものである。
第９図は、第８図に示されているメモリアレイおよびＹ
ゲートの具体的構成を示す回路図である。
図を参照して、Ｙゲート５５はｌ１０ｔＩ７０とビット
線５との間に接続されたトランジスタ６８と、ＣＧ線７
１とコントロールゲート線２１との間に接続されたトラ
ンジスタ６つとを含む。トランジスタ６８および６９の
ゲートにＹゲート信号Ｙ２が与えられる。Ｙゲート信号
Ｙ１が与えられるトランジスタも同様に接続されている
。
メモリアレイ５０では４ビツトのメモリセルが示されて
いる。たとえば、１つのメモリセルはフローティングゲ
ートを有するメモリトランジスタ６３と、ゲートがワー
ド線２０に接続されメモリトランジスタ６３にストアさ
れた信号をビット線５に与える選択用トランジスタ６２
とを含む。選択用トランジスタ６４は、ゲートがワード
線２０に接続され、コントロールゲート線２１の信号を
メモリトランジスタ６３のゲートに与えるよう接続され
る。１バイトを構成する各ビットのメモリトランジスタ
６３のソースは、共通のソース線２２に接続される。
以下、動作について説明する。
メモリトランジスタ６３は、そのフローティングゲート
に電子が蓄えられているか否かによって２値の信号を記
憶する。電子が蓄えられているとき、トランジスタ６３
のしきい値電圧が高くなる。
これによって、トランジスタ６３は読出動作においてオ
フする。この状態を情報“１″がストアされているもの
と仮定する。電子が蓄えられていないとき、トランジス
タ６３のしきい値電圧は負となる。これにより、トラン
ジスタ６３は読出動作においてオンする。この状態を情
報“０”がストアされているものと仮定する。
センスアンプから読出のための電圧がトランジスタ６８
を介してビット線５に与えられ、この電圧がさらにトラ
ンジスタ６２を介してメモリトランジスタ６３に与えら
れる。これにより、センスアンプにおいて、メモリトラ
ンジスタ６３に電流か流れるか否かを検出することによ
って、メモリトランジスタ６３にストアされた信号を読
出すことができる。
第１０図は従来のＥＥＰＲＯＭのメモリトランジスタま
わりの構成を示す断面図である。
この構造は、特開昭５７−８０７７９において開示され
ているが、以下その構成および動作について第９図に対
応させて簡単に説明する。
Ｐ型のシリコン基板よりなる半導体基板１の主面であっ
て、分Ｍ酸化Ｈ６によって形成された活性領域に所定間
隔でもってＮ型の不純物領域８゜９．１０が形成される
。不純物領域８，９の間の領域上には絶縁膜１１を介し
て選択トランジスタ６２のゲート２が形成される。不純
物領域９の上にはトンネル酸化膜となる薄い絶縁膜１４
を介してメモリトランジスタ６３のフローティングゲー
ト３が図のような形状で形成される。さらに、フローテ
ィングゲート３の上には、メモリトランジスタ６３のフ
ントロールゲート４がフローティングゲート３と類似形
状で形成される。選択ゲート２、フローティングゲート
３およびコントロールゲート４全体が絶縁膜で覆われる
。選択トランジスタ６２のドレイン領域となる不純物領
域８はビット線５に接続され、メモリトランジスタ６３
のソース領域となる不純物領域１０はソース線２２に接
続される。
消去時、すなわちフローティングゲート３に電子を注入
するときは、ワード線２０を選択して選択ゲート２に高
電圧を印加してセルを選択する。
そしてビット線５およびソース線２２をＯＶとし、コン
トロールゲート４に高電圧を印加すると、電子がドレイ
ン９からトンネル酸化膜１４を介して、フローティング
ゲート３へ注入される。
書込時、すなわちフローティングゲート３の電子を引抜
くときは、ワード線２０を選択して選択ゲート２に高電
圧を印加してセルを選択する。そして、ソース線２２を
フローティングとした状態で、コントロールゲート４は
ＯＶとし、ビット線５に高電圧を印加すると、フローテ
ィングゲート３の電子がトンネル酸化膜１４を介してド
レイン９に引抜かれる。
読出時には、ワード線２０を選択して選択ゲート２に所
定電圧を印加してセルを選択する。そしてソース線をＯ
Ｖ１ビット線５に正の電圧を与え、コントロールゲート
４に読出用のバイアス電圧を印加することによって行な
う。フローティングゲート３の電荷の蓄積の有無によっ
て、ドレイン電流が変化するので、これを検知すること
で記憶された情報“１”または′０″を読出す。
以下の第１表にプログラム電圧を１８Ｖとした場合のＥ
ＥＰＲＯＭの各動作モードでの各部の電圧値を示す。
第１表 ［発明が解決しようとする課題］ 上記のような従来の不揮発性記憶装置では、書込時の動
作モードにおいて不具合があった。
すなわち、書込時においてフローティングゲート３から
の電子の引抜きが徐々に進行すると、成る時点からドレ
イン領域９およびソース領域１０よりなるメモリトラン
ジスタ６３が、そのしきい値が負に移動することからオ
ンとなる。このため、ドレイン領域つとソース領域１０
とは導通するが、ソース領域１０に接続するソース線２
２はフローティング状態である。このとき、上述のよう
にドレイン領域９に１．８Ｖの電圧が印加されていると
すると、ソース領域１０、すなわちソース線２２の電位
は７〜８Ｖまで上昇する。
ここで第９図において示すように同一バイト内でソース
線２２を共通にするメモリセルのうち、書込時に非選択
なセルに注目する。この場合、非選択なセルのメモリト
ランジスタのソース領域にも、上記の７〜８Ｖの電圧が
そのトンネル酸化膜を介して印加されることになる。７
〜８ｖの電圧が非選択のメモリトランジスタのソース領
域に１回印加されたぐらいでは、そのフローティングゲ
ートの中の電子がすべてソース領域へ引き抜かれること
はない。しかし、１０４〜１０５回程度この電圧が印加
されれば、フローティングゲートの中の電子のかなりの
部分が、ソース領域に引抜かれる可能性が生じる。たと
え、すべての電子が引抜かれることはなくても、その一
部が引抜かれることによって、メモリセルの紀憶容二と
してのマージンが小さくなり、雑音に対する余裕がなく
なり、さらに読出ミスを生じる可能性が増大する。
この発明は、上記のような課題を解決するためになされ
たもので、書込時においてソース線が共通な非選択のメ
モリセルにその書込の影響を与えない不揮発性半導体記
憶装置を提供することを１」的とする。
［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、主面を有す
る第１導電型の半導体基板に、共通のソース線に接続さ
れた複数のメモリトランジスタが形成され、メモリトラ
ンジスタの各々は、半導体基板の主面に所定間隔で形成
され、その間の領域を第１および第２のチャンネル領域
として規定する、第１導＠型と反対の第２導電型の第１
、第２および第３の不純物領域と、第２のチャンネル領
域上に絶縁膜を介して形成された第１の導電体と、第１
のチャンネル領域上に絶縁膜を介して形成され、さらに
第１の導電体上に絶縁膜を介して形成されて電荷の蓄積
を行ない得る第２の導電体と、第２の導電体上に絶縁膜
を介して形成され、第１の導電体と電気的に接続される
第３の導電体とを備え、第３の不純物領域は共通のソー
ス線に接続されるものである。
［作用］ メモリトランジスタのフローティングゲートとなる第２
の導電体とソース領域となる第３の不純物領域との間に
コントロールゲートとなる第１の導電体が介在するので
、他のメモリトランジスタが選択されることによってソ
ース領域の電位が上昇してもその影響を非選択のメモリ
トランジスタのフローティングゲートに与えない。
［実施例］ 第１図はこの発明の一実施例による不揮発性記憶装置の
平面図であり、第２図は第１図の■−■断面図、第３図
は第１図の■−■断面図、第４図は第１図のＩＶ−ＩＶ
断面図である。
以下、第１図〜第４図を参照してその構成について説明
する。
第１図に示すように上下方向にビット線５が形成され、
コンタクト孔７を介して破線で示す１ビツトのメモリセ
ルに接続される。ビット線５の直交方向に、第１コント
ロールゲー）４ａと第２コントロールゲート４ｂとが形
成され、またその同一方向に選択ゲート２およびフロー
ティングゲート３が形成される。Ｐ型の半導体基板１の
主面には所定間隔でもってＮｆｆ１の不純物領域８．９
ａ。
９ｂ、１０が形成される。不純物領域８および９ａの間
の領域上には絶縁膜１１を介して選択ゲート２が形成さ
れる。選択ゲート２、不純物領域８および不純物領域９
ａによってトランジスタＴＲ１か構成される。不純物領
域９ｂと不純物領域１０との間の領域上には絶縁膜を介
して第２コントロールゲート４ｂが形成され、これらに
よってトランジスタＴＲ３が構成される。不純物領域９
ａと不純物領域９ｂとの間の領域上にはトンネル酸化膜
１４を介して、フローティングゲート３が選択ゲート２
および第２コントロールゲート４ｂを覆うように形成さ
れ、これらはトランジスタＴＲ２を１１カ成する。フロ
ーティングゲート３上には絶縁膜１３を介して第１コン
トロールゲー）４ａが形成され、第１コントロールゲー
ト４ａと第２コントロールゲート４ｂとは、コンタクト
孔１９を介して電気的に接続される。このように構成さ
れたメモリトランジスタ全体を覆うように半導体基板１
の主面上に層間絶縁膜１８が形成される。層間絶縁膜１
８上にはビット線５が形成され層間絶縁膜１８に形成さ
れたコンタクト孔７を介して不純物領域８に接続される
。トランジスタＴＲ１゜ＴＲ２，ＴＲ３のチャンネル領
域となる部分は、半導体基板１の主面に形成された分離
酸化膜６によってその領域が確保されている。分離酸化
膜６の下には反転防止用の高濃度な不純物領域１５が形
成される。なお、ここでトランジスタＴＲ２のドレイン
領域９ａおよびソース領域９ｂは所定間隔でもって分離
しているが、これらの領域は平面的に重なっていてもよ
い。重なっている場合はその重なっている領域が、トラ
ンジスタＴＲ２のチャンネル領域として働く。トランジ
スタＴＲ３のソース領域１０は、従来と同様に共通のソ
ース線に接続するものである。
次に、第１図〜第４図を参照して、その動作について説
明する。
消去時、すなわちフローティングゲート３に電子が注入
されるときには、選択ゲート２が高電圧にされ、その結
果トランジスタＴＲＩがオンとなる。ビット線５がＯＶ
に設定され、コントロールゲート、すなわち第１コント
ロールゲート４ａと第２コントロールゲート４ｂとがプ
ログラム電圧に設定される。また読出トランジスタＴＲ
３のソース領域１０がＯＶに設定される。以上のように
設定されることにより、トンネル酸化膜１４を介してフ
ローティングゲート３に電子が注入される。
書込時、すなわコントロールゲート３から電子か引抜か
れるときには、選択ゲート２が高電圧に設定され、その
結果選択用トランジスタＴＲＩがオンとなる。ビット線
５がプログラム電圧に設定され、コントロールゲート、
すなわち第１コントロールゲート４ａと第２コントロー
ルゲート４ｂとがＯＶに設定される。このときソース領
域１０はフローティング状態にされる。以上のように設
定されると、トンネル酸化膜１４に高電圧が印加され、
トンネル電流となってフローティングゲート３の電子が
不純物領域９ａに引抜かれることになる。
この書込時に、ソース線を共通にする他の非選択のメモ
リトランジスタに着目してみる。そのソース領域１０の
電位は、相当上昇することになるが、第２図に示すよう
にフローティングゲート３とソース領域１０とは近接せ
ず、しかもその間に第２コントロールゲート４ｂが介在
する。しだがって、非選択セルのフローティングゲート
３からソース領域１０へ電子が引抜かれることはない。
読出時においては、選択ゲート２に所定電圧が印加され
、選択トランジスタＴＲＩがオンとなる。
ビット線５には所定の電位が与えられ、第１コントロー
ルゲート４ａと第２コントロールゲート４ｂにも所定の
電位が与えられる。このとき、第２コントロールゲート
４ｂの下部に反転層が形成される。またソース領域１０
はＯｖに設定され、この状態でフローティングゲートト
ランジスタＴＲ２がオンしているか否か、すなわち不純
物領域８から不純物領域１０ヘトレイン電流が生じてい
るか否かが判断される。そのドレイン電流の有無によっ
て、フローティングゲート３の情報保持状態が判別され
る。
第５図はこの発明の一実施例によるＥＥＰＲＯＭの１ビ
ツトに相当する部分の等価回路図であり、第６図は第５
図のメモリセルがアレイ状に配列された場合の等価回路
図である。
両図を参照して、ビット線５とソース線２２との間に選
択トランジスタＴＲ１、フローティングゲートトランジ
スタＴＲ２および読出トランジスタＴＲ３が直列に接続
される。トランジスタＴＲ１のゲートはワード線２０に
接続され、コントロールトゲ−ｌ−４ａ、４ｂはＦ０互
にｔ妾続されてコントロールゲート線２１に接続される
。第６図においてワード線ＷＬＩに属するバイトに含ま
れるトランジスタＴＲ３のソース領域と、ワード線ＷＬ
２に属するバイトに含まれるメモリセルトランジスタの
トランジスタＴＲ３のソース領域とが相互に接続され、
共通のソース線２２に接続されている。
このようにソース線を共通にしていても、そのソース線
に接続される個々のメモリトランジスタは相互に独立し
、書込時の影響を互いに与えることはない。
第７Ａ図〜第７に図は、この発明の一実施例による不揮
発性半導体記憶装置の製造工程を示す概略工程断面図で
ある。
以下、図を参照してこの製造方法について説明する。
Ｐ型の半導体基板１の主面上に素子分離用の分離酸化膜
およびチャンネルストッパ（図示せず）が形成され、活
性領域が確保される。半導体基板１の主面上に第１のゲ
ート絶縁膜１１が形成され、その上にＮ型の不純物がド
ープされた導電層が形成され１．写真製版技術を用いて
この導電層が所定形状に加工されて選択ゲート２と第２
コントロールゲ＝ト４ｂとか形成される（第７Ａ図参照
）。
選択ゲート２および第２コントロールゲート４ｂを覆う
ように絶縁膜１１上に所定厚さの酸化膜１６がＣＶＤを
用いて形成される（第７Ｂ図り照）続いて酸化膜１６の
上面を平坦化するために、レジスト１７が全面に塗布さ
れ（第７Ｃ図参照）、酸化膜１６の最上面が露出する程
度までレジスト１７がエッチバックされる（第７Ｄ図参
照）。
次に露出した酸化膜１６のみが選択的に除去され（第７
Ｅ図参照）、この状態でＮ型の不純物がイオン注入され
、露出した半導体基板１の主面にＮ＋不純物層８ａ、９
ａ、９ｂ、１０ａか形成される（第７Ｆ図参照）。
残存のレジスト１７および酸化膜１６が除去され（第７
Ｇ図参照）、選択ゲート２および第２コントロールゲー
ト４ｂを覆うように層間絶縁膜１２と露出した半導体基
板１の主面上にトンネル酸化膜となる薄い絶縁膜１４が
形成される（第７Ｈ図参照）。
続いてこれらの酸化膜上面に導電層、酸化膜層、導電層
を順次形成し、これらを写真製版技術を用いて加工する
ことによって、コントロールゲートとして用いられる第
２の導電層３、コントロールゲート上の居間絶縁膜１３
および第１コントロールゲートとして用いられる第３の
導電層４が形成される（第７■図参照）。
さらに、Ｎ型の不純物を絶縁膜１４を介して半導体基板
１の主面にイオン注入し、選択トランジスタＴＲＩのド
レイン領域となる不純物領域８と読出トランジスタＴＲ
３のソース領域となる不純物領域１０とが形成される（
第７Ｊ図参照）。
以下通常のプロセスに従ってこのメモリトランジスタ全
面を覆うように平坦化絶縁膜１８が形成され、絶縁膜１
８に不純物領域８の一部を露出させるようなコンタクト
孔７が形成される。コンタクト孔７内部を含み絶縁膜１
８上にアルミニウム層が形成され、写真製版技術を用い
てビット線として所定形状に加工することによってこの
発明に係る半導体記憶装置が完成する（第７に図参照）
。
なお、上記実施例では、ＥＥＰＲＯＭに適用しているが
、この思想は紫外線等によって消去可能な不揮発性記憶
装置（ＥＦＲＯＭ）にも適用できることは言うまでもな
い。
また、上記実施例では、ＥＥＰＲＯＭの導電型式を特定
しているが、反対導電型式のＥＥＦＲＯＭに対しても同
様に適用できることは言うまでもない。
さらに、上記実施例では、メモリトランジスタに近接し
て選択用トランジスタＴＲＩを形成しているが、メモリ
トランジスタから離れた位置に形成しても同様の効果を
奏する。
し発明の効果］ この発明は以上説明したとおり、フローティングゲート
とソース線に接続するソース領域との間にコントロール
ゲートを介在させたので、そのＥＥｒ’ＲＯＭが非選択
時において他の選択されたメモリセルの書込によるソー
ス線の電位の上昇の影響を受けず信頼性が向上する。ま
た、フローティングゲート下のチャンネル領域側部に不
純物領域か形成されるので、チャンネル抵抗が低減され
、読出電流を増加させる効果もある。
【図面の簡単な説明】
第１図はこの発明の一実施例による不揮発性半導体記憶
装置の甲面図、第２図は第１図の■−■断面図、第３図
は第１図の■−■断面図、第４図は第１図のＩＶ−ＩＶ
断面図、第５図はこの発明の一実施例による１ビツトの
メモリセルの等価回路図、第６図は第５図のメモリセル
をアレイ状に配列した場合の等価回路図、第７Ａ図〜第
７に図はこの発明の一実施例による不揮発性半導体記憶
装置の製造工程を示す概略コニ程断面図、第８図は一般
のＥＥＰＲＯＭの構成を示すブロック図、第９図は第８
図のメモリアレイおよびＹゲートの内部構成を示す回路
図、第１０図は従来のＥＥＰＲＯＭの構成を示す断面図
である。 図において、１は半導体基板、２は選択ゲート、３はフ
ローティングゲート、４ａ　　４ｂはコントロールゲー
ト、８は不純物領域、９ａ、９ｂは不純物領域、１０は
不純物領域、１］は絶縁膜、１２．１３は層間絶縁膜、
１４はトンネル酸化膜である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 共通のソース線に接続された複数のメモリトランジスタ
    を有する不揮発性半導体記憶装置であって、 前記メモリトランジスタは、共通の主面を有する第１導
    電型の半導体基板に形成され、 前記メモリトランジスタの各々は、 前記半導体基板の主面に所定間隔で形成され、その間の
    前記半導体基板の主面の領域を第１および第２のチャン
    ネル領域として規定する第１導電型と反対形式の第２導
    電型の第１、第２および第３の不純物領域と、 前記第２のチャンネル領域上に絶縁膜を介して形成され
    た第１の導電体と、 前記第１のチャンネル領域上に絶縁膜を介して形成され
    、さらに前記第１の導電体上に絶縁膜を介して形成され
    て、電荷の蓄積を行ない得る第２の導電体と、 前記第２の導電体上に絶縁膜を介して形成され、前記第
    １の導電体と電気的に接続される第３の導電体とを備え
    、前記第３の不純物領域は前記共通のソース線に接続さ
    れる、不揮発性半導体記憶装置。
JP63213202A 1988-08-26 1988-08-26 不揮発性半導体記憶装置 Expired - Lifetime JP2547622B2 (ja)

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JP63213202A JP2547622B2 (ja) 1988-08-26 1988-08-26 不揮発性半導体記憶装置
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