JPS6288369A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6288369A JPS6288369A JP60230658A JP23065885A JPS6288369A JP S6288369 A JPS6288369 A JP S6288369A JP 60230658 A JP60230658 A JP 60230658A JP 23065885 A JP23065885 A JP 23065885A JP S6288369 A JPS6288369 A JP S6288369A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- region
- source region
- film
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ドレイン領域（またはソース領域）を共通にした複数の
半導体素子が設けられているＭＯＳ Ｉ Ｃの製造方法
において、前記ドレイン領域（またはソース領域）の形
成時に、ドレイン領域（またはソース領域）の中央部に
遮蔽マスクを形成し、両側にのみ所望の不純物をイオン
注入して、分離したドレイン領域（またはソース領域）
を画定し、次いで、その電極形成時に、前記の遮蔽した
中央部に同型不純物をイオン注入して分離したドレイン
領域（またｔｉｔソース領域）を接続する。
半導体素子が設けられているＭＯＳ Ｉ Ｃの製造方法
において、前記ドレイン領域（またはソース領域）の形
成時に、ドレイン領域（またはソース領域）の中央部に
遮蔽マスクを形成し、両側にのみ所望の不純物をイオン
注入して、分離したドレイン領域（またはソース領域）
を画定し、次いで、その電極形成時に、前記の遮蔽した
中央部に同型不純物をイオン注入して分離したドレイン
領域（またｔｉｔソース領域）を接続する。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、ゲートアレイの
ような多数のＭＯ３半導体素子を並べて配置し、ドレイ
ンまたはソースを２素子間の共通傾城にしたＭＯＳ Ｉ
Ｃの形成方法に関する。
ような多数のＭＯ３半導体素子を並べて配置し、ドレイ
ンまたはソースを２素子間の共通傾城にしたＭＯＳ Ｉ
Ｃの形成方法に関する。
ＩＣなどの半導体装置においては、トランジスタ素子を
微細に形成して、高密度化・高集積化する形成方法が採
られている。これは、高集積化するほど、高速動作する
等、高性能化される利点があるからである。
微細に形成して、高密度化・高集積化する形成方法が採
られている。これは、高集積化するほど、高速動作する
等、高性能化される利点があるからである。
従゛つて、デー１−アし／イのように、多数の門Ｏ８素
子をマトリックス状に整列し７て配置するＭＯＳ Ｉ
Ｃでは、ドレイン領域を共通にしたり、あるいは、ソー
ス領域を共通にしたりして、高密度化する構成がおこな
われている。
子をマトリックス状に整列し７て配置するＭＯＳ Ｉ
Ｃでは、ドレイン領域を共通にしたり、あるいは、ソー
ス領域を共通にしたりして、高密度化する構成がおこな
われている。
し２かし、このような構造のＭＯ５ＩＣにおいて、動作
を遅延させる原因となる形成方法は出来るだけ避けるよ
うに配慮されなければならない。
を遅延させる原因となる形成方法は出来るだけ避けるよ
うに配慮されなければならない。
［従来の技術１
第４図ｔ８＋および（ｂ）はＥＰＲＯＭで構成しまたゲ
ートアレイの基本セルの断面図と平面図を示しており、
】はｐ型シリコン基板、２はｎ型）・レイン領域、３は
ｎ型ソース領域、４はコントロールゲート電極、５はフ
ローティングゲート電極、６は燐シリケートガラス（Ｐ
Ｓ Ｇ）膜、７ばアルミニウム配線からなるビットラ
インである。
ートアレイの基本セルの断面図と平面図を示しており、
】はｐ型シリコン基板、２はｎ型）・レイン領域、３は
ｎ型ソース領域、４はコントロールゲート電極、５はフ
ローティングゲート電極、６は燐シリケートガラス（Ｐ
Ｓ Ｇ）膜、７ばアルミニウム配線からなるビットラ
インである。
図示のよらに、ドレイン領域２は両側２つのセルの共；
ｍ領域志なっていて、高集積化を図った構造となつ−（
いる。
ｍ領域志なっていて、高集積化を図った構造となつ−（
いる。
どのよＪ）な共）ｍの１［・イン領域を形成する■−稈
途中の断Ｉｒｉ図を第５Ｈ６こ示し２”（いる。その形
成〕Ｊ法の概要シ、■、デー１絶縁膜に一介Ｕ７て一ノ
ローう−イングゲート電！！！５と−ｔンｌ−ｌＩ−ル
ゲー１電極４を１１．シ成し、気相成１４法０．７よっ
て酸化シリコン（Ｓｉ（１２）膜１０４被着した後、ぞ
の１−からド１．−イン領域およびソース領域を形成す
るための砒素イオンを５ｉ０２膜１０’Ｅｉ３過さ一１
！て注入する。次い−ｅ、熱処理してドレイン領域２お
、Ｌびソース領域３を画定ｊ７、更に、Ｐ Ｓ ｃ ｌ
ｌｕ ６を′ｆ＄、覆１−２、窓開目し″Ｃビットライ
ン７を形成する。尚、この−■稈で３ｉ（１２膜１０を
被Ｎ仕ずに、直接シリコン基＋ｒｊ １ ｔ、二ｔｉｌ
ｌ：素イオンを注入しても構わない。
途中の断Ｉｒｉ図を第５Ｈ６こ示し２”（いる。その形
成〕Ｊ法の概要シ、■、デー１絶縁膜に一介Ｕ７て一ノ
ローう−イングゲート電！！！５と−ｔンｌ−ｌＩ−ル
ゲー１電極４を１１．シ成し、気相成１４法０．７よっ
て酸化シリコン（Ｓｉ（１２）膜１０４被着した後、ぞ
の１−からド１．−イン領域およびソース領域を形成す
るための砒素イオンを５ｉ０２膜１０’Ｅｉ３過さ一１
！て注入する。次い−ｅ、熱処理してドレイン領域２お
、Ｌびソース領域３を画定ｊ７、更に、Ｐ Ｓ ｃ ｌ
ｌｕ ６を′ｆ＄、覆１−２、窓開目し″Ｃビットライ
ン７を形成する。尚、この−■稈で３ｉ（１２膜１０を
被Ｎ仕ずに、直接シリコン基＋ｒｊ １ ｔ、二ｔｉｌ
ｌ：素イオンを注入しても構わない。
Ｅ発明が解決し、７ようとする問題点］ところが、１」
己したＩ＜ ｐ Ｒｎ Ｍセルは、共通にしたＦ ｔ／
−（ン領域が大きくなって、イの接合容量が無視できな
い問題が起こる。そうすると、ｌ−［・イン領域と接続
するビットう・インに抵抗成分があり、その抵抗と多数
のドレイン領域の接合容量とで時定数ができ、信月伝達
速度を遅らせる悪影響が現れる。
己したＩ＜ ｐ Ｒｎ Ｍセルは、共通にしたＦ ｔ／
−（ン領域が大きくなって、イの接合容量が無視できな
い問題が起こる。そうすると、ｌ−［・イン領域と接続
するビットう・インに抵抗成分があり、その抵抗と多数
のドレイン領域の接合容量とで時定数ができ、信月伝達
速度を遅らせる悪影響が現れる。
本発明は、このような動作速度の遅延に深い関わりのあ
るドレイン接合容量を減少させるための製造方法を堤案
するものである。
るドレイン接合容量を減少させるための製造方法を堤案
するものである。
［問題点を解決するための手段１
その目的は、ドレインまたはソース領域を共通にした複
数の半導体素子が設けられているＭＯＳ ＴＣの製造方
法であって、前記ドレインまたはソース領域の形成工程
において、該ドレインまたはソース領域の中央部に遮蔽
マスクを形成し、該ドレインまたはソース領域の両側に
のみ所望の不純物をイオン注入して、分離したドレイン
またはソース領域を画定し、次いで、該ドレインまたは
ソース領域の電極形成工程において、前記中央部に所望
の同型不純物をイオン注入して前記の分離したドレイン
またはソース領域を接続するようにした半導体装置の製
造方法によって達成される。
数の半導体素子が設けられているＭＯＳ ＴＣの製造方
法であって、前記ドレインまたはソース領域の形成工程
において、該ドレインまたはソース領域の中央部に遮蔽
マスクを形成し、該ドレインまたはソース領域の両側に
のみ所望の不純物をイオン注入して、分離したドレイン
またはソース領域を画定し、次いで、該ドレインまたは
ソース領域の電極形成工程において、前記中央部に所望
の同型不純物をイオン注入して前記の分離したドレイン
またはソース領域を接続するようにした半導体装置の製
造方法によって達成される。
［作用１
即ち、本発明は、２つの甲勇体１−７−（ヒル）の間に
共通の１［・イン領域（またはソース領域）を、最初は
両側の分離した２領１乙、四Ｆ成し、次いで、配線（ピ
ッｉ・ライン）接続の窓開し１時に、中央部の領域にイ
オン注入して接続する。
共通の１［・イン領域（またはソース領域）を、最初は
両側の分離した２領１乙、四Ｆ成し、次いで、配線（ピ
ッｉ・ライン）接続の窓開し１時に、中央部の領域にイ
オン注入して接続する。
そうすると、共通のドレイン領域（またＣ１１ソース領
域）の接合容量を減少する、二とができて、動作の遅延
が低減される。
域）の接合容量を減少する、二とができて、動作の遅延
が低減される。
［実施例コ
以下、図面を参１（べして実施例によって詳細に説明す
る。
る。
第１図（ａｌ〜（Ｃ１は本発明にがかるｌ−： Ｐ Ｒ
ＯＭの形成方法の工程順断面図を示している。まず、同
図ｆａｌに示すように、ｐ型シリコン基板Ｉにデー１絶
縁膜を介してフ［：１−テイングゲ−１・電極５および
コントロールゲ−１・電極４を形成し、５ｉ０２膜１０
を被覆した後、）Ａトプロセスを適用して、ドレイン形
成領域の中央部にレジスト膜マスク１１を形成し、図の
ように砒素イオンを５ｉ０２膜１０を透過させて注入す
る。尚、この工程でＳｉＯ’２膜１０は必ずしも必要で
はない。
ＯＭの形成方法の工程順断面図を示している。まず、同
図ｆａｌに示すように、ｐ型シリコン基板Ｉにデー１絶
縁膜を介してフ［：１−テイングゲ−１・電極５および
コントロールゲ−１・電極４を形成し、５ｉ０２膜１０
を被覆した後、）Ａトプロセスを適用して、ドレイン形
成領域の中央部にレジスト膜マスク１１を形成し、図の
ように砒素イオンを５ｉ０２膜１０を透過させて注入す
る。尚、この工程でＳｉＯ’２膜１０は必ずしも必要で
はない。
次いで、第１図（１１）に示すように、熱処理して分割
したドレイン領域１２．１２’およびソース領域３を画
定し、その上にＰＳＧＳｂＯ２覆して、更に、フォトプ
ロセスを用いてビットライン接続用の窓を開け、その窓
部分に砒素イオンを注入する。この時、イオン注入は、
上記のイオン注入よりも低い加速電圧条件を用いて、薄
い表面にのみ砒素が注入されるようにする。
したドレイン領域１２．１２’およびソース領域３を画
定し、その上にＰＳＧＳｂＯ２覆して、更に、フォトプ
ロセスを用いてビットライン接続用の窓を開け、その窓
部分に砒素イオンを注入する。この時、イオン注入は、
上記のイオン注入よりも低い加速電圧条件を用いて、薄
い表面にのみ砒素が注入されるようにする。
次いで、第１図（Ｃ）に示すように、ＰＳＧＳｂＯ２ル
トを兼ねた比較的低温度、短時間（例えば、１０００°
Ｃ１数分）の熱処理によって、ドレイン接続領域１３を
形成し、その」−にビットライン７を接続形成する。
トを兼ねた比較的低温度、短時間（例えば、１０００°
Ｃ１数分）の熱処理によって、ドレイン接続領域１３を
形成し、その」−にビットライン７を接続形成する。
この時、１川メイン接続領域１３は第１図（ｃｌに示ず
ような浅い領域に形成されるだけでなく、第２図に示す
平面図のように、幅も狭く形成される。例えば、ドレイ
ン領ｔＡＩ２．１２’の幅を１．５μｍ程度に形成する
と、それは熱処理によって横方向に拡がって、２． 、
ｉ Ｉｔ ｍ稈ＩＷになる。しかし、（・レイン接続領
域１３ｔ、ｌ’熱処理が低温短時間であるから、横方向
の拡がりが少なく、はば１．５ｔｔｍ稈度に形成される
。
ような浅い領域に形成されるだけでなく、第２図に示す
平面図のように、幅も狭く形成される。例えば、ドレイ
ン領ｔＡＩ２．１２’の幅を１．５μｍ程度に形成する
と、それは熱処理によって横方向に拡がって、２． 、
ｉ Ｉｔ ｍ稈ＩＷになる。しかし、（・レイン接続領
域１３ｔ、ｌ’熱処理が低温短時間であるから、横方向
の拡がりが少なく、はば１．５ｔｔｍ稈度に形成される
。
従って、本発明にかかる形成方法に、１′れば、ドレイ
ン領域とシリニ１ン２□（板との接合面積が減少して、
Ｈつ、ジャンクション（接合）のデプレッション層も薄
＜／−′す、その接合容＠＆；Ｊ顕著に減少する。
ン領域とシリニ１ン２□（板との接合面積が減少して、
Ｈつ、ジャンクション（接合）のデプレッション層も薄
＜／−′す、その接合容＠＆；Ｊ顕著に減少する。
また、第３図（ａｌ〜（ｃｌ Ｌ、ｌ：本発明にかかる
他の形成方法の工程順断面図を示している。本例は上記
例のレジスト膜マスク１１の代わＱ４こ、セルフアラ・
イン（自己整合）的に遮蔽マスクを形成する方法である
。まず、同図＋ａｌに示す３１、うに、ｐ型シリコン基
板１にフローティングゲート電極５およびコントロール
ゲート電極４を形成し、５ｉ０２膜１０を被覆した後、
スパッタ法でシリコン膜１４（または、５ｉ０２膜でも
よい）を被着して、これを遮蔽マスクとした後、図のよ
うに５ｉ０２膜ＩＯを透過させて砒素イオンを注入する
。
他の形成方法の工程順断面図を示している。本例は上記
例のレジスト膜マスク１１の代わＱ４こ、セルフアラ・
イン（自己整合）的に遮蔽マスクを形成する方法である
。まず、同図＋ａｌに示す３１、うに、ｐ型シリコン基
板１にフローティングゲート電極５およびコントロール
ゲート電極４を形成し、５ｉ０２膜１０を被覆した後、
スパッタ法でシリコン膜１４（または、５ｉ０２膜でも
よい）を被着して、これを遮蔽マスクとした後、図のよ
うに５ｉ０２膜ＩＯを透過させて砒素イオンを注入する
。
この場合、スパッタ法によって真上からシリコン膜を被
着すると、側面には余り被着せずに中央部にのめ厚く被
着して、中央部の遮蔽マスクとすることができる。ｎつ
、他部分のシリコン膜はフォトプロセスを適用して除去
する。
着すると、側面には余り被着せずに中央部にのめ厚く被
着して、中央部の遮蔽マスクとすることができる。ｎつ
、他部分のシリコン膜はフォトプロセスを適用して除去
する。
以降は上記の形成方法と同しく、第３図（ｂｌに示ずよ
うに、熱処理して分割したドレイン領域１２゜１２１お
よびソース領域３を画定し、その上にＰＳＧＳｂＯ２覆
して、更に、ビットライン接続用の窓を開け、その窓部
分に砒素イオンを注入する。
うに、熱処理して分割したドレイン領域１２゜１２１お
よびソース領域３を画定し、その上にＰＳＧＳｂＯ２覆
して、更に、ビットライン接続用の窓を開け、その窓部
分に砒素イオンを注入する。
次いで、第３図ｆｃ）に示すように、ＰＳＧＳｂＯ２ル
トを兼ねた熱処理によって、ドレイン接続領域１３を形
成し、その上にビットライン７を形成する。
トを兼ねた熱処理によって、ドレイン接続領域１３を形
成し、その上にビットライン７を形成する。
このように形成すれば、ドレイン領域の接合容量が減少
して、信号伝達速度が速くなって、半導体装置の高速化
が図れる。本発明は、特に大型化したゲートアレイに有
効である。
して、信号伝達速度が速くなって、半導体装置の高速化
が図れる。本発明は、特に大型化したゲートアレイに有
効である。
尚、上記はＥ Ｐ、ＲＯＭを例にして説明したが、その
他のＲＯＭなどにも適用できることは云う１１、でもな
い。
他のＲＯＭなどにも適用できることは云う１１、でもな
い。
［発明の効果１
以主の説明から明らかなように、本発明によればゲート
７し・イなどの高！１艷積化Ｉ□が一層高速動作する効
果が得られる。
７し・イなどの高！１艷積化Ｉ□が一層高速動作する効
果が得られる。
第１・図ｆ８１〜（Ｃ）は本発明にかかる形成方法の工
程順断面図、 第２図は本発明にかかる形成方法の平面図、第３図ｆａ
ｌ〜ｔｃｔ ｔｔ本発１ｊＪ］ ｌこかかる他の形成方
法の工程順断面図、 第４図（ａｌおよび（ｌ＋）は１ζＦ ＲＯＭの断面図
と平面図、第５図は従来の形成途中上程の断面図である
。 図において、 １はｐ型シリコン基板、２はドレイン領域、３はソース
領域、 ４はコントロールゲート電極、 ５はフＩ、２−ティングゲート電極、 ６はＰ Ｓ Ｇ膜、 ７はヒツトライン、１０
は５ｉ０２膜、 １１はレジスト膜マスク、１
２．１２’は分諦した１ルイン領域、［３は［−レイン
接続領域、］ ４ ｉ；＋シリニノン膜マスクを示し７
ている。 ４ ’； 、１０第１図 ？ト、デ）キ：、θｆｉ に長□’ｋＭ形ｆｘ−、ｆＳ
ｆ−ｑ ’１１’？’１月し」第２図 浄ｊン＜Ｅ３月Ｊ：Ｄ−Ｄ・１５ナト多ｆ咬にづ）−タ
玄６つ工ｌミ訳ノ・ｔｔしＩうｒｒｒラコＧ？■第３！
２１ ＥＰＲＯ畠楕邊封ｉ岡ビ平伯図 第４図 第 ５ 図
程順断面図、 第２図は本発明にかかる形成方法の平面図、第３図ｆａ
ｌ〜ｔｃｔ ｔｔ本発１ｊＪ］ ｌこかかる他の形成方
法の工程順断面図、 第４図（ａｌおよび（ｌ＋）は１ζＦ ＲＯＭの断面図
と平面図、第５図は従来の形成途中上程の断面図である
。 図において、 １はｐ型シリコン基板、２はドレイン領域、３はソース
領域、 ４はコントロールゲート電極、 ５はフＩ、２−ティングゲート電極、 ６はＰ Ｓ Ｇ膜、 ７はヒツトライン、１０
は５ｉ０２膜、 １１はレジスト膜マスク、１
２．１２’は分諦した１ルイン領域、［３は［−レイン
接続領域、］ ４ ｉ；＋シリニノン膜マスクを示し７
ている。 ４ ’； 、１０第１図 ？ト、デ）キ：、θｆｉ に長□’ｋＭ形ｆｘ−、ｆＳ
ｆ−ｑ ’１１’？’１月し」第２図 浄ｊン＜Ｅ３月Ｊ：Ｄ−Ｄ・１５ナト多ｆ咬にづ）−タ
玄６つ工ｌミ訳ノ・ｔｔしＩうｒｒｒラコＧ？■第３！
２１ ＥＰＲＯ畠楕邊封ｉ岡ビ平伯図 第４図 第 ５ 図
Claims (1)
- ドレインまたはソース領域を共通にした複数の半導体素
子が設けられているＭＯＳＩＣの製造方法であつて、前
記ドレインまたはソース領域の形成工程において、該ド
レインまたはソース領域の中央部に遮蔽マスクを形成し
、該ドレインまたはソース領域の両側にのみ所望の不純
物をイオン注入して、分離したドレインまたはソース領
域を画定し、次いで、該ドレインまたはソース領域の電
極形成工程において、前記中央部に所望の同型不純物を
イオン注入して前記の分離したドレインまたはソース領
域を接続するようにしたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230658A JPS6288369A (ja) | 1985-10-15 | 1985-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230658A JPS6288369A (ja) | 1985-10-15 | 1985-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288369A true JPS6288369A (ja) | 1987-04-22 |
Family
ID=16911256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230658A Pending JPS6288369A (ja) | 1985-10-15 | 1985-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288369A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
| US4833096A (en) * | 1988-01-19 | 1989-05-23 | Atmel Corporation | EEPROM fabrication process |
| US5015601A (en) * | 1989-07-25 | 1991-05-14 | Kabushiki Kaisha Toshiba | Method of manufacturing a nonvolatile semiconductor device |
| US5100818A (en) * | 1988-08-26 | 1992-03-31 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and method of manufacturing the same |
| US5145797A (en) * | 1990-01-30 | 1992-09-08 | Seiko Instruments, Inc. | Method of making semiconductor devices having an implant damage protection film on the gate electrode sidewalls |
| US6309777B1 (en) | 1998-03-20 | 2001-10-30 | Nec Corporation | Explosion-resistant large capacitive lithium ion secondary battery |
-
1985
- 1985-10-15 JP JP60230658A patent/JPS6288369A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
| US4833096A (en) * | 1988-01-19 | 1989-05-23 | Atmel Corporation | EEPROM fabrication process |
| US5100818A (en) * | 1988-08-26 | 1992-03-31 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and method of manufacturing the same |
| US5015601A (en) * | 1989-07-25 | 1991-05-14 | Kabushiki Kaisha Toshiba | Method of manufacturing a nonvolatile semiconductor device |
| US5159431A (en) * | 1989-07-25 | 1992-10-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor device with a trench isolator |
| US5145797A (en) * | 1990-01-30 | 1992-09-08 | Seiko Instruments, Inc. | Method of making semiconductor devices having an implant damage protection film on the gate electrode sidewalls |
| US6309777B1 (en) | 1998-03-20 | 2001-10-30 | Nec Corporation | Explosion-resistant large capacitive lithium ion secondary battery |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2842871B2 (ja) | パワーｍｏｓトランジスタ構造 | |
| US4373249A (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JPH0656882B2 (ja) | スタックドｍｏｓデバイスの製造方法 | |
| US4985746A (en) | Semiconductor device and method of production | |
| US4916508A (en) | CMOS type integrated circuit and a method of producing same | |
| JPS5965481A (ja) | 半導体装置 | |
| JPH0228270B2 (ja) | ||
| JPS6288369A (ja) | 半導体装置の製造方法 | |
| US5430317A (en) | Semiconductor device | |
| JPS61220371A (ja) | 絶縁基板上ｍｏｓ形集積回路装置 | |
| US3930893A (en) | Conductivity connected charge-coupled device fabrication process | |
| JPH03191518A (ja) | 半導体装置およびその製造方法 | |
| JPS639658B2 (ja) | ||
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPH0616559B2 (ja) | 半導体装置の製造方法 | |
| JPH04233758A (ja) | 半導体装置とその製造方法 | |
| JPH02101772A (ja) | 半導体装置の製造方法 | |
| JPS63219160A (ja) | 半導体素子及びその製造方法 | |
| JPH0341479Y2 (ja) | ||
| JP2666325B2 (ja) | 半導体装置 | |
| JPH02207534A (ja) | 半導体装置 | |
| JPS60144972A (ja) | 半導体装置 | |
| JPS62159468A (ja) | 半導体装置 | |
| JPS613461A (ja) | 半導体装置の製造方法 |