JPS6113661A

JPS6113661A - 半導体装置およびその製造方法

Info

Publication number: JPS6113661A
Application number: JP59133202A
Authority: JP
Inventors: Akikazu Oono; 晃計大野; Katsutoshi Izumi; 泉　勝俊
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-06-29
Filing date: 1984-06-29
Publication date: 1986-01-21
Also published as: JPH0228270B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は高集積化に適した高速な半導体装置およびその
製造方法に関するものである。

（従来技術）従来この種の装置として拡第３図に述べる構成を有する
ものが提案されている。

すなわち、例えばｐ型の単結晶半導体基板１の上に、ｐ
型を有するチャネル領域としての単結晶半導体領域２が
素子分離用絶縁物５を介して形成されているとともにｎ
型を有し、かつ単結晶半導体領域２に比し高い不純物濃
度を有するソース領域及びドレイン領域としての単結晶
半導体領域３及び４が単結晶半導体領域２と並置連接さ
れ、かつ絶縁物５を介して単結晶半導体基板ｌの上に形
成されている。

また、ゲート電極材料６がゲート絶縁物７を介して単結
晶半導体領域２の上に形成されている。

さらに、単結晶半導体領域３，４及びゲート電極材料６
にそれぞれソース電極８．ドレイン電極９、ゲート電極
ｌＯ及び基板電極１１がオーミックに付されている。

以上が従来提案されている半導体装置の構成である。

このような構成を有する従来の金属−絶縁物一手導体（
以下Ｍ工Ｓという）トランジスタにおいてｐ型を有する
チャネル領域２は次の方法で形成される。すなわち、素
子分離用絶縁物５の上にｐ型を有する単結晶領域の島が
形成される。ゲート絶縁物７の上にゲート電極材料６を
ホトリソグラフィ技術を用いて加工・形成する。次にゲ
ート電極材料６をマスクとしてｎ型不純物の添加を施し
、ｎ型を有する単結晶領域のソース３及びドレイン４を
形成する。このとき、ゲート電極材料６の下に位置する
チャネル領域２にはｎ型不純物が添加されないのでｐ型
のままであ〕、該ｐ型単結晶領域２にチャネルが形成さ
れる。

以上の説明から明らかなとおシ、ｐ型単結晶領域２の長
さ、すなわちチャネル長はゲート電極材料６の長さによ
って決定される。

（発明が解決しようとする問題点）第３図に示す構造のトランジスタの高速化を達成する手
段として、チャネル長を短くする方法が有効な手段であ
るが、上記のとおシチャネル長はゲート電極材料６の長
さで決まるため、高速化を実現するにはゲート電極材料
６を微細化しなければならない。しかるにゲート電極材
料６はホトリソグラフィ技術を用いて加工・形成される
ため、ホトリソグラフィ技術で得られる微細化の限界で
ゲート電極材料６の小形化が制約されるという欠点があ
った。

（問題点を解決するための手段）本発明は上記の欠点を除去するため、チャネル長をホト
リソグラフィ技術によらず短くできるトランジスタを形
成したもので、その目的は高集積化に適した高速なトラ
ンジスタ及びその製造方法を提供することにある。

上記の目的を達成するため、本発明は内部に埋込み絶縁
物層を有するか、あるいは表面近傍を除いて絶縁物で構
成されている単結晶絶縁性半導体基板上に、第１の導電
型を有するチャネル領域としての第１の単結晶半導体領
域が形成されているとともに、前記の第１の導電型とは
逆の第２の導電型を有し、かつ前記第１の単結晶半導体
領域に比し高い不純物濃度を有するソース領域またはド
レイン領域としての第２及び第３の単結晶半導体領域が
、前記第１の単結晶半導体領域と連接して形成された、
金属−絶縁物一半導体構成の電界効果トランジスタにお
いて、前記の第２″！たけ第３の単結晶半導体領域の内
、一方が前記の第１の単結晶半導体領域の上部に連接し
て配置され、他方は前記の第１の単結晶半導体領域の側
面において、かつ前記の第２の単結晶半導体領域とはな
して配置され、かつ前記の第１の単結晶半導体領域の側
面に、前記の第２及び第３の単結晶半導体領域に実質的
にまたがるようにゲート絶縁物及びゲート電極が配置さ
れることを特徴とする半導体装置を発明の要旨とするも
のである。

さらに本発明は絶縁層上の単結晶半導体領域を、該絶縁
物上面に対する垂直断面が凸字状に加工する工程と、第
１の導電型を有する前記の凸字状単結晶領域の内部に第
１の単結晶領域及びこれと逆の第２の導電型を有する高
不純物濃度のソースおよびドレイン領域を自己整合法に
よって形成する工程と、前記の凸字状単結晶領域の側面
に前記のソースおよびドレイン領域に実質的にまたがる
ようにゲート絶縁膜およびゲート電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法を発明
の要旨とするものである。

次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは云うまでもない。

第１図は本発明の半導体装置の実施例を示すものであっ
て、ＣＭＯＳインバータを構成した場合の例である。な
お該第１図はｎチャネルおよびｐチャネル間Ｉ日トラン
ジスタの断面が凸字状の場合である。第１図において、
１は単結晶半導体基板、２は能動領域、３はソース領域
、４はドレイン領域、５は素子分離用絶縁物、６はゲー
ト電極材料、７はゲート絶縁物である。この構成をさら
に説明すると、単結晶半導体基板１上に素子分離用絶縁
物５が形成されており、右側の断面が凸字形の半導体領
域には上部に１型領域のソースが形成され、この下部に
はｐ型の能動領域２が形成され、この能動領域の下部の
両側には♂型領域のドレインが形成され、ソース３及び
ドレイン４の間に杜、ゲート絶縁物７を介してゲート電
極材料６が配置されている。左側の凸字形の半導体領域
には、右側の導電型と反対の導電型の領域が形成され、
全体として０Ｍ０Ｓインバータが構成されている。

０Ｍ０Ｂインバータを構成したとき、８のソース電極に
は正の電圧を印加し、８′のソース電極は接地する。こ
のとき、１０のゲート電極は入力信号の端子に、９のド
レイン電極は出力信号の端子となる。１１は単結晶基板
１に電位を与える電極である。

第２図において％ｎチャネルおよびｐチャネル間Ｉ日ト
ランジスタのチャネル長はソース領域３と能動領域２と
が形成するｐｎ接合の深さく第２図（θ）のｊ）Ｋよっ
て決定され、ホトリングラフィ技術からくる微細化の制
限に依存しない。すなわち、該ｐｎ接合を深くするよう
ソース領域３を形成すると、深さに応じてチャネル長は
短くなり、チャネル長１μｍ以下の形成も容易である。

第３図に示す構造のＭＩ日トランジスタにおいて、ドレ
イン領域３およびソース領域４を形成後、高温熱処理に
よシｎ型不純物をｐ型の能動領域２へ拡散させ、該能動
領域の長さを短くすることでチャネル長も短くすること
ができる。しかるに、この方法でチャネル長を短くする
と、ゲート絶縁物７を介してドレイン３およびソース４
とゲート電極材料６との間に大きな寄生容量が発生し、
トランジスタの速度を低下させる一因となる。

一方、本発明によるＭ工Ｓトランジスタの構造ニおいて
は、ゲート電極材料６の堆積膜厚および加工量を制御す
ることにより、前記の寄生容量を増大させることまくチ
ャネル長を短くすることができる。すなわち、ドレイン
領域４とゲート電極材料６で形成される寄生容量は、ゲ
ート電極材料の堆積膜厚によって決まり、堆積膜厚を制
御することで該寄生容量を小さくすることができる。ま
た、ソース領域３とゲート電極材料６で形成される寄生
容量はゲート材料の加工量を最適化することによシ小さ
く抑えるととができる。この加工量の最適化については
、後の製造法で詳しく説明する。

さらにこの構造のトランジスタではゲート絶縁物７が単
結晶半導体基板ｌに対してはぼ垂直となる面内に形成さ
れるため平面図上では第３図に示す能動領域２が存在せ
ず、かつチャネル領域を能動領域２の周囲に形成できる
ので微小面積内に有効にチャネル幅を採れるととになシ
、本発明のトランジスタは大幅に小形化できる。

また、この構造のトランジスタでは絶縁物５によシ単結
晶半導体基板ｌとは分離されているため、０ＭＯ８構成
としても寄生サイリスタ効果による誤動作は生じない。

上記の説明においては、絶縁物５の下部に単結晶半導体
基板１が゛ある場合について説明しであるが、この単結
晶半導体基板１０代シに絶縁物が存在してもよい。換言
すれば絶縁物５以下がすべて絶縁物であっても、前述の
場合と同様の作用及び効果を有するものである。

次に本発明装置の製造法の一実施例を第２図に示す。

（ａ）　　例えば比抵抗１０００Ω（７）程度の単結晶
半導体基板１の内部に素子分離用絶縁物５を形成する。

この構造は例えばイオン注入法によって酸素イオンを加
速エネルギー１３０ＫｅＶ、注入量１．０Ｘ１０”個／
ｃｍ２　　打込み、その後所定の温度例えば１１５０力
で所定の時間例えば２時間熱アニールすると実現できる
。

（ｂ）　　絶縁物５の上の単結晶領域にｎ型またはｐ型
の不純物をイオン注入法等の手段により添加した後、該
単結晶領域の内、不要々領域をエツチングで除去して所
望の不純物濃度を有するｎ型またはｐ型の能動領域２を
形成する。

（ｃ）　　レジスト等のマスク材を用いて能動領域２を
異方性エツチング特性を有するエツチング法を用いて凸
字状に加工する。このとき、加工面Ａ（図中に示す）と
絶縁物５とがなす角θ（図中に示す）が直角または鈍角
となるように能動領域２を加工する。

（ａ）　　能動領域２と逆の導電性を与える不純物を能
動領域２に高濃度にイオン注入し、ソース領域３および
ドレイン領域４を形成する。このとき、前記のとおルθ
は直角または鈍角であるため、絶縁物５に対するイオン
注入角を０度と設定すれば、自動的にソース領域３とド
レイン領域４は分離される。なお、ソース領域３とドレ
イン領域４との距離Ｊ（図中に示す）がチャネル長とな
るが、このＪは工程（０）における加工量すなわちエツ
チング深さと工程（ｄ）におけるソース領域３の深さの
みによって決定されることは明らかである。

（θ）　ゲート絶縁物７を形成した後、ゲート電極材料
として例えばｎ型の多結晶シリコン６を堆積し、異方性
のエツチング特性を有するエツチング法を用いて該多結
晶シリコンを加工する。このとき、エツチング方向に対
し多結晶シリコンが厚く堆積されている部分およびゲー
ト電極形成領域を除いて多結晶シリコンが除去される。

なお、多結晶シリコン６とソース領域３とで構成する寄
生容量を小さくすることがトランジスタの高速化を図る
上で重要であることは前述したが、この製造方法におい
ては多結晶シリコンの加工量を調整することでチャネル
長に応じたゲート長Ｌ（図中に示す）を定めることが可
能であ如、該寄生容量を小さく抑えることができる。

（ｆ）　　絶縁物１２を堆積した後、コンタクトホール
を開け、電極８．８’、９，１０．１１を形成し−（Ｏ
ＭＯＳインバータが完成する。

以上説明したように本発明の製造法の特徴は、異方性エ
ツチング法を活用してホトリソグラフィ技術に制約を受
けない短チャネルＭ工Ｓトランジスタを製造することに
ある。

（発明の効果）以上説明したように、本発明の半導体装置によれば、チ
ャネル長を短くして高速なトランジスタを実現できる。

利点を以下にまとめる。

（イ）絶縁物上に形成された単結晶の島を凸字状または
Ｌ字状に加工する際の加工量と、ソース領域と能動領域
が形成するｐｎ接合の深さとでチャネル長を決定するこ
とができ、微細化の際にフォトリソグラフィ技術の制約
を受けない。

（ロ）　トランジスタの速度を制約する一因となる。

ソースおよびドレインとゲート電極材料とで構成する寄
生容量をチャネル長を短くしても小さく抑えることがで
きる。

０→　従来の装置とは異なシ、チャネルが形成される能
動領域が平面パターン上に現われない構造となっている
こと、及び能動領域内においてチャネルが該能動領域の
周囲に形成されるため微小面積内で覗十分な幅のチャネ
ル幅を実現できることによって装置の大幅な小形化が達
成できる。

に）　トランジスタを絶縁物で単結晶基板よシ分離して
いるため、０ＭＯ８構成を採用しても寄生サイリスタに
よる誤動作が全く生じない。

（ホ）本製造方法においては異方性エツチングを活用す
るが、このエツチングは微細化ＭＯ８の製造法において
多用されるリアクティブイオンエツチング法を用いて実
現できる。したがって本発明装置を実現するに当たり、
従来から使用されている装置のみを用いることができ、
新しい装置を必要としない。

等の効果を有する。

【図面の簡単な説明】

第１図は本発明装置の一実施例の断面図、第２図は本発
明装置の製法の一実施例、第３図は従来の半導体装置の
断面図を示す。１・・・単結晶半導体基板、２・・・能動領域、３，４
・・・単結晶半導体領域、５・・・素子分離用絶縁物、
６・・・ゲート電極材料、７・・・ゲート絶縁膜、８　
、８’・・・ソース電極、９・・・ドレイン電極、１０
・・・ゲート電極、１１・・・単結晶半導体基板の電極
、１２・・・保護用絶縁物ハ　　　　　　　　　　　　凸 −Ｏの＋＋Ｊ　　　　　　　　　　　　。

Claims

【特許請求の範囲】

（１）内部に埋込み絶縁物層を有するか、あるいは表面
近傍を除いて絶縁物で構成されている単結晶絶縁性半導
体基板上に、第１の導電型を有するチャネル領域として
の第１の単結晶半導体領域が形成されているとともに、
前記の第１の導電型とは逆の第２の導電型を有し、かつ
前記第１の単結晶半導体領域に比し高い不純物濃度を有
するソース領域またはドレイン領域としての第２及び第
３の単結晶半導体領域が、前記第１の単結晶半導体領域
と連接して形成された、金属−絶縁物−半導体構成の電
界効果トランジスタにおいて、前記の第２または第３の
単結晶半導体領域の内、一方が前記の第１の単結晶半導
体領域の上部に連接して配置され、他方は前記の第１の
単結晶半導体領域の側面において、かつ前記の第２の単
結晶半導体領域とはなして配置され、かつ前記の第１の
単結晶半導体領域の側面に、前記の第２及び第３の単結
晶半導体領域に実質的にまたがるようにゲート絶縁物及
びゲート電極が配置されることを特徴とする半導体装置
。
（２）内部に埋込み絶縁物層を有するか、あるいは表面
近傍を除いて絶縁物で構成されている単結晶絶縁性半導
体基板上に、第１の導電型を有するチャネル領域として
の第１の単結晶半導体領域が形成されているとともに、
前記の第１の導電型とは逆の第２の導電型を有し、かつ
前記第１の単結晶半導体領域に比し高い不純物濃度を有
するソース領域またはドレイン領域としての第２及び第
３の単結晶半導体領域が、前記第１の単結晶半導体領域
と連接して形成された、金属−絶縁物−半導体構成の電
界効果トランジスタにおいて、前記の第２または第３の
単結晶半導体領域の内、一方が前記の第１の単結晶半導
体領域の上部に連接して配置され、他方は前記の第１の
単結晶半導体領域の側面において、かつ前記の第２の単
結晶半導体領域とはなして配置され、かつ前記の第１の
単結晶半導体領域の側面に、前記の第２及び第３の単結
晶半導体領域に実質的にまたがるようにゲート絶縁物及
びゲート電極が配置されることを特徴とする半導体装置
を少なくとも２個使用した場合、前記装置の一方の第１
、第２、第３の単結晶半導体領域の導電型に対し、前記
装置の他の一方の装置の第１、第２、第３の単結晶半導
体領域の導電型をすべて逆にして併置し、前記装置でＣ
ＭＯＳインバータを構成することを特徴とした特許請求
の範囲第１項記載の半導体装置。
（３）絶縁層上の単結晶半導体領域を、該絶縁物上面に
対する垂直断面が凸字状に加工する工程と、第１の導電
型を有する前記の凸字状単結晶領域の内部に第１の単結
晶領域及びこれと逆の第２の導電型を有する高不純物濃
度のソースおよびドレイン領域を自己整合法によつて形
成する工程と、前記の凸字状単結晶領域の側面に前記の
ソースおよびドレイン領域に実質的にまたがるようにゲ
ート絶縁膜およびゲート電極を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。