JPS6113661A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPS6113661A
JPS6113661A JP59133202A JP13320284A JPS6113661A JP S6113661 A JPS6113661 A JP S6113661A JP 59133202 A JP59133202 A JP 59133202A JP 13320284 A JP13320284 A JP 13320284A JP S6113661 A JPS6113661 A JP S6113661A
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晃計 大野
Katsutoshi Izumi
泉 勝俊
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は高集積化に適した高速な半導体装置およびその
製造方法に関するものである。
(従来技術) 従来この種の装置として拡第3図に述べる構成を有する
ものが提案されている。
すなわち、例えばp型の単結晶半導体基板1の上に、p
型を有するチャネル領域としての単結晶半導体領域2が
素子分離用絶縁物5を介して形成されているとともにn
型を有し、かつ単結晶半導体領域2に比し高い不純物濃
度を有するソース領域及びドレイン領域としての単結晶
半導体領域3及び4が単結晶半導体領域2と並置連接さ
れ、かつ絶縁物5を介して単結晶半導体基板lの上に形
成されている。
また、ゲート電極材料6がゲート絶縁物7を介して単結
晶半導体領域2の上に形成されている。
さらに、単結晶半導体領域3,4及びゲート電極材料6
にそれぞれソース電極8.ドレイン電極9、ゲート電極
lO及び基板電極11がオーミックに付されている。
以上が従来提案されている半導体装置の構成である。
このような構成を有する従来の金属−絶縁物一手導体(
以下M工Sという)トランジスタにおいてp型を有する
チャネル領域2は次の方法で形成される。すなわち、素
子分離用絶縁物5の上にp型を有する単結晶領域の島が
形成される。ゲート絶縁物7の上にゲート電極材料6を
ホトリソグラフィ技術を用いて加工・形成する。次にゲ
ート電極材料6をマスクとしてn型不純物の添加を施し
、n型を有する単結晶領域のソース3及びドレイン4を
形成する。このとき、ゲート電極材料6の下に位置する
チャネル領域2にはn型不純物が添加されないのでp型
のままであ〕、該p型単結晶領域2にチャネルが形成さ
れる。
以上の説明から明らかなとおシ、p型単結晶領域2の長
さ、すなわちチャネル長はゲート電極材料6の長さによ
って決定される。
(発明が解決しようとする問題点) 第3図に示す構造のトランジスタの高速化を達成する手
段として、チャネル長を短くする方法が有効な手段であ
るが、上記のとおシチャネル長はゲート電極材料6の長
さで決まるため、高速化を実現するにはゲート電極材料
6を微細化しなければならない。しかるにゲート電極材
料6はホトリソグラフィ技術を用いて加工・形成される
ため、ホトリソグラフィ技術で得られる微細化の限界で
ゲート電極材料6の小形化が制約されるという欠点があ
った。
(問題点を解決するための手段) 本発明は上記の欠点を除去するため、チャネル長をホト
リソグラフィ技術によらず短くできるトランジスタを形
成したもので、その目的は高集積化に適した高速なトラ
ンジスタ及びその製造方法を提供することにある。
上記の目的を達成するため、本発明は内部に埋込み絶縁
物層を有するか、あるいは表面近傍を除いて絶縁物で構
成されている単結晶絶縁性半導体基板上に、第1の導電
型を有するチャネル領域としての第1の単結晶半導体領
域が形成されているとともに、前記の第1の導電型とは
逆の第2の導電型を有し、かつ前記第1の単結晶半導体
領域に比し高い不純物濃度を有するソース領域またはド
レイン領域としての第2及び第3の単結晶半導体領域が
、前記第1の単結晶半導体領域と連接して形成された、
金属−絶縁物一半導体構成の電界効果トランジスタにお
いて、前記の第2″!たけ第3の単結晶半導体領域の内
、一方が前記の第1の単結晶半導体領域の上部に連接し
て配置され、他方は前記の第1の単結晶半導体領域の側
面において、かつ前記の第2の単結晶半導体領域とはな
して配置され、かつ前記の第1の単結晶半導体領域の側
面に、前記の第2及び第3の単結晶半導体領域に実質的
にまたがるようにゲート絶縁物及びゲート電極が配置さ
れることを特徴とする半導体装置を発明の要旨とするも
のである。
さらに本発明は絶縁層上の単結晶半導体領域を、該絶縁
物上面に対する垂直断面が凸字状に加工する工程と、第
1の導電型を有する前記の凸字状単結晶領域の内部に第
1の単結晶領域及びこれと逆の第2の導電型を有する高
不純物濃度のソースおよびドレイン領域を自己整合法に
よって形成する工程と、前記の凸字状単結晶領域の側面
に前記のソースおよびドレイン領域に実質的にまたがる
ようにゲート絶縁膜およびゲート電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法を発明
の要旨とするものである。
次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは云うまでもない。
第1図は本発明の半導体装置の実施例を示すものであっ
て、CMOSインバータを構成した場合の例である。な
お該第1図はnチャネルおよびpチャネル間I日トラン
ジスタの断面が凸字状の場合である。第1図において、
1は単結晶半導体基板、2は能動領域、3はソース領域
、4はドレイン領域、5は素子分離用絶縁物、6はゲー
ト電極材料、7はゲート絶縁物である。この構成をさら
に説明すると、単結晶半導体基板1上に素子分離用絶縁
物5が形成されており、右側の断面が凸字形の半導体領
域には上部に1型領域のソースが形成され、この下部に
はp型の能動領域2が形成され、この能動領域の下部の
両側には♂型領域のドレインが形成され、ソース3及び
ドレイン4の間に杜、ゲート絶縁物7を介してゲート電
極材料6が配置されている。左側の凸字形の半導体領域
には、右側の導電型と反対の導電型の領域が形成され、
全体として0M0Sインバータが構成されている。
0M0Bインバータを構成したとき、8のソース電極に
は正の電圧を印加し、8′のソース電極は接地する。こ
のとき、10のゲート電極は入力信号の端子に、9のド
レイン電極は出力信号の端子となる。11は単結晶基板
1に電位を与える電極である。
第2図において%nチャネルおよびpチャネル間I日ト
ランジスタのチャネル長はソース領域3と能動領域2と
が形成するpn接合の深さく第2図(θ)のj)Kよっ
て決定され、ホトリングラフィ技術からくる微細化の制
限に依存しない。すなわち、該pn接合を深くするよう
ソース領域3を形成すると、深さに応じてチャネル長は
短くなり、チャネル長1μm以下の形成も容易である。
第3図に示す構造のMI日トランジスタにおいて、ドレ
イン領域3およびソース領域4を形成後、高温熱処理に
よシn型不純物をp型の能動領域2へ拡散させ、該能動
領域の長さを短くすることでチャネル長も短くすること
ができる。しかるに、この方法でチャネル長を短くする
と、ゲート絶縁物7を介してドレイン3およびソース4
とゲート電極材料6との間に大きな寄生容量が発生し、
トランジスタの速度を低下させる一因となる。
一方、本発明によるM工Sトランジスタの構造ニおいて
は、ゲート電極材料6の堆積膜厚および加工量を制御す
ることにより、前記の寄生容量を増大させることまくチ
ャネル長を短くすることができる。すなわち、ドレイン
領域4とゲート電極材料6で形成される寄生容量は、ゲ
ート電極材料の堆積膜厚によって決まり、堆積膜厚を制
御することで該寄生容量を小さくすることができる。ま
た、ソース領域3とゲート電極材料6で形成される寄生
容量はゲート材料の加工量を最適化することによシ小さ
く抑えるととができる。この加工量の最適化については
、後の製造法で詳しく説明する。
さらにこの構造のトランジスタではゲート絶縁物7が単
結晶半導体基板lに対してはぼ垂直となる面内に形成さ
れるため平面図上では第3図に示す能動領域2が存在せ
ず、かつチャネル領域を能動領域2の周囲に形成できる
ので微小面積内に有効にチャネル幅を採れるととになシ
、本発明のトランジスタは大幅に小形化できる。
また、この構造のトランジスタでは絶縁物5によシ単結
晶半導体基板lとは分離されているため、0MO8構成
としても寄生サイリスタ効果による誤動作は生じない。
上記の説明においては、絶縁物5の下部に単結晶半導体
基板1が゛ある場合について説明しであるが、この単結
晶半導体基板10代シに絶縁物が存在してもよい。換言
すれば絶縁物5以下がすべて絶縁物であっても、前述の
場合と同様の作用及び効果を有するものである。
次に本発明装置の製造法の一実施例を第2図に示す。
(a)  例えば比抵抗1000Ω(7)程度の単結晶
半導体基板1の内部に素子分離用絶縁物5を形成する。
この構造は例えばイオン注入法によって酸素イオンを加
速エネルギー130KeV、注入量1.0X10”個/
cm2  打込み、その後所定の温度例えば1150力
で所定の時間例えば2時間熱アニールすると実現できる
(b)  絶縁物5の上の単結晶領域にn型またはp型
の不純物をイオン注入法等の手段により添加した後、該
単結晶領域の内、不要々領域をエツチングで除去して所
望の不純物濃度を有するn型またはp型の能動領域2を
形成する。
(c)  レジスト等のマスク材を用いて能動領域2を
異方性エツチング特性を有するエツチング法を用いて凸
字状に加工する。このとき、加工面A(図中に示す)と
絶縁物5とがなす角θ(図中に示す)が直角または鈍角
となるように能動領域2を加工する。
(a)  能動領域2と逆の導電性を与える不純物を能
動領域2に高濃度にイオン注入し、ソース領域3および
ドレイン領域4を形成する。このとき、前記のとおルθ
は直角または鈍角であるため、絶縁物5に対するイオン
注入角を0度と設定すれば、自動的にソース領域3とド
レイン領域4は分離される。なお、ソース領域3とドレ
イン領域4との距離J(図中に示す)がチャネル長とな
るが、このJは工程(0)における加工量すなわちエツ
チング深さと工程(d)におけるソース領域3の深さの
みによって決定されることは明らかである。
(θ) ゲート絶縁物7を形成した後、ゲート電極材料
として例えばn型の多結晶シリコン6を堆積し、異方性
のエツチング特性を有するエツチング法を用いて該多結
晶シリコンを加工する。このとき、エツチング方向に対
し多結晶シリコンが厚く堆積されている部分およびゲー
ト電極形成領域を除いて多結晶シリコンが除去される。
なお、多結晶シリコン6とソース領域3とで構成する寄
生容量を小さくすることがトランジスタの高速化を図る
上で重要であることは前述したが、この製造方法におい
ては多結晶シリコンの加工量を調整することでチャネル
長に応じたゲート長L(図中に示す)を定めることが可
能であ如、該寄生容量を小さく抑えることができる。
(f)  絶縁物12を堆積した後、コンタクトホール
を開け、電極8.8’、9,10.11を形成し−(O
MOSインバータが完成する。
以上説明したように本発明の製造法の特徴は、異方性エ
ツチング法を活用してホトリソグラフィ技術に制約を受
けない短チャネルM工Sトランジスタを製造することに
ある。
(発明の効果) 以上説明したように、本発明の半導体装置によれば、チ
ャネル長を短くして高速なトランジスタを実現できる。
利点を以下にまとめる。
(イ)絶縁物上に形成された単結晶の島を凸字状または
L字状に加工する際の加工量と、ソース領域と能動領域
が形成するpn接合の深さとでチャネル長を決定するこ
とができ、微細化の際にフォトリソグラフィ技術の制約
を受けない。
(ロ) トランジスタの速度を制約する一因となる。
ソースおよびドレインとゲート電極材料とで構成する寄
生容量をチャネル長を短くしても小さく抑えることがで
きる。
0→ 従来の装置とは異なシ、チャネルが形成される能
動領域が平面パターン上に現われない構造となっている
こと、及び能動領域内においてチャネルが該能動領域の
周囲に形成されるため微小面積内で覗十分な幅のチャネ
ル幅を実現できることによって装置の大幅な小形化が達
成できる。
に) トランジスタを絶縁物で単結晶基板よシ分離して
いるため、0MO8構成を採用しても寄生サイリスタに
よる誤動作が全く生じない。
(ホ)本製造方法においては異方性エツチングを活用す
るが、このエツチングは微細化MO8の製造法において
多用されるリアクティブイオンエツチング法を用いて実
現できる。したがって本発明装置を実現するに当たり、
従来から使用されている装置のみを用いることができ、
新しい装置を必要としない。
等の効果を有する。
【図面の簡単な説明】
第1図は本発明装置の一実施例の断面図、第2図は本発
明装置の製法の一実施例、第3図は従来の半導体装置の
断面図を示す。 1・・・単結晶半導体基板、2・・・能動領域、3,4
・・・単結晶半導体領域、5・・・素子分離用絶縁物、
6・・・ゲート電極材料、7・・・ゲート絶縁膜、8 
、8’・・・ソース電極、9・・・ドレイン電極、10
・・・ゲート電極、11・・・単結晶半導体基板の電極
、12・・・保護用絶縁物 ハ            凸 −Oの ++J            。

Claims (3)

    【特許請求の範囲】
  1. (1)内部に埋込み絶縁物層を有するか、あるいは表面
    近傍を除いて絶縁物で構成されている単結晶絶縁性半導
    体基板上に、第1の導電型を有するチャネル領域として
    の第1の単結晶半導体領域が形成されているとともに、
    前記の第1の導電型とは逆の第2の導電型を有し、かつ
    前記第1の単結晶半導体領域に比し高い不純物濃度を有
    するソース領域またはドレイン領域としての第2及び第
    3の単結晶半導体領域が、前記第1の単結晶半導体領域
    と連接して形成された、金属−絶縁物−半導体構成の電
    界効果トランジスタにおいて、前記の第2または第3の
    単結晶半導体領域の内、一方が前記の第1の単結晶半導
    体領域の上部に連接して配置され、他方は前記の第1の
    単結晶半導体領域の側面において、かつ前記の第2の単
    結晶半導体領域とはなして配置され、かつ前記の第1の
    単結晶半導体領域の側面に、前記の第2及び第3の単結
    晶半導体領域に実質的にまたがるようにゲート絶縁物及
    びゲート電極が配置されることを特徴とする半導体装置
  2. (2)内部に埋込み絶縁物層を有するか、あるいは表面
    近傍を除いて絶縁物で構成されている単結晶絶縁性半導
    体基板上に、第1の導電型を有するチャネル領域として
    の第1の単結晶半導体領域が形成されているとともに、
    前記の第1の導電型とは逆の第2の導電型を有し、かつ
    前記第1の単結晶半導体領域に比し高い不純物濃度を有
    するソース領域またはドレイン領域としての第2及び第
    3の単結晶半導体領域が、前記第1の単結晶半導体領域
    と連接して形成された、金属−絶縁物−半導体構成の電
    界効果トランジスタにおいて、前記の第2または第3の
    単結晶半導体領域の内、一方が前記の第1の単結晶半導
    体領域の上部に連接して配置され、他方は前記の第1の
    単結晶半導体領域の側面において、かつ前記の第2の単
    結晶半導体領域とはなして配置され、かつ前記の第1の
    単結晶半導体領域の側面に、前記の第2及び第3の単結
    晶半導体領域に実質的にまたがるようにゲート絶縁物及
    びゲート電極が配置されることを特徴とする半導体装置
    を少なくとも2個使用した場合、前記装置の一方の第1
    、第2、第3の単結晶半導体領域の導電型に対し、前記
    装置の他の一方の装置の第1、第2、第3の単結晶半導
    体領域の導電型をすべて逆にして併置し、前記装置でC
    MOSインバータを構成することを特徴とした特許請求
    の範囲第1項記載の半導体装置。
  3. (3)絶縁層上の単結晶半導体領域を、該絶縁物上面に
    対する垂直断面が凸字状に加工する工程と、第1の導電
    型を有する前記の凸字状単結晶領域の内部に第1の単結
    晶領域及びこれと逆の第2の導電型を有する高不純物濃
    度のソースおよびドレイン領域を自己整合法によつて形
    成する工程と、前記の凸字状単結晶領域の側面に前記の
    ソースおよびドレイン領域に実質的にまたがるようにゲ
    ート絶縁膜およびゲート電極を形成する工程とを備える
    ことを特徴とする半導体装置の製造方法。
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