JPS6052052A - 相補型ｍｉｓ半導体装置 - Google Patents
相補型ｍｉｓ半導体装置Info
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- JPS6052052A JPS6052052A JP58159505A JP15950583A JPS6052052A JP S6052052 A JPS6052052 A JP S6052052A JP 58159505 A JP58159505 A JP 58159505A JP 15950583 A JP15950583 A JP 15950583A JP S6052052 A JPS6052052 A JP S6052052A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は５ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）プロセスに係り、特に絶縁物基板上に０ＭＯ８
を形成するデバイス構成に関する。
ｔｏｒ）プロセスに係り、特に絶縁物基板上に０ＭＯ８
を形成するデバイス構成に関する。
伽）技術の背景
０ＭＯ８は反対の極性を持ったｐチャネルとｎチャネル
を組合せ、相反するトランジスタを構成し回路機能を行
なわせるもので、動作速度の高速性静止電力損失が低い
ため消費電力が少い等の利点がある。このよう表回路構
成上の利点に対して通常のＭＯＳプロセス（バルク形Ｃ
ＭＯ８）は複雑であり、特にｎチャネル領域に対するｐ
ウェル（ｐ−ｗｅｌｌ）拡散がありとのｐウェル拡散源
さが大きいためＩＣチップの小型化が困難で、しかも低
濃不 度ｐ型ス純物を精度よく拡散形成する必要がある。
を組合せ、相反するトランジスタを構成し回路機能を行
なわせるもので、動作速度の高速性静止電力損失が低い
ため消費電力が少い等の利点がある。このよう表回路構
成上の利点に対して通常のＭＯＳプロセス（バルク形Ｃ
ＭＯ８）は複雑であり、特にｎチャネル領域に対するｐ
ウェル（ｐ−ｗｅｌｌ）拡散がありとのｐウェル拡散源
さが大きいためＩＣチップの小型化が困難で、しかも低
濃不 度ｐ型ス純物を精度よく拡散形成する必要がある。
これに対してＳＯＩ技術（０ＭＯ８／５ＯＩ） 又はＳ
ＯＳ技術（ＣＭＯ８／５Ｏ８）によるスピネル結晶又は
非単結晶（ＡｌｔＯｓｔＭｇＯ）上に０ＭＯ８を構成す
るプロセスは前述したバルク形ＣＭＯＳプロセスに比し
有利であり大規模集積化に伴い時計用ＩＣ。
ＯＳ技術（ＣＭＯ８／５Ｏ８）によるスピネル結晶又は
非単結晶（ＡｌｔＯｓｔＭｇＯ）上に０ＭＯ８を構成す
るプロセスは前述したバルク形ＣＭＯＳプロセスに比し
有利であり大規模集積化に伴い時計用ＩＣ。
メモリ、ロジック、マイクロコンピュータ等に応用され
つ＼ある。
つ＼ある。
（ｃ）従来技術と問題点
第１図、第２図は従来のＣＭＯ８半導体装置を示す断面
図であり第１図はバルク形ＣＭＯ８、第２図は二重エピ
タキシャル法による０ＭＯ８／ＳＯ８の一例を示す図で
ある。
図であり第１図はバルク形ＣＭＯ８、第２図は二重エピ
タキシャル法による０ＭＯ８／ＳＯ８の一例を示す図で
ある。
第１図においてｎ形シリコン基板１に低濃度のｐ型不純
物をドーグしてｐウェル拡散層２を設け、更にゲート領
域を再拡散してｎチャネル領域３を形成する。対応する
位置にｐチャネル領域４を形成し電極配線５して回路構
成する。図のようにｐ拡散領域の占有域が大きいため集
積化に不利であり、また不純物拡散制御に問題がある。
物をドーグしてｐウェル拡散層２を設け、更にゲート領
域を再拡散してｎチャネル領域３を形成する。対応する
位置にｐチャネル領域４を形成し電極配線５して回路構
成する。図のようにｐ拡散領域の占有域が大きいため集
積化に不利であり、また不純物拡散制御に問題がある。
第２図ではサファイヤ基板６にｎ型エピタキシャル層を
形成してｐチャネル領域７及びｎチャネル領域８を形成
し、それぞれのコンタクトホールに電極９を配線して回
路構成する。このように絶縁物基板上にＣＭＯ８回路を
構成する場合例えば石英ガラス基板上の多結晶シリコン
（ｐｏｌｙ−ｓｔ）をメルト処理して単結晶化するとシ
リコン中に引張り応力が生じ、電子移動度は増加し一方
正孔移動度は引張り応力によって減少する全く逆の関係
にある。
形成してｐチャネル領域７及びｎチャネル領域８を形成
し、それぞれのコンタクトホールに電極９を配線して回
路構成する。このように絶縁物基板上にＣＭＯ８回路を
構成する場合例えば石英ガラス基板上の多結晶シリコン
（ｐｏｌｙ−ｓｔ）をメルト処理して単結晶化するとシ
リコン中に引張り応力が生じ、電子移動度は増加し一方
正孔移動度は引張り応力によって減少する全く逆の関係
にある。
一方サファイヤ基板上のユピタキシャルシリコン層では
メルト処理によって圧縮応力が生じ電子移動度は減少し
、正孔移動度は増大する。従って石英ガラス又はサファ
イヤ基板上にＣＭＯ８回路を形成するとｐチャネル又は
ｎチャネルＭＯ８回路何れかの動作特性が遅くなって全
体としての高速性が失われる。
メルト処理によって圧縮応力が生じ電子移動度は減少し
、正孔移動度は増大する。従って石英ガラス又はサファ
イヤ基板上にＣＭＯ８回路を形成するとｐチャネル又は
ｎチャネルＭＯ８回路何れかの動作特性が遅くなって全
体としての高速性が失われる。
これによりｎチャネルＭＯ８回路は二酸化シリコン層（
ＳｉＯｚ）上に、ｐチャネルＭＯ８回路はスピネル層（
ＡＪ、Ｏ，−Ｍ、９０）上に形成して各々電子移動度、
正孔移動度を歪によって増大させるデバイス構成により
動作特性の高速化を計ることに着目したものである。
ＳｉＯｚ）上に、ｐチャネルＭＯ８回路はスピネル層（
ＡＪ、Ｏ，−Ｍ、９０）上に形成して各々電子移動度、
正孔移動度を歪によって増大させるデバイス構成により
動作特性の高速化を計ることに着目したものである。
（ｄ） 発明の目的
本発明は上記の点に鑑み、絶縁物基板に形成する有効な
ＣＭＯＳデバイス構成を提供し、動作特性の向上を計る
ことを目的とする。
ＣＭＯＳデバイス構成を提供し、動作特性の向上を計る
ことを目的とする。
（ｅ） 発明の構成
上記目的は本発明によれば少なくも表面が絶縁物からな
る基板上に形成され、相反する極性で対をなす相補型Ｍ
ＩＳデバイスのｐチャネル領域はスピネル層上に形成し
て圧縮応力が、ｎチャネル領域は二酸化シリコン層上に
形成して引張り応力が働くようにしたことによって達せ
られる。
る基板上に形成され、相反する極性で対をなす相補型Ｍ
ＩＳデバイスのｐチャネル領域はスピネル層上に形成し
て圧縮応力が、ｎチャネル領域は二酸化シリコン層上に
形成して引張り応力が働くようにしたことによって達せ
られる。
（ｆ） 発明の実施例
３−
以下本発明の実施例を図面により詳述する。
第３図は本発明の一実施例であるＣＭＯ８／ＳＯＩを示
す断面図、第４図は本発明の他の実施例である多層構造
のＣＭＯ８／ＳＯ８を示す断面図である。
す断面図、第４図は本発明の他の実施例である多層構造
のＣＭＯ８／ＳＯ８を示す断面図である。
第３図に示すようにシリコン基板１１に二酸化シリコン
層１２及びスピネル層１３を選択形成しとの二酸化シリ
コン層１２にｎチャネルＭＯ８１４をスピネル層１３に
ｐチャネルＭＯ８１５を形成する。例えばｎチャネル領
域即ち二酸化シリコン層１２にｐ形アイランドを形成し
ｎチャネル形成のためのりん（ト）拡散してｎ形ソース
、ドレイン領域１６．１７を形成する。一方ｐチャネル
領域とするスピネル層１３にｎ形エピタキシャル層を形
成しボロン拡散してｐ形ソース、ドレイン領域１ｓ。
層１２及びスピネル層１３を選択形成しとの二酸化シリ
コン層１２にｎチャネルＭＯ８１４をスピネル層１３に
ｐチャネルＭＯ８１５を形成する。例えばｎチャネル領
域即ち二酸化シリコン層１２にｐ形アイランドを形成し
ｎチャネル形成のためのりん（ト）拡散してｎ形ソース
、ドレイン領域１６．１７を形成する。一方ｐチャネル
領域とするスピネル層１３にｎ形エピタキシャル層を形
成しボロン拡散してｐ形ソース、ドレイン領域１ｓ。
１９を形成する。絶縁層２０に電極取り出し用の窓を開
け、アルミニウム膜を蒸着し、パターニングしてコンタ
クト電極２１を形成する。
け、アルミニウム膜を蒸着し、パターニングしてコンタ
クト電極２１を形成する。
このようなデバイス構成とすることによＬ ｎチャネル
では電子の移動度が増大しｐチャネルでは正孔の移動度
を増加させることができ動作特性−４＝ の高速性（従来と対比して１．５〜１．７倍）が期待で
きる。
では電子の移動度が増大しｐチャネルでは正孔の移動度
を増加させることができ動作特性−４＝ の高速性（従来と対比して１．５〜１．７倍）が期待で
きる。
第４図はサファイヤ基板２２にＣＭＯＳデバイスを形成
する実施例を示すもので、スピネル層上にｐチャネルＭ
Ｏ８２３，２’４の２素子を形成し絶縁層２５（例えば
Ｓｔｏｗ）を介して更にｎチャネル間Ｏ８２６、２７の
２素子を積層して、各素子間を縦形配線により接続して
二重構成のＣＭＯＳ／Ｓ ＯＳが得られる。このような
構成とすることにより下層のｐチャネルＭＯ８では正孔
の移動度が増大し、ｎチャネル間Ｏ８では電子移動度が
増大するから高速性のある低電力スイッチ素子が得られ
る。
する実施例を示すもので、スピネル層上にｐチャネルＭ
Ｏ８２３，２’４の２素子を形成し絶縁層２５（例えば
Ｓｔｏｗ）を介して更にｎチャネル間Ｏ８２６、２７の
２素子を積層して、各素子間を縦形配線により接続して
二重構成のＣＭＯＳ／Ｓ ＯＳが得られる。このような
構成とすることにより下層のｐチャネルＭＯ８では正孔
の移動度が増大し、ｎチャネル間Ｏ８では電子移動度が
増大するから高速性のある低電力スイッチ素子が得られ
る。
Ｇ）発明の効果
以上詳細に説明したように本発明に示すＣＭＯ８半導体
装置とすることにより動作特性の高速化に効果がある。
装置とすることにより動作特性の高速化に効果がある。
第１図、第２図は従来のＣＭＯ８＃＝導体装置を示す断
面図であり、第１図はバルク形ＣＭＯ８，第２図は二重
エピタキシャル法によるＣＭＯ８／ＳＯ８の−例を示す
図、第３図は本発明の一実施例であるＣＭＯ８／ＳＯＩ
を示す断面図、第４図は本発明の他の実施例である多層
構造のＣＭＯ８／ＳＯ８を示す断面図でちる。 図中１１・・・・・・シリコン基板、１２・・・・・・
二酸化シリコン１ｍ （Ｓｉｎ、）、１３・・・・・・
スピネル層、１４，２６゜２７・・・・・・ｎチャネル
ＭＯ８，１５，２３，２４・・・・・・ｐチャネルＭＯ
８，１６，１７・・・・・・ｎ型ソース、ドレイン領域
、１８．１９・・・・ｐ型ソース、ドレイン領域、２０
．２５・・・・・・絶縁層、２１・・・・・・コンタク
ト電極、２２・・・・・・サファイヤ基板。 ７− 表１閉 峯？閃
面図であり、第１図はバルク形ＣＭＯ８，第２図は二重
エピタキシャル法によるＣＭＯ８／ＳＯ８の−例を示す
図、第３図は本発明の一実施例であるＣＭＯ８／ＳＯＩ
を示す断面図、第４図は本発明の他の実施例である多層
構造のＣＭＯ８／ＳＯ８を示す断面図でちる。 図中１１・・・・・・シリコン基板、１２・・・・・・
二酸化シリコン１ｍ （Ｓｉｎ、）、１３・・・・・・
スピネル層、１４，２６゜２７・・・・・・ｎチャネル
ＭＯ８，１５，２３，２４・・・・・・ｐチャネルＭＯ
８，１６，１７・・・・・・ｎ型ソース、ドレイン領域
、１８．１９・・・・ｐ型ソース、ドレイン領域、２０
．２５・・・・・・絶縁層、２１・・・・・・コンタク
ト電極、２２・・・・・・サファイヤ基板。 ７− 表１閉 峯？閃
Claims (1)
- 少なくも表面が絶縁物からなる基板上に形成され、相反
する極性で対をなす相補型ＭＩＳデバイスのｐチャネル
領域はスピネル層上に形成して圧縮応力が、ｎチャネル
領域は二酸化シリコン層上に形成して引張し応力が働く
ようにしたととを特徴とするＣＭＯ８半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159505A JPS6052052A (ja) | 1983-08-31 | 1983-08-31 | 相補型ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159505A JPS6052052A (ja) | 1983-08-31 | 1983-08-31 | 相補型ｍｉｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052052A true JPS6052052A (ja) | 1985-03-23 |
| JPH0430746B2 JPH0430746B2 (ja) | 1992-05-22 |
Family
ID=15695232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159505A Granted JPS6052052A (ja) | 1983-08-31 | 1983-08-31 | 相補型ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052052A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250949A (ja) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6982465B2 (en) | 2000-12-08 | 2006-01-03 | Renesas Technology Corp. | Semiconductor device with CMOS-field-effect transistors having improved drain current characteristics |
| US7109568B2 (en) | 2002-08-26 | 2006-09-19 | Hitachi, Ltd. | Semiconductor device including n-channel fets and p-channel fets with improved drain current characteristics |
| JP2008501239A (ja) * | 2004-05-28 | 2008-01-17 | フリースケール セミコンダクター インコーポレイテッド | 独立して歪むｎチャネル型及びｐチャネル型トランジスタ |
| JP2010287906A (ja) * | 2010-08-05 | 2010-12-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011228736A (ja) * | 2011-07-04 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
-
1983
- 1983-08-31 JP JP58159505A patent/JPS6052052A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250949A (ja) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6982465B2 (en) | 2000-12-08 | 2006-01-03 | Renesas Technology Corp. | Semiconductor device with CMOS-field-effect transistors having improved drain current characteristics |
| US7109568B2 (en) | 2002-08-26 | 2006-09-19 | Hitachi, Ltd. | Semiconductor device including n-channel fets and p-channel fets with improved drain current characteristics |
| JP2008501239A (ja) * | 2004-05-28 | 2008-01-17 | フリースケール セミコンダクター インコーポレイテッド | 独立して歪むｎチャネル型及びｐチャネル型トランジスタ |
| JP4744514B2 (ja) * | 2004-05-28 | 2011-08-10 | フリースケール セミコンダクター インコーポレイテッド | 集積回路の形成方法 |
| JP2010287906A (ja) * | 2010-08-05 | 2010-12-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011228736A (ja) * | 2011-07-04 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430746B2 (ja) | 1992-05-22 |
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