JP4744514B2 - 集積回路の形成方法 - Google Patents

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Description

本発明は、集積回路に係り、詳しくは、異なる導電型のトランジスタについて別々に歪むチャネルを備えた集積回路の形成方法に関する。
トランジスタのチャネルの歪みは、トランジスタのキャリア移動度に影響を及ぼす。歪みは、製造中に、意図的に又は自然に生じる。特定の歪みは、Ｎチャネル型トランジスタの電子移動度とＰチャネル型トランジスタのホール移動度とに異なる影響を及ぼす。特定の歪みは、Ｎチャネル型トランジスタの動作速度に対してより望ましく、Ｐチャネル型トランジスタの動作速度に対して望ましくない。例えば、チャネル領域の引っ張り歪みが大きくなることで、電子移動度が増大したり、ホール移動度が低減したりする。
Ｎチャネル型トランジスタ及びＰチャネル型トランジスタの両方に対して動作速度を向上させることのできる集積回路が求められている。
本発明の方法は、第一基板と、その第一基板上に配置される第一層と、その第一層にチャネル領域を有する複数のＮチャネル型トランジスタとを備える第一ウェハを提供するステップと、第二基板と、その第二基板上に配置される第二層と、その第二層にチャネル領域を有する複数のＰチャネル型トランジスタとを備える第二ウェハを、前記第一ウェハに結合するステップと、前記結合するステップに続いて、第二ウェハの一部を除去するステップとを備え、前記除去するステップの後に、第一層のチャネル領域は第一歪みを有し、第二層のチャネル領域は第二歪みを有し、第一歪みは第二歪みよりも高い伸張性を有している方法を要旨とするものである。
それにより、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタの両方に対して動作速度を向上させることのできる集積回路を形成することができる。
本発明は、添付の図面を参照することにより、当業者にとって、より一層理解されるとともに、多くの目的、特徴及び利点が明らかになる。
各図中の同じ部材番号は、別の注記がなければ同一の物品を示す。各図は、実寸に従い図示されていない。
次に、本発明の実施形態の詳細な説明を記載する。この説明は、本発明の実施例を意図したものであり、制限的な意味に解釈すべきでない。
図１〜図３は、本発明の一実施形態に従う集積回路において３つの製造段階を示す。図１は、本発明に従うウェハの部分側断面図を示す。ウェハ１０１には、絶縁体１０５及び基板１０３上に設けられた二つのＰチャネル型トランジスタ１１４，１１６が図示されている。トランジスタ１１４は、層１０７内に形成された活性領域１１５を含む。活性領域１１５は、Ｎ導電型ドーパント（リンやヒ素等）でドープされる半導体材料（シリコン等）から形成される。活性領域は、主部１２４と、Ｐ＋型伝導度を有するようにカウンタードープされる二つのソース／ドレイン領域１１７，１１９とを含む。トランジスタ１１４は、活性領域１１５内に設けられたトランジスタ１１４のチャネル領域１２０上に位置するゲート１２１（ポリシリコンや金属等）を含む。
層１０７の酸化物部分１１３は、トランジスタ１１４の活性領域１１５とトランジスタ１１６の活性領域１３６との間に位置する。酸化物部分１１３は、活性領域間の隔離領域として機能する。一実施形態において、酸化物部分１１３は、層１０７を構成するシリコンや別の半導体材料をエッチング処理した後、酸化物を充填することにより形成される。一実施形態において、層１０７の活性領域は、単一材料（シリコン等）から製造される。別の実施形態において、層１０７は、異なる材料からなる複合層であって、例えば、シリコン・ゲルマニウム層上にシリコン層を備えて形成してもよい。
ビア１２７は、ゲート１２１を、層間絶縁膜（ＩＬＤ）１１１内の相互接続部１２９に電気的に接続する。相互接続部１２９は、別のゲート（図示せず）、又は別のソース／ドレイン領域（図示せず）に接続される。ソース／ドレイン接触子１２５（例えば、タングステンからなる）は、ソース／ドレイン領域１１９をＩＬＤ１１１の相互接続部１３１に接続する。ソース／ドレイン接触子１２６は、ソース／ドレイン領域１１７をＩＬＤ１１１の相互接続部１３３に接続する。相互接続部１３１は、ソース／ドレイン領域１１９をＰチャネル型トランジスタ１１６のソース／ドレイン領域１３２に接続する。図示される実施形態において、ＩＬＤ１１１は、単一層の相互接続部のみを含むが、別の実施形態において、複合層の相互接続部を有する。
バリア層（例えば、チタン、窒化チタンからなる）は、接触子（１２５，１２６）とソース／ドレイン領域（１１９，１１７）との間、相互接続部とビアとの間、及び／又はビア、相互接続部及び接触子の側壁上に配置してもよい。また、ゲート及びソース／ドレイン領域の先端部は、シリサイド（図示せず）を含む。
一実施形態において、基板１０３の厚さは６００μｍ、絶縁体１０５の厚さは２００ｎｍ、層１０７の厚さは１１０ｎｍ、ポリシリコン／接触子層１０９の厚さは４００ｎｍ、ＩＬＤ１１１の厚さは２００ｎｍである。別のウェハは、別の形態で別の寸法を有してもよい。一実施形態において、基板１０３の厚さは、層１０７の少なくとも１００倍であり、幾つかの実施形態では、少なくとも１０００倍である。
図２は、本発明に従う別のウェハの部分側断面図を示す。ウェハ２０１には、絶縁体２０５及び基板２０３上に位置する二つのＮチャネル型トランジスタ２１４，２１６が図示されている。ウェハ２０１は、トランジスタ２１４，２１６がＮ型トランジスタであること以外はウェハ１０１と類似している。トランジスタ２１４は、活性層２０７内に形成された活性領域２１５を含む。活性領域２１５は、Ｐ導電型ドーパント（ホウ素等）によりドープされ、主部２２６及びＮ＋型伝導度を有するようにカウンタードープされる二つのソース／ドレイン領域２１７，２１９を含む。ＩＬＤ２１１は、ゲート／接触子層２０９上に配置されている。
次の処理プロセスでは、ウェハ１０１が反転され、ウェハ２０１に対して「向かい合う」位置で結合されることにより合成ウェハが形成される。この配置では、トランジスタ１１４，１１６がそれらの表面を下向きにして結合される。
次に、基板１０３は、例えば、約５０μｍの厚さにまで研削した後、水酸化テトラメチルアンモニウム（ＴＭＡＨ）の追加エッチング処理を実施して該基板１０３の残存部分を除去することにより取り除かれる。別の実施形態では、基板の残存部分を除去するのに、別の種類のエンチャントが使用される。別の実施形態では、絶縁体１０５が同様に除去される。
図３は、ウェハ１０１をウェハ２０１に結合した後の合成ウェハ３０１の部分側断面図であり、同図では、基板１０３が除去されて、ＩＬＤ３１１が形成されている。実施形態によっては、基板１０３を除去した後、ＩＬＤ３１１を形成する前に絶縁体１０５を保護するため、例えば２００ｎｍの誘電体層（図示せず）が絶縁体１０５上に析出される。別の実施形態において、このような誘電体層は用いられない。
ウェハは、ＩＬＤ２１１に適用された結合材３０３を用いて結合される。一実施形態において、結合材３０３は、ベンゾシクロブテン（ＢＣＢ）である。一実施形態において、この材料は、シクロテンの商品名で、ダウ・ケミカル・カンパニー社より市販されている。
一実施形態において、結合材３０３のヤング率（例えば、１．０２０×１０９ｋｇｆ／ｍ２（１０ＧＰａ）以下）は低い。一実施形態において、結合材３０３のヤング率は、２．９５７×１０８ｋｇｆ／ｍ２（２．９ＧＰａ）である。
結合される前、層１０７，２０７は、各基板（例えば、１０３，２０３）の形態により支配された形態を有しており、また、各基板及びＩＬＤにより支配され、それらの製造プロセスにより支配されて生じる歪みを有している。実施形態によっては、ウェハは、上方に少し湾曲する（例えば、湾曲半径は８０〜１００ｍ以上）。基板１０３が除去されると、基板１０３により提供される層１０７上の歪みが除去され、それにより、層１０７の活性領域上の歪みがより一層圧縮される。基板１０３が除去されると、ＩＬＤ１１１によって、層１０７の活性領域上に圧縮応力が提供されるため、層１０７の活性領域の歪みがより一層圧縮される。このような圧縮歪みは、活性領域に組み込まれたトランジスタのチャネル領域（例えば、１２０）のホール移動度を増大させる。基板１０３が除去される前、（例えば、バルクシリコンに対して４．７９３×１０９ｋｇｆ／ｍ２（４７ＧＰａ）のヤング率を有する）基板１０３は、ＩＬＤ１１１の圧縮応力に対する抗力を提供していた。基板１０３が除去された後、（例えば、一実施形態において、２．９５７×１０８ｋｇｆ／ｍ２（２．９ＧＰａ）のヤング率を有する）結合材３０３は、この圧縮応力にまで小さくされた抗力を提供する。
層１０７の活性領域に増大した応力が提供されると、それらの活動領域に形成されたチャネル領域はより大きな圧縮歪みを有し、その結果、より大きなホール移動度を有するチャネル領域が得られる。従って、チャネル領域が層１０７の活性領域に位置するＰチャネル型デバイスは、層２０７にチャネル領域を有するトランジスタ（例えば、２１４，２１６）よりも大きいホール移動度を有している。
図示の実施形態において、結合材３０３は、ウェハ２０１の構造体に対して、層１０７の活性領域の歪みへの影響を最小にするヤング率を有している。従って、層１０７の活性領域は、層２０７の活性領域よりも大きい圧縮歪みを有している。
ＩＬＤ３１１が形成される前、ビア３０５，３０９のホールは、ＩＬＤ１１１の各相互接続部３３４，３３６に至るまで形成されている。また、ホールは、ＩＬＤ１１１の相互接続部３１８，１３３に至るまで形成されている。ビア金属の層が析出されてホールが充填された後に得られるウェハ３０１は、平坦化及びホール外の過剰金属を除去するために研磨（例えば、化学機械研磨）される。その後、相互接続層（ＩＬＤ）３１１が形成される。また、ＩＬＤ３１１は、ＩＬＤ１１１の相互接続部をＩＬＤ２１１の相互接続部に接続する相互接続部３１３，３２１を含む。また、ＩＬＤ３１１は、得られたウェハのトランジスタの外部接続用パッド（３１７，３２７）を含む。パッド（例えば、３１７）を露出する開口（例えば、３１９）を備える保護層３１２がＩＬＤ３１１上に配置される。実施形態によっては、ビアが、層１０７のソース／ドレイン領域（例えば、１１９）の裏面と接触するように形成される。
続いて、例えば、導電キャップの形成及び各集積回路後の個別化等のプロセス処理がウェハ３０１上で実行される。
別の層のチャネル領域よりも大きな圧縮歪みを有する層のチャネル領域を備えた集積回路により、ホール移動度が向上するように相対的に大きな圧縮歪みを有するチャネル領域を備えたＰチャネル型トランジスタと、電子移動度が向上するように相対的に大きな引張り歪みを有するチャネル領域を備えたＮチャネル型トランジスタとが得られる。従って、集積回路は、Ｐチャネル型トランジスタの全てではないにしろその大部分がウェハ１０１の残りの層に設けられ、Ｎチャネル型トランジスタの全てではないにしろその大部分がウェハ２０１の層に設けられたウェハ３０１から作製してもよい。この構成により、実施形態によっては、Ｐチャネル型トランジスタがホール移動度を増大させるために作製され、Ｎチャネル型トランジスタが電子移動度を増大させるために作製される。
一実施形態において、層１０７のチャネル領域の歪みは、層２０７のチャネル領域の歪みよりも圧縮性が高い。図３に示すように、圧縮歪みは、図３に対して横方向に作用するが、図３に対して紙面を貫く方向により高い圧縮性を有してもよい。
図３は、第二層のチャネル領域の歪みよりも高い圧縮性の歪みを有するチャネル領域を第一層に備える合成ウェハを得るため、一方のウェハがその表面を下向きにして別のウェハに対して結合される方法の一例を示す。また、実施形態によっては、ウェハの表面を上向きして別のウェハに対して結合することにより、第二層のチャネル領域の歪みよりも高い圧縮性の歪みを有するチャネル領域を第一層に備えた合成ウェハが得られる。幾つかの実施形態によっては、その歪みは、表面を下向きにした配置よりも、上向きにした配置に対して僅かに高い圧縮性を有している。
図４〜図６は、表面を上向きにした配置で、異なる層にチャネル領域を有する集積回路の一実施形態について３つの製造段階を示す。図４は、表面を上向きにした配置で、別のウェハに取着されるＰチャネル型トランジスタを備えたウェハを示す。図４には、絶縁体４０５及び基板４０３上に設けられた二つのＰチャネル型トランジスタ４１４，４１６が図示されている。トランジスタ４１４は、層４０７に形成された活性領域４１５を含む。活性領域４１５は、Ｎ導電型ドーパント（例えば、リンやヒ素）によりドープされ、主部４２６と、Ｐ＋型伝導度を有するようにカウンタードープされる二つのソース／ドレイン領域４１７，４１９とを含む。トランジスタ４１４は、活性領域４１５のチャネル領域４２０上に設けられたゲート（例えば、ポリシリコンや金属）４２１を含む。また、ウェハ４０１は、相互接続部４３３，４２９，４３１及び４３５を備えたＩＬＤ４１１も含む。
一実施形態において、基板４０３、絶縁体４０５、層４０７，層４０９及びＩＬＤ４１１は、ウェハ１０１の基板１０３、絶縁体１０５、層１０７、層１０９およびＩＬＤ１１１と類似している。
ＩＬＤ４１１が形成された後、酸化層４５２がＩＬＤ４１１上に形成される。一実施形態において、酸化層４５２は、２０ｎｍの厚さを有しており、次の処理工程で、ＩＬＤ４１１を保護するために用いられる。
追加の基板４５３（例えば、シリコン）は、結合材４５１により層４５２に対して結合される。一実施形態において、結合材４５１はＢＣＢであるが、別の実施形態では、別の種類の結合材を用いてもよい。
追加の基板４５３が層４５２に結合された後、元の基板４０３は、例えば、研削及びそれに続くエッチング処理によって除去される。次に、ウェハ４０１は、その表面を上向きにして別のウェハに対して結合される。
図５は、合成ウェハ５０１を形成するため、ウェハ４０１の表面を上向きにしてウェハ５０２に結合した後の部分側断面図である。ウェハ５０２は、基板５０３、絶縁体５０５、層５０７、層５０９及びＩＬＤ５１１を含む。ＩＬＤ５１１は、相互接続部５３３，５３１及び５３２を含む。ウェハ５０２は、二つのＮチャネル型トランジスタ５１４，５１６を含む。一実施形態において、ウェハ５０２は、ウェハ２０１と類似している。
ウェハ４０１は、結合材５５１によりウェハ５０２に対して結合される。一実施形態において、結合材５５１はＢＣＢであるが、別の実施形態では、ヤング率の低い結合材等の別の結合材を用いてもよい。
ウェハ４０１がウェハ５０２に結合された後、基板４５３、結合材４５１及び層４５２が除去される。
図６は、基板４５３、結合材４５１及び層４５２が除去された後の合成ウェハ５０１の部分側断面図である。層４５２が除去された後で、かつＩＬＤ６０５が形成される前に、ビア６０７，６１９のホールがＩＬＤ５１１の各相互接続部５３３，５３２に至るまで形成される。また、ホールは、各ビア６１１，６５１，６５３及び６１４に対して、ＩＬＤ４１１の各相互接続部４３３、４２９、４３１及び４３５に至るまで形成される。ビア金属層が析出されてホールが充填された後、合成ウェハ５０１は、平坦化及びホール外の過剰金属を除去するため研磨（例えば、化学機械研磨）される。その後、ＩＬＤ６０５が形成される。ＩＬＤ６０５は、相互接続部５３３，４３３を接続する相互接続部６０９と、相互接続部４３５，５３２を接続する相互接続部６２１とを含む。また、ＩＬＤ６０５は、合成ウェハ５０１について図示されたトランジスタの外部接続用パッド６３１，６７３及びビア６４１，６３５も含む。保護層６６１は、ＩＬＤ６０５上に形成され、開口が、パッド６３１，６７３を露出させるために形成される。別の実施形態において、ウェハ５０１は、別の種類の外部導電構造体を含む。
ウェハ３０１と同様に、ウェハ５０１は、異なる歪みのチャネル領域を備えた二つの層４０７，５０７を含む。従って、層４０７のチャネル領域は、相対的に高い圧縮性の歪みを有しているため、ホール移動度を増大させるのに有利であるとともに、層５０７のチャネル領域は、相対的に高い伸張性の歪みを有しているため、電子移動度に関してはより有利となる。
一実施形態において、図３及び図６に示すトランジスタは、相補型ＭＯＳ（ＣＭＯＳ）であって、トランジスタを提供する集積回路において用いられる。一実施形態において、層１０７，２０７，４０７及び５０７は、各ウェハの表面全体を横断する。更に別の実施形態において、これらの層は、集積回路の特定の回路（例えば、プロセッサコアや記憶装置やタイマ）を提供するウェハの特定領域に限定される。
本発明の特定の実施形態を図示し、説明してきたが、本明細書中の示唆に基づき、本発明及びその範囲の特徴から逸脱することなく、更なる変更及び改変を行えるとともに、添付の特許請求の範囲が、本発明の思想及び範囲内にある上記の変更及び改変の全てを含むことは当業者にとって明白である。
本発明の一実施形態に従う集積回路のある製造段階におけるウェハの部分側断面図。 本発明の一実施形態に従う集積回路の他の製造段階におけるウェハの部分側断面図。 本発明の一実施形態に従う集積回路の他の製造段階におけるウェハの部分側断面図。 本発明の別の実施形態に従う集積回路のある製造段階におけるウェハの部分側断面図。 本発明の別の実施形態に従う集積回路の他の製造段階におけるウェハの部分側断面図。 本発明の別の実施形態に従う集積回路の他の製造段階におけるウェハの部分側断面図。

Claims (5)

  1. 集積回路を形成する方法であって、
    第一基板（２０３、５０３）と、その第一基板（２０３、５０３）上に配置される第一層（２０７、５０７）と、その第一層にチャネル領域を有する複数のＮチャネル型トランジスタ（２１４、２１６、５１４、５１６）とを備える第一ウェハ（２０１、５０２）を提供するステップと、
    第二基板（１０３、４０３）と、その第二基板（１０３、４０３）上に配置される第二層（１０７、４０７）と、その第二層にチャネル領域（１２０、４２０）を有する複数のＰチャネル型トランジスタ（１１４、１１６、４１４、４１６）とを備える第二ウェハ（１０１、４０１）を、前記第一ウェハ（２０１、５０２）に結合するステップと、
    前記結合するステップに続いて、第二ウェハ（１０１、４０１）の一部（１０３、４５３）を除去するステップとを備え、
    前記除去するステップの後に、第一層（２０７、５０７）のチャネル領域は第一歪みを有し、第二層（１０７、４０７）のチャネル領域は第二歪みを有し、第一歪みは第二歪みよりも高い伸張性を有している方法。
  2. 請求項１記載の方法において、 前記結合するステップにて、前記第二層にチャネル領域を有するＰチャネル型トランジスタ（１１４、１１６）が、第一ウェハ（２０１）に対して表面を下向きにして配置されるように、第二ウェハ（１０１）が第一ウェハ（２０１）に結合される方法。
  3. 請求項１記載の方法は、更に、
    第二ウェハ（４０１）を結合する前に、第二ウェハ（４０１）の第二基板（４０３）上に第二層（４５２）を形成するステップと、
    第二ウェハ（４０１）を結合する前に、第二層（４５２）上に追加の基板（４５３）を結合するステップと、
    第二ウェハ（４０１）を結合する前に、第二ウエハから前記第二ウェハの第二基板（４０３）を除去するステップとを備え、
    前記結合するステップに続いて、第二ウェハ（４０１）の一部を除去するステップでは、前記追加の基板（４５３）が除去されることを含む方法。
  4. 請求項１記載の方法は、更に、
    前記除去するステップに続いて、第一及び第二ウェハ上に層間絶縁膜（３１１）を形成するステップを備える方法。
  5. 請求項１記載の方法において、
    前記結合するステップは、第二層にチャネル領域を有するＰチャネル型トランジスタ（４１４、４１６）が第一ウェハ（５０２）に対して表面を上向きにして配置されるように第二ウェハ（４０１）を第一ウェハ（５０２）に結合するステップを含む方法。
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