JPS63126262A - 三次元半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回路素子が形成される半導体単結晶層を多層
構造とした三次元半導体集積回路の製造方法に関するも
のである。

〔従来の技術〕

近年、二次元半導体集積回路の高密度化が限界に達しつ
つあることから、三次元半導体集積回路の開発が盛んに
なっている。三次元半導体集積回路は、二次元半導体集
積回路に比べ、回路素子をさらに高密度に集積すること
ができるだけでなく、情報の並列処理が容易となり、処
理速度がより高速化され、しかも、さらに多機能化を図
ることができるという利点を有している。

このような三次元半導体集積回路の一般的な製造方法を
説明する。例えばシリコン半４体を用いる場合、まず所
定の回路素子及び電極が形成されたシリコンウェハの上
面を絶縁層で被覆し、その上に低温気相成長法等により
多結晶シリコンを成長させる。次に、この多結晶シリコ
ンをレーザ又は電子ビーム等を用いて部分的に溶融再結
晶化させ、この結晶化した部分に上層の回路素子を形成
する。そして、その回路素子に電極等を形成した後、上
面を再び絶縁層で被覆し、必要な層数だけこの操作を繰
り返すことにより三次元半導体集積回路が製造される。

ところが、このような三次元半導体集積回路の製造方法
では、多結晶シリコン等にレーザ又は電子ビーム等の小
さなスポットを照射して溶融再結晶を行わせるので、次
のような問題が生じていた。

■　溶融再結晶が急激に行われるために、結晶性が悪く
結晶方位等が一定にならない。このため、素子の特性に
バラツキが多くなるので、回路膜□　　計が容易でなく
なり、また、歩留まりを低下させる原因にもなる。

■　厚い層を単結晶化することは容易でないので、通常
、単結晶領域の界面を利用してＭＯＳ・ＦＥＴ等の素子
を形成しており、バルクが十分に利用できずバイポーラ
トランジスタ等の形成が困難である。

■　全面を均一な単結晶領域とすることは容易でなく、
結晶粒界等が生じるため、素子の高密度化が困難である
。

■　所定箇所にレーザ又は電子ビーム等を順次照射して
溶融再結晶化させるので、多数のウェハを一括して処理
することができず、生産性が悪くなりコストダウンの障
害となる。

このため、別工程によって製作した半導体単結晶層を次
々接着しながら回路素子を形成して各層を構成する方法
が提案されている。

この提案によれば、各層の半導体単結晶層にシリコンウ
ェハ等の結晶性の良好なものを使用することができるの
で、形成した回路素子の特性のバラツキが少なくなって
、回路設計が容易になり、歩留まりも向上する。また、
十分な厚さの単結晶を得ることができるので、バルクを
利用するバイポーラトランジスタ等の形成も容易となる
。さらに、各層を均一な単結晶とすることができるので
、結晶粒界等がなくなり回路素子を高密度に形成するこ
とが可能となる。

また、レーザ又は電子ビーム等を順次照射して溶融再結
晶化させるのではなく、従来からの方法で一括して別工
程により各層の半導体単結晶層の結晶化を行うことが可
能となり、上層半導体単結晶層の接着工程も多数を一括
して行うことができるので、生産性の向上を図ることが
できる。

従って、この提案によれば、上記一般的な三次元半導体
集積回路の製造方法の欠点は解消することができる。

〔発明が解決しようとする問題点〕

ところが、このような提案による三次元半導体集積回路
の製造方法では、従来と同様に一層の回路素子層を形成
するために１枚のシリコンウェハ等の半導体単結晶層が
必要である。このため、積層される半導体単結晶層の枚
数は形成される回路素子数に比例して増加するので、シ
リコンウェハ等の材料費が高価となり、また、半導体単
結晶層の枚数が増える分、各層の接着工程やスルーホー
ル等による眉間の接続工程が増加するので、製造コスト
が割り高になる懸念があった。

本発明は、このような事情を考慮して、半導体単結晶層
の表裏両面に回路素子を形成することにより、この半導
体単結晶Ｎ１枚当たりの回路素子形成数を増加させて製
造コストの上昇を抑制することができる三次元半導体集
積回路の製造方法を提供するものである。

〔問題点を解決するための手段〕

本発明に係る三次元半導体集積回路は、上記の問題点を
解決するために、下層半導体単結晶層の上面側に回路素
子を形成する工程と、上層半導体単結晶層の下面側に回
路素子を形成する工程と、この下層半導体単結晶層の上
面と上層半導体単結晶層の下面とを合わせて接着する工
程と、この接着した上層半導体単結晶層の上面側に回路
素子を形成する工程とを有することを特徴としている。

〔作　用〕

各層を構成する半導体単結晶層は、従来からのＣＺ法又
はＦＺ法によって形成される結晶性の良好なシリコンウ
ェハ等が用いられる。下層及び上層半導体単結晶層への
回路素子の形成は、従来と同様の方法で行われる。下層
半導体単結晶層の上面及び上層半導体単結晶層の下面は
、通常、回路素子を形成した後に絶縁層で被覆してから
接着する。この場合、各半導体単結晶層に形成された゛
回路素子の電極は、一旦絶縁層に埋設されることになる
が、後に上層半導体単結晶層からスルーホール等を開口
することにより上層と接続される。ただし、設計上不要
な場合は、絶縁層で被覆することなく下層と上層の半導
体単結晶層を接着し、同時に接続を行うこともできる。

上層半導体単結晶層と下層半導体単結晶層との接着は、
例えば両者の接着面に形成された絶縁層又は金属層の圧
着により行うことができるが、容易かつ確実な方法であ
ればその他の方法であってもよい。通常、上層半導体単
結晶層は、下面への回路素子の形成工程及び接着工程の
際の取り扱いのためにある程度の剛性を有するように厚
く形成されているので、接着後、平滑エツチング等によ
り必要な厚さまで上面が削られる。

上面に回路素子を形成された上層半導体単結晶層は、今
度は、これを下層半導体単結晶層として、さらにその上
層に新たな上層半導体単結晶層を接着し、以下この工程
を繰り返すことにより３層以上の半導体単結晶層を有す
る三次元半導体集積回路を構成することもできる。

〔実施例〕

本発明の一実施例を第１図乃至第７図に基づいて説明す
れば、以下の通りである。

本実施例は、第１層目である下層半導体単結晶層として
ｎ型（１００）ウェハからなる第１シリコンＷＪ１を用
い、第１Ｊ’ｌに対しては上層となり第３層に対しては
下層となる第２層目の半導体単結晶層としてｎ型（１０
０）ウェハからなる第２シリコン層２を用い、第３Ｎ目
の上層半導体単結晶層としてｎ型（１００）ウェハから
なる第３−シリコン層３を用いてＭＯＳ−ＩＣを製造し
、かつ、各シリコン層１・２・３を接着するための接着
層としてＰ２Ｏ２等を含むＳｉＯ□からなる接着用絶縁
層４を用いた場合を示す。

まず、第２図に示すように、第１シリコン層ｌの上面所
定箇所にｎチャンネルのＭＯＳ−ＦＥＴ５・５を設け、
次に、：：（７）ＭＯＳ　−ＦＥＴ５　・５に所定パタ
ーンの電極膜１１・・・を形成し、その上面全体に接着
用絶縁層４を形成する。ＭＯＳ−ＦＥＴ５は、第１シリ
コン層１の上面を覆い所定箇所に窓を開口した絶縁膜６
と、第１シリコンＮｌ内の表層におけるこの窓の両端部
に形成されそれぞれソース及びドレーンとなるｎ型の拡
散層７・７と、絶縁膜６の窓全体を覆うように形成され
たゲート酸化膜８と、このゲート酸化膜８の中央上面に
のみ形成されたゲート多結晶シリコン膜９と、これらの
上面全体を覆った保護用絶縁膜１ｏとで構成されている
。絶縁膜６は、熱酸化法又は低温気相成長法等により形
成されたＳｉｎ、又はＳｔＮ等の膜であり、まず第１シ
リコン層１の上面全面に形成してからフォトエツチング
技術、選択エツチング技術等により拡散層７・・・形成
箇所に窓を開口する。拡散層７は、この絶縁膜６をマス
クとして第１シリコン層ｌ内にＰ又はＡｓ等のｎ型不純
物を選択拡散することにより形成される。この選択拡散
の際の拡散条件は、後の工程による熱処理等を考慮して
所定の特性が得られるように定められる。ゲート酸化膜
８は、一対の拡散層７・７間の絶縁膜６を除去して広が
った窓全体に低温気相成長法等により形成された薄いＳ
　ｉ　Ｏｚの膜である。ゲート多結晶シリコン膜９は、
低温気相成長法等により形成された多結晶シリコン膜で
あり、フォトエツチング技術、選択エツチング技術によ
りゲート酸化膜８上における拡散層７・７の上方以外の
中央部分だけが残され、ＭＯＳ−ＦＥＴ５のゲート電極
となる。保護用絶縁膜１０は、低温気相成長法等により
形成されるＳｉｎ、等の膜である。電極膜１１は、この
保護用絶縁膜１０及びゲート酸化膜８における各拡散層
７形成箇所の中央上方に位置する部分にフォトエツチン
グ技術、選択エツチング技術によりコンタクト孔を開口
しておき、保護用絶縁膜１０及びコンタクト孔の上面全
面を覆うようにスパッタ法、電子ビーム蒸着法又は低圧
ＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐ
ｏｓｉｔｉｏｎ）法等により形成されたＭ　Ｏ％　Ｗ　
、Ｗ　Ｓ　１２、ＭｏＳｉ２又は’ｌ’１ｓｉｚ等の高
融点材料からなる導電膜であり、フォトエツチング技術
、選択エツチング技術により所定パターンに形成され、
ＭＯＳ−ＦＥＴ５のソース電極又はドレーン電極となる
。電極膜１１を高融点材料で構成するのは、後の工程に
おける熱処理により溶融するのを防止するためである。

接着用絶縁層４は、低温気相成長法等により形成された
５ｉＯｚｌ！ｉｌ：であり、ＭＯＳ　−ＦＥＴ５・５を
形成した第１シリコン層１の上面全面に形成される。こ
の接着用絶縁層４には、形成時に同時にＰ２Ｏ，及びＢ
ｚＯｔをドープする。ノンドープの５ｉＯｚ膜の融点は
１７００℃程度であるが、Ｐ２Ｏ，が工０％ドープされ
ると融点は１０００℃程度となり、これに加えて８２０
３等がドープされると融点はさらに低下する。従って、
接着用絶縁層４には、少なくとも表面層が１０００℃程
度で溶解するようにＰ２Ｏ５及びＢ２Ｏ３をドープして
おく。以上の工程が本発明の構成要素である「下層半導
体単結晶層の上面側に回路素子を形成する工程」に対応
する。

また、第３図に示すように、第２シリコン層２の下面側
にも、上記第１シリコン層１の上面側の場合と同様の工
程により、下面所定箇所にｎチャンネルのＭＯＳ　−Ｆ
ＥＴ５・５を設け、このＭＯＳ−ＦＥＴ５・５に所定パ
ターンの電極１９１１・・・を形成し、その下面全体に
接着用絶縁層４を形成する。ＭＯＳ　−ＦＥＴ５は、第
１シリコン層１に形成したものと同様の構成である。以
上の工程が本発明の構成要素である「下層半導体単結晶
層の下面側に回路素子を形成する工程」に対応する。

上記のように形成された第１シリコン層１と第２シリコ
ン層２とは、第４図に示すように、まず互いの接着用絶
縁層４・４を所定位置で重ね合わせて、所定の温度と圧
力を加えることにより接着し、次に第２シリコン層２の
上面全面を平滑エツチングし、この平滑された第２シリ
コン層２の所定位置にスルーホール１２・１２を形成す
る。第１シリコン層１と第２シリコン層２とを接着する
際には、接着用絶縁層４・４に圧力が加わるので、Ｓｉ
Ｏ□が溶解する１０００℃より低い温度で接着される。

平滑エツチングを行う際には、第１シリコン層１の下面
全面に保護層を形成しておく。

保ｇＩ層は、平滑エツチングの際のエツチング液から第
１シリコン層１を保護するためのものであり、電子ビー
ム蒸着法等により形成されるＣ　ｒ　Ａ、ｕ、ＴｉＡｕ
若しくはＣｒＣｕ等の金属２重膜又は低温気相成長法等
により形成されるＳ　ｉ　Ｏ，若しくはＳｉＮ等の絶縁
膜からなる。エツチング液は、ｐ型（１００）面に対し
て優先エツチングを行うＫＯＨ又はＮａＯＨを使用する
。なお、この時、必要に応じてボリシング等を行っても
よい。スルーホール１２は、第１シリコン暦１の上面及
び第２シリコンＮ２の上下面に形成されるＭＯＳ・ＦＥ
Ｔ５・５の電極膜１１・・・を各眉間で接続するための
孔であり、フォトエツチング技術及びエツチング液にフ
ッ硝酸等を使用した選択エツチング技術により形成され
る。第１シリコン層１の下面の保護層は、これらの工程
が終了すると除去される。以上の工程が本発明の構成要
素である［下層半導体単結晶層の上面と上層半導体単結
晶層の下面とを合わせて接着する工程］及び「下層半導
体単結晶層の上面と上層半導体単結晶層の下面とを合わ
せて接着する工程」に対応する。

第１シリコンＮ１に接着された第２シリコン層２の上面
にも、第５図に示すように、上記の第１シリコン層１の
場合と同様の工程でＭＯＳ−ＦＥＴ５・５を形成する。

ＭＯＳ　−ＦＥＴ５は、第１シリコン層ｌに形成したも
のと同様の構成である。

以上の工程が本発明の構成要素である「接着した上層半
導体単結晶層の上面側に回路素子を形成する工程」及び
「下層半導体単結晶層の上面側に回路素子を形成する工
程」に対応する。

このように第２シリコン層２の上面側にＭＯＳ・ＦＥＴ
５・５が形成されると、第６図に示すように、まずスル
ーホール１２・１２内にスルーホール埋込電極１３・１
３を形成し、次に上記第１シリコン層１の場合と同様の
工程で、このＭＯＳ・ＦＥＴ５・５に所定パターンの電
極ｌ々１１・・・を形成し、その上面を接着用絶縁層４
で覆う。スルーホール埋込電極１３は、第１シリコン層
１の上面側及び第２シリコン層２の下面側に形成された
ＭＯＳ　−ＦＥＴ５・・・の電極膜１１・・・を第２シ
リコン層２の上面に引き出すためのものである。このス
ルーホール埋込電極１３は、まずフォトエツチング技術
、選択エツチング技術によりスルーホール１２内の保護
用絶縁膜１０及び絶縁膜６、必要に応じて接着用絶縁層
４を除去して埋め込まれた電極膜１１・１１を露出させ
ておき、低圧ＣＶＤ法等によりＷ等の４電膜をこのスル
ーホール１２内に選択成長させるか、又は、電子ビーム
蒸着法、スパッタ法又は低温気相成長法等によりＭｏ、
Ｗ、ＷＳｉ、、Ｍｏ５１２若しくは多結晶シリコン等の
導電膜を形成し、フォトエツチング技術、選択エツチン
グ技術によりこのスルーホール１２内以外の導電膜を除
去することにより形成される。

また、第７図に示すように、第３シリコン層３の下面側
にも、上記第１シリコン層Ｉの上面側の場合と同様の工
程により、下面所定箇所にＭＯＳ・ＦＥＴ５を設け、こ
のＭＯＳ　−ＦＥＴ５に所定パターンの電極膜１１・１
１を形成し、その下面全体に接着用絶縁層４を形成する
。ＭＯＳ−ＦＥＴ５は、第１シリコン層１に形成したも
のと同様の構成である。ただし、この場合、第３シリコ
ン層３はｎ型半導体であり拡散層７・７にはｐ型不純物
が拡散されるので、このＭＯＳ　−ＦＥＴ５はｐチャン
ネルとなる。この第２シリコン層２上面及び第３シリコ
ン層３下面の接着用絶縁層４も、Ｐｚ　Ｏｓ及びＢｚＯ
３がドープされ、第１シリコン層１上面と第２シリコン
Ｎ２下面との接着の際と同様に１０００℃以下の温度で
容易に接着するようにしておく。以上の工程が本発明の
構成要素である「上層半導体単結晶層の下面側に回路素
子を形成する工程」に対応する。

以上のように第２シリコン層２の上面及び第３シリコン
層３の下面にそれぞれ接着用箱８！Ｎ４・４が形成され
ると、第１図に示すように、上記と同様の工程で、まず
互いの接着用絶縁層４・４を重ね合わせ所定の温度と圧
力を加えることによりこの第２シリコン層２と第３シリ
コンＮ３とを接着し、次に第３シリコン層３の上面全面
を平滑エツチングして所定位置にスルーホール１２・１
２を形成するとともに、ＭＯＳ−ＦＥＴ５・５を形成し
、さらにスルーホール１２・１２内にスルーホール埋込
電極１３・１３を形成し、第３シリコン層３の上面に形
成されたＭＯＳ　−ＦＥＴ５・５の電極膜１１・・・を
所定パターンに形成するとともに、その上面を接着用絶
縁層４で覆うことにより、三次元半導体集積回路を完成
する。ただし、この第３シリコン層３上面の接着用絶縁
Ｎ４は、それ以上シリコン層を積み重ねないので、Ｐｇ
　Ｏ９等をドープする必要はない。

なお、本実施例では、第１シリコンＮ１としてｐ型（１
００）ウェハを用い、第２シリコン層２としてｐ型（１
００）ウェハを用い、第３シリコン層３としてｎ型（１
００）ウェハを用いたが、このような半導体の型や結晶
面に限るものではなく半導体の種類もシリコンに限らな
いのは勿論である。また、本実施例ではＭＯＳ・Ｉ　’
Ｃを製造する場合について説明したが、Ｃ−ＭＯＳ−Ｉ
Ｃ等、その他バイポーラＩＣ等も同様に製造することが
できる。さらに、本実施例では、３層のシリコン層を積
み重ねて５層の回路素子層を形成する三次元半導体集積
回路を形成したが、２層シリコン層を積み重ねて３層の
回路素子層を形成するだけの場合や同様の工程を繰り返
して４層以上のシリコン層を積み重ねることも可能であ
る。また、本実施例では、Ｓ　ｉ　Ｏｚからなる接着用
絶縁層４を介して各シリコン層１・２・３を接着したが
、必要に応じてＴ　ｉ　Ｐ　ｔ　％　Ｗ　Ｓ　Ｉ　Ｚ又
はＣｒＰｔ等の金属層を介して接着することも可能であ
る。

〔発明の効果〕

本発明に係る三次元半導体集積回路は、以上のように、
下層半導体単結晶層の上面側に回路素子を形成する工程
と、上層半導体単結晶層の下面側に回路素子を形成する
工程と、この下層半導体単結晶層の上面と上層半導体単
結晶層の下面とを合わせて接着する工程と、この接着し
た上層半導体単結晶層の上面側に回路素子を形成する工
程とを有する構成である。

これにより、２層目以上の半導体単結晶層の表裏両面に
回路素子を形成することができるので、１枚の半導体単
結晶層に対して形成される回路素子数を飛躍的に向上さ
せることができる。このため、同一の素子密度となる三
次元半導体集積回路を、従来より提案されていた製造方
法で製造した場合に比べ、使用する半導体単結晶層の枚
数を節約することができ、半導体単結晶層の接着工程や
形成される回路素子の各層間のスルーホール等による接
続工程の工数を節減することができる。従って、本発明
は、三次元半導体集積回路の一般的な製造方法による欠
点を解消しつつ、従来より提案されていた製造方法によ
って製造コストが上昇するのを抑制できるという効果を
奏する。

【図面の簡単な説明】

第１図乃至第７図は本発明の一実施例を示すものであっ
て、第１図は三次元半導体集積回路の縦断面部分正面図
、第２図乃至第７図はそれぞれ三次元半導体集積回路の
製造過程を示す縦断面部分正面図である。 ■は第１シリコン層（下層半導体単結晶層）、２は第２
シリコン層（上層半導体単結晶層及び下層半導体単結晶
層）、３は第３シリコン層（上層半導体単結晶層）、４
は接着用絶縁層、５はＭＯＳ−ＦＥＴ（回路素子）であ
る。

Claims (1)

【特許請求の範囲】
1. １、下層半導体単結晶層の上面側に回路素子を形成する
   工程と、上層半導体単結晶層の下面側に回路素子を形成
   する工程と、この下層半導体単結晶層の上面と上層半導
   体単結晶層の下面とを合わせて接着する工程と、この接
   着した上層半導体単結晶層の上面側に回路素子を形成す
   る工程とを有することを特徴とする三次元半導体集積回
   路の製造方法。