JPS60249356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60249356A JPS60249356A JP59105192A JP10519284A JPS60249356A JP S60249356 A JPS60249356 A JP S60249356A JP 59105192 A JP59105192 A JP 59105192A JP 10519284 A JP10519284 A JP 10519284A JP S60249356 A JPS60249356 A JP S60249356A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特にコンプリメンタリMO8(
C−MOS )集積回路の製造方法に関する。
C−MOS )集積回路の製造方法に関する。
背景技術とその問題点
C−MOSインバータの高密度化を達成するため、Pチ
ャンネル負荷MO8)ランジスタをSi基板中ではなく
、フィールド5i02層上あるいはダート電極上に製作
することが提案されている。なお、5i02層上のSi
は単結晶である方が望ましいが、形成が困難であるため
、実際には多結晶Siが使用される。このような製法の
一例を第1図に示す。
ャンネル負荷MO8)ランジスタをSi基板中ではなく
、フィールド5i02層上あるいはダート電極上に製作
することが提案されている。なお、5i02層上のSi
は単結晶である方が望ましいが、形成が困難であるため
、実際には多結晶Siが使用される。このような製法の
一例を第1図に示す。
Nチャンネル駆動MO8’)ランジスタ(1)は、通常
のシリコンゲートプロセスによシ第1図Aに示すように
作る。即ち、P形Si基板(2)にLOCO8法によシ
フイールド5i02層(3)を形成した後、ダート酸化
膜(例えばSiO2層) QIC及び多結晶Siのf−
)電極(6)を形成し、次にN形不純物のイオン注入に
よシソース(4)とドレイン(5)を形成する。αDは
チャンネルストツA用のP十形領域である。次に、全面
に堆積した5i02層(力上に多結晶SiをCVDで成
長させた後、負荷MOSトランジスタを構成する部分の
み多結晶Si層(8)を残す(第1図B)。次に、ゲー
ト酸化膜(9)、ダート電極(101、不純物注入によ
るソースαJとドレイン鰺を形成してPチャンネル負荷
MO8)ランジスタ0を作った後、絶縁層となる5i0
2層(14)を全面に被着する(第1図C)。次に、コ
ンタクト窓明けを行った後、夫々のトランジスタ(1)
、 (131にソース及びドレインの電極a9を形成
してC−MOS イ:yバー 1’ (1ek’4ル(
第1 図D )。
のシリコンゲートプロセスによシ第1図Aに示すように
作る。即ち、P形Si基板(2)にLOCO8法によシ
フイールド5i02層(3)を形成した後、ダート酸化
膜(例えばSiO2層) QIC及び多結晶Siのf−
)電極(6)を形成し、次にN形不純物のイオン注入に
よシソース(4)とドレイン(5)を形成する。αDは
チャンネルストツA用のP十形領域である。次に、全面
に堆積した5i02層(力上に多結晶SiをCVDで成
長させた後、負荷MOSトランジスタを構成する部分の
み多結晶Si層(8)を残す(第1図B)。次に、ゲー
ト酸化膜(9)、ダート電極(101、不純物注入によ
るソースαJとドレイン鰺を形成してPチャンネル負荷
MO8)ランジスタ0を作った後、絶縁層となる5i0
2層(14)を全面に被着する(第1図C)。次に、コ
ンタクト窓明けを行った後、夫々のトランジスタ(1)
、 (131にソース及びドレインの電極a9を形成
してC−MOS イ:yバー 1’ (1ek’4ル(
第1 図D )。
上記製法による場合、次のような欠点があるため製作が
困難になる。即ち、(1)ダート酸化膜の形成とダート
電極の形成が別々に2回必要であること、(ii)両M
O8トランジスタのダート間の配線工程が必要であるこ
と、(iii) PチャンネルMO8)ランジスタを作
る際、NチャンネルMOS )ランジスタへの熱的影響
があること等である。
困難になる。即ち、(1)ダート酸化膜の形成とダート
電極の形成が別々に2回必要であること、(ii)両M
O8トランジスタのダート間の配線工程が必要であるこ
と、(iii) PチャンネルMO8)ランジスタを作
る際、NチャンネルMOS )ランジスタへの熱的影響
があること等である。
発明の目的
本発明は、上述の点に鑑みて、製作工程の簡易化を図る
ことができ、高密度化に適した半導体装置の製造方法を
提供するものである。
ことができ、高密度化に適した半導体装置の製造方法を
提供するものである。
発明の概要
本発明は、半導体基板上とこの半導体基板上の絶縁層上
に半導体素子を形成する半導体装置の製造方法において
、半導体基板上と絶縁層上に同じ半導体層を形成した後
、夫々に半導体素子を形成することを特徴とする半導体
装置の製造方法である。
に半導体素子を形成する半導体装置の製造方法において
、半導体基板上と絶縁層上に同じ半導体層を形成した後
、夫々に半導体素子を形成することを特徴とする半導体
装置の製造方法である。
上記構成によシ、製作工程の簡易化を図ることができる
。
。
実施例
本蒸明の第1の実施例を第2図を参照して説明する。
本実施例においては、先ず第2図Aに示すように、P形
Si基板canに駆動MOSトランジスタが形成される
べき部分を除いてLOCO8(選択酸化)法によシフイ
ールド5j02層(22を形成する。次に、第2図Bに
示すように、全面に多結晶Si(又はアモルファスSi
)を例えばCVD (化学気相成長)法で堆積し、S
i+ (又はGe”)をイオン注入した後、固相成長(
600C,15時間)させる。これによシSi基板CI
’ll上K h 単結晶S i Ni C23J カS
iOz 層G!3上には再結晶化された多結晶St層
(財)が夫々形成される。
Si基板canに駆動MOSトランジスタが形成される
べき部分を除いてLOCO8(選択酸化)法によシフイ
ールド5j02層(22を形成する。次に、第2図Bに
示すように、全面に多結晶Si(又はアモルファスSi
)を例えばCVD (化学気相成長)法で堆積し、S
i+ (又はGe”)をイオン注入した後、固相成長(
600C,15時間)させる。これによシSi基板CI
’ll上K h 単結晶S i Ni C23J カS
iOz 層G!3上には再結晶化された多結晶St層
(財)が夫々形成される。
なお、堆積する多結晶Siの厚さは、好ましくは20〜
750Xとし、このように薄くした場合には移動度μが
大きくなシ、またリーク電流は小さくなる。この後、ト
ランジスタが形成されるべき部分を残して、多結晶5i
NI(財)を除去する。次に、第2図Cに示すように、
Nチャンネル駆動MOS )ランジスタとPチャンネル
負荷MO8)ランジスタが形成されるべき単結晶Si層
(ハ)上及び多結晶Si層(財)上に夫々ダート酸化膜
(ハ)と多結晶Siのダート電極(イ)を形成する。次
に、第2図りに示すように、駆動MO8)ランジスタの
ソース(5)とドレイン(至)となるべき部分の単結晶
Si層(ハ)及びこれよ多連続する多結晶5iN(財)
の一部に亘ってN形不純物をイオン注入し、また負荷M
O8)ランジスタのソース(ハ)とドレイン(至)とな
るべき部分の多結晶Si層(2)にP形不純物をイオン
注入する。次に、第2図Eに示すように、5j02を全
面に堆積して5j02層C311を形成し、コンタクト
窓明けを行った後、AP電電極石NチャンネルMOS
)ランジスタのソース電極(328)、PチャンネルM
O8)ランゾスタのドレインta(32D)及び両MO
8)ランジスタの夫々のドレイン(ハ)とソースの間の
接合を跨いでドレイン(ハ)とソース艶聞を接続する電
極(32C)を形成してNチャンネルMOS )ランジ
スタ(至)とPチャンネルMOSトランジスタ(2)よ
構成る本発明に係るC−MOS集積回路(ハ)を得る。
750Xとし、このように薄くした場合には移動度μが
大きくなシ、またリーク電流は小さくなる。この後、ト
ランジスタが形成されるべき部分を残して、多結晶5i
NI(財)を除去する。次に、第2図Cに示すように、
Nチャンネル駆動MOS )ランジスタとPチャンネル
負荷MO8)ランジスタが形成されるべき単結晶Si層
(ハ)上及び多結晶Si層(財)上に夫々ダート酸化膜
(ハ)と多結晶Siのダート電極(イ)を形成する。次
に、第2図りに示すように、駆動MO8)ランジスタの
ソース(5)とドレイン(至)となるべき部分の単結晶
Si層(ハ)及びこれよ多連続する多結晶5iN(財)
の一部に亘ってN形不純物をイオン注入し、また負荷M
O8)ランジスタのソース(ハ)とドレイン(至)とな
るべき部分の多結晶Si層(2)にP形不純物をイオン
注入する。次に、第2図Eに示すように、5j02を全
面に堆積して5j02層C311を形成し、コンタクト
窓明けを行った後、AP電電極石NチャンネルMOS
)ランジスタのソース電極(328)、PチャンネルM
O8)ランゾスタのドレインta(32D)及び両MO
8)ランジスタの夫々のドレイン(ハ)とソースの間の
接合を跨いでドレイン(ハ)とソース艶聞を接続する電
極(32C)を形成してNチャンネルMOS )ランジ
スタ(至)とPチャンネルMOSトランジスタ(2)よ
構成る本発明に係るC−MOS集積回路(ハ)を得る。
本製法によれば、多結晶SiをNチャンネルMOSトラ
ンジスタ(至)とPチャンネルMO8)ランジスタ(財
)が形成されるべき領域に同時に堆積した後、Si+の
イオン注入と固相成長で再結晶化させ、Si基板(21
J上に成長した単結晶Si#(ハ)とS i 02層(
221上の多結晶Si層(財)を使用して夫々にMOS
)ランジスタを製作することによシ、製造工程が簡単
になる。
ンジスタ(至)とPチャンネルMO8)ランジスタ(財
)が形成されるべき領域に同時に堆積した後、Si+の
イオン注入と固相成長で再結晶化させ、Si基板(21
J上に成長した単結晶Si#(ハ)とS i 02層(
221上の多結晶Si層(財)を使用して夫々にMOS
)ランジスタを製作することによシ、製造工程が簡単
になる。
また、再結晶化されたことによシ粒径の大きくなったフ
ィールド5j02層(2)上の多結晶Siを使用するこ
とによシ、再結晶化されない多結晶Siと比べて移動度
μがより向上する。NチャンネルMOS)ランジスタの
ドレイン(ホ)とPチャンネルMO8)ランジスタのソ
ース翰とが共通の多結晶Si層C24)内に形成され、
その接合部分で電極(32C)によって電気的に接続さ
れるので、ドレイン(至)とソース艶聞の配線が容易と
なる。両MO8)ランジスタの各ダート1極@は同時工
程で形成されるので両ダート電極弼のパターニングの際
に両者を接続した状態でパターニングできる。従ってダ
ート間配線を別工程で形成する必要がなくなシ、製作の
容易化が図れる。更に、コンタクト窓明の部分を広く取
ることができる。
ィールド5j02層(2)上の多結晶Siを使用するこ
とによシ、再結晶化されない多結晶Siと比べて移動度
μがより向上する。NチャンネルMOS)ランジスタの
ドレイン(ホ)とPチャンネルMO8)ランジスタのソ
ース翰とが共通の多結晶Si層C24)内に形成され、
その接合部分で電極(32C)によって電気的に接続さ
れるので、ドレイン(至)とソース艶聞の配線が容易と
なる。両MO8)ランジスタの各ダート1極@は同時工
程で形成されるので両ダート電極弼のパターニングの際
に両者を接続した状態でパターニングできる。従ってダ
ート間配線を別工程で形成する必要がなくなシ、製作の
容易化が図れる。更に、コンタクト窓明の部分を広く取
ることができる。
本′発明の第2の実施例を第3図を参照して説明する。
本実施例においては、先ず第3図Aに示すように、P形
基板CυにNチャンネルMO8)ランジスタが形成され
るべき部分を除いてLOCO8法によシフイールド5i
02層(社)を形成する。次に、第3図Bに示すように
、全面に多結晶Si (又はアモルファスSi)を例え
ばCVDで堆積した後、MOS )ランジスタが形成さ
れるべき部分を残して、多結晶Si層(2)を除去する
。次に、第3図Cに示すように、NチャンネルMO8)
ランジスタとPチャンネルMO8)ランジスタが形成さ
れるべきSi基板(2D上及びフィールド5i02層Q
り上の多結晶Si層(財)に夫々ダート酸化膜(至)と
多結晶Siのダート電極−を形成する。次に、第3図り
に示すように、NチャンネルMO8)ランジスタのソー
ス(5)とドレイン例となるべき部分の多結晶Si層(
2)にN形不純物をイオン注入し、またNチャンネルM
O8)ランジスタのソース翰とドレイン(至)となるべ
き部分の多結晶Si層(財)にP形不純物をイオン注入
する。次に、第3図Eに示すように、5i02を全面に
堆積して5i02層<31)を形成し、コンタクト窓明
けを行った後、Ap電極0渇を形成してNチャンネルM
O8)ランジスタ儲とPチャンネルMO8)ランジスタ
(至)よシ成るC−MO8集積回路(ハ)を得る。
基板CυにNチャンネルMO8)ランジスタが形成され
るべき部分を除いてLOCO8法によシフイールド5i
02層(社)を形成する。次に、第3図Bに示すように
、全面に多結晶Si (又はアモルファスSi)を例え
ばCVDで堆積した後、MOS )ランジスタが形成さ
れるべき部分を残して、多結晶Si層(2)を除去する
。次に、第3図Cに示すように、NチャンネルMO8)
ランジスタとPチャンネルMO8)ランジスタが形成さ
れるべきSi基板(2D上及びフィールド5i02層Q
り上の多結晶Si層(財)に夫々ダート酸化膜(至)と
多結晶Siのダート電極−を形成する。次に、第3図り
に示すように、NチャンネルMO8)ランジスタのソー
ス(5)とドレイン例となるべき部分の多結晶Si層(
2)にN形不純物をイオン注入し、またNチャンネルM
O8)ランジスタのソース翰とドレイン(至)となるべ
き部分の多結晶Si層(財)にP形不純物をイオン注入
する。次に、第3図Eに示すように、5i02を全面に
堆積して5i02層<31)を形成し、コンタクト窓明
けを行った後、Ap電極0渇を形成してNチャンネルM
O8)ランジスタ儲とPチャンネルMO8)ランジスタ
(至)よシ成るC−MO8集積回路(ハ)を得る。
尚、上鉤ではP形Si基板を用いたが、その他N形Si
基板を用いてこのSi基板上にPチャンネルMO8トラ
ンジスタを形成し、フィールドS i 02層上にNチ
ャンネルMO8)ランジスタを形成することもできる。
基板を用いてこのSi基板上にPチャンネルMO8トラ
ンジスタを形成し、フィールドS i 02層上にNチ
ャンネルMO8)ランジスタを形成することもできる。
発明の効果
本発明により、半導体装置の製造が容易になる。
具体的には、C−MOSインバータの一方のMOS)ラ
ンジスタのソースと他方のMOS)ランジスタのドレイ
ンが共通の半導体層で形成されるので、NチャンネルM
O8)ランジスタとPチャンネルMOSトラフ2フ2間
の配線が容易である。また、両MO8)ランジスタのダ
ート電極は同時工程で形成できるので、そのときのパタ
ーニングのみで同時にゲート間配線も形成することがで
きる。また、コンタクト窓明けの部分を広く取ることが
できる。
ンジスタのソースと他方のMOS)ランジスタのドレイ
ンが共通の半導体層で形成されるので、NチャンネルM
O8)ランジスタとPチャンネルMOSトラフ2フ2間
の配線が容易である。また、両MO8)ランジスタのダ
ート電極は同時工程で形成できるので、そのときのパタ
ーニングのみで同時にゲート間配線も形成することがで
きる。また、コンタクト窓明けの部分を広く取ることが
できる。
従って、高密度化されたコンプリメンタ!JMO8集積
回路の製造に適用して好適である。
回路の製造に適用して好適である。
第1図A〜Dは従来のC−MOSインバータの製法の1
例を示す工程図、第2図A−Eは本発明に係るC−MO
Sインバータの製法の1実施例を示す工程図、第3図A
−Eは他の実施例を示す工程図である。 QDはP形Si基板、(2渇はフィールド5i02層、
(ハ)は単結晶Si層、(ハ)は多結晶Si層、關はN
チャンネルMOSトランジスタ、(財)はPチャンネル
MO8)ランジスタ、(ハ)はC−MO8集積回路であ
る。 第1図
例を示す工程図、第2図A−Eは本発明に係るC−MO
Sインバータの製法の1実施例を示す工程図、第3図A
−Eは他の実施例を示す工程図である。 QDはP形Si基板、(2渇はフィールド5i02層、
(ハ)は単結晶Si層、(ハ)は多結晶Si層、關はN
チャンネルMOSトランジスタ、(財)はPチャンネル
MO8)ランジスタ、(ハ)はC−MO8集積回路であ
る。 第1図
Claims (1)
- 半導体基板上と該半導体基板上の絶縁層上に半導体素子
を形成する半導体装置の製造方法において、上記半導体
基板上と上記絶縁層上に同じ半導体層を形成した後、夫
々に上記半導体素子を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59105192A JPS60249356A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
CA000470775A CA1228935A (en) | 1983-12-23 | 1984-12-21 | SEMICONDUCTOR DEVICE WITH ACTIVE ZONE OF POLYCRYSTALLINE SILICON, AND THEIR MANUFACTURE |
EP84116302A EP0152625B1 (en) | 1983-12-23 | 1984-12-24 | Method for fabricating a semiconductor device having a polycrystalline silicon-active region. |
DE8484116302T DE3485706D1 (de) | 1983-12-23 | 1984-12-24 | Verfahren zur herstellung einer halbleiteranordnung mit einer aktiven zone aus polykristallinem silicium. |
CA000546639A CA1251579A (en) | 1983-12-23 | 1987-09-10 | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof |
US07/097,341 US5172203A (en) | 1983-12-23 | 1987-09-11 | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof |
US07/643,504 US5242844A (en) | 1983-12-23 | 1991-01-22 | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59105192A JPS60249356A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60249356A true JPS60249356A (ja) | 1985-12-10 |
Family
ID=14400803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59105192A Pending JPS60249356A (ja) | 1983-12-23 | 1984-05-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60249356A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62179143A (ja) * | 1986-01-31 | 1987-08-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPS63142849A (ja) * | 1986-12-05 | 1988-06-15 | Matsushita Electronics Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-05-24 JP JP59105192A patent/JPS60249356A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62179143A (ja) * | 1986-01-31 | 1987-08-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPS63142849A (ja) * | 1986-12-05 | 1988-06-15 | Matsushita Electronics Corp | 半導体装置およびその製造方法 |
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