JPH06169085A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06169085A JPH06169085A JP5189270A JP18927093A JPH06169085A JP H06169085 A JPH06169085 A JP H06169085A JP 5189270 A JP5189270 A JP 5189270A JP 18927093 A JP18927093 A JP 18927093A JP H06169085 A JPH06169085 A JP H06169085A
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- insulating film
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Abstract
(57)【要約】
【目的】 デバイス特性を劣化させずに、従来に比べて
さらにより高集積化，高密度化を図ることが可能であ
る。 【構成】 薄膜ＭＯＳトランジスタが、表面トランジス
タと裏面トランジスタとの２つのトランジスタを有して
おり、表面トランジスタ，裏面トランジスタは、ソース
・ドレイン領域１０４と活性領域１０５とを共通にして
おり、表面トランジスタのチャネルは、活性領域の第１
のゲート絶縁膜１０６と接した部分に形成され、裏面ト
ランジスタのチャネルは、活性領域の第２のゲート絶縁
膜１１０と接した部分に形成される。
さらにより高集積化，高密度化を図ることが可能であ
る。 【構成】 薄膜ＭＯＳトランジスタが、表面トランジス
タと裏面トランジスタとの２つのトランジスタを有して
おり、表面トランジスタ，裏面トランジスタは、ソース
・ドレイン領域１０４と活性領域１０５とを共通にして
おり、表面トランジスタのチャネルは、活性領域の第１
のゲート絶縁膜１０６と接した部分に形成され、裏面ト
ランジスタのチャネルは、活性領域の第２のゲート絶縁
膜１１０と接した部分に形成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＣＤ等のフラットパ
ネルディスプレイやイメージセンサ等の駆動回路や論理
回路などに利用される半導体装置に関する。
ネルディスプレイやイメージセンサ等の駆動回路や論理
回路などに利用される半導体装置に関する。
【０００２】
【従来の技術】近年、高集積，高密度のデバイスを実現
するため、絶縁物上に単結晶シリコン薄膜を形成して、
ＳＯＩ（シリコン・オン・インシュレータ）構造のデバ
イスを作製する技術が着目されている。このＳＯＩ構造
の半導体装置として、従来では、３次元集積化されたも
のが知られており、３次元集積化することにより、高集
積化を図るようにしている。具体的には、第１層目，第
２層目，…の順に階層的に薄膜ＭＯＳトランジスタを形
成し、これにより、３次元集積化を行なっていた。さら
に、これらの薄膜ＭＯＳトランジスタは、表面にチャネ
ルをもつようなものが一般的であった。
するため、絶縁物上に単結晶シリコン薄膜を形成して、
ＳＯＩ（シリコン・オン・インシュレータ）構造のデバ
イスを作製する技術が着目されている。このＳＯＩ構造
の半導体装置として、従来では、３次元集積化されたも
のが知られており、３次元集積化することにより、高集
積化を図るようにしている。具体的には、第１層目，第
２層目，…の順に階層的に薄膜ＭＯＳトランジスタを形
成し、これにより、３次元集積化を行なっていた。さら
に、これらの薄膜ＭＯＳトランジスタは、表面にチャネ
ルをもつようなものが一般的であった。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体装置では、各階層の薄膜ＭＯＳト
ランジスタが積み重なるに従がい、単結晶シリコン薄膜
の結晶性が劣化し、これに伴ないデバイス特性（移動度
の低下，しきい値のばらつき等）が劣化するという問題
があった。
たような従来の半導体装置では、各階層の薄膜ＭＯＳト
ランジスタが積み重なるに従がい、単結晶シリコン薄膜
の結晶性が劣化し、これに伴ないデバイス特性（移動度
の低下，しきい値のばらつき等）が劣化するという問題
があった。
【０００４】本発明は、デバイス特性を劣化させずに、
従来に比べてさらに均一なデバイス特性をもたせ、か
つ、より高集積化，高密度化を図ることの可能な半導体
装置を提供することを目的としている。
従来に比べてさらに均一なデバイス特性をもたせ、か
つ、より高集積化，高密度化を図ることの可能な半導体
装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、薄膜ＭＯＳトランジスタ
が、表面トランジスタと裏面トランジスタとの２つのト
ランジスタを有しており、上記薄膜ＭＯＳトランジスタ
は、ソース領域と、ドレイン領域と、ソース領域とドレ
イン領域との間の活性領域と、該活性領域の一方の面上
に第１のゲート絶縁膜を介して配置された第１のゲート
電極と、活性領域の他方の面上に第２のゲート絶縁膜を
介して配置された第２のゲート電極とを備え、上記表面
トランジスタおよび上記裏面トランジスタは、ソース領
域とドレイン領域と活性領域とを共通にしており（すな
わち同一結晶性をもつシリコン薄膜を共通に利用してお
り）、上記表面トランジスタのゲート電極は、上記第１
のゲート電極であって、該表面トランジスタのチャネル
は、活性領域の第１のゲート絶縁膜と接した部分に形成
され、上記裏面トランジスタのゲート電極は、上記第２
のゲート電極であって、該裏面トランジスタのチャネル
は、活性領域の第２のゲート絶縁膜と接した部分に形成
されるようになっていることを特徴としている。
に、請求項１記載の発明は、薄膜ＭＯＳトランジスタ
が、表面トランジスタと裏面トランジスタとの２つのト
ランジスタを有しており、上記薄膜ＭＯＳトランジスタ
は、ソース領域と、ドレイン領域と、ソース領域とドレ
イン領域との間の活性領域と、該活性領域の一方の面上
に第１のゲート絶縁膜を介して配置された第１のゲート
電極と、活性領域の他方の面上に第２のゲート絶縁膜を
介して配置された第２のゲート電極とを備え、上記表面
トランジスタおよび上記裏面トランジスタは、ソース領
域とドレイン領域と活性領域とを共通にしており（すな
わち同一結晶性をもつシリコン薄膜を共通に利用してお
り）、上記表面トランジスタのゲート電極は、上記第１
のゲート電極であって、該表面トランジスタのチャネル
は、活性領域の第１のゲート絶縁膜と接した部分に形成
され、上記裏面トランジスタのゲート電極は、上記第２
のゲート電極であって、該裏面トランジスタのチャネル
は、活性領域の第２のゲート絶縁膜と接した部分に形成
されるようになっていることを特徴としている。
【０００６】請求項２記載の発明では、上記ソース領
域，ドレイン領域および活性領域が、シリコン薄膜によ
り形成されていることを特徴としている。
域，ドレイン領域および活性領域が、シリコン薄膜によ
り形成されていることを特徴としている。
【０００７】請求項３記載の半導体装置では、薄膜ＭＯ
Ｓトランジスタが、石英，セラミック等の絶縁物基板上
に、または、単結晶シリコンウェハー上の酸化膜上に形
成されており、前記第２のゲート電極が、該絶縁物基板
上に、または、単結晶シリコンウェハー上の酸化膜上
に、高融点金属、または、高濃度にドーピングされたポ
リシリコンにより形成され、前記第２のゲート絶縁膜
が、前記第２のゲート電極上に形成されていることを特
徴としている。
Ｓトランジスタが、石英，セラミック等の絶縁物基板上
に、または、単結晶シリコンウェハー上の酸化膜上に形
成されており、前記第２のゲート電極が、該絶縁物基板
上に、または、単結晶シリコンウェハー上の酸化膜上
に、高融点金属、または、高濃度にドーピングされたポ
リシリコンにより形成され、前記第２のゲート絶縁膜
が、前記第２のゲート電極上に形成されていることを特
徴としている。
【０００８】
【作用】本発明では、薄膜ＭＯＳトランジスタが表面ト
ランジスタと裏面トランジスタとの２つのトランジスタ
を有し、２つのトランジスタにおいてソース領域，ドレ
イン領域，活性領域が共通化されており、活性領域の一
方の側が表面トランジスタのチャネルとして利用され、
活性領域の他方の側が裏面トランジスタのチャネルとし
て利用されるようになっている。これにより、活性領域
の利用効率を従来に比べて高めることができ、また、従
来と比べ同じ集積度においても、階層を減少（例えば１
／２に減少）させることができて、集積度をより一層高
めることが可能となる。また、２つのトランジスタでソ
ース領域，ドレイン領域，活性領域が共通化されている
ので、２つのトランジスタ間で特性のばらつきは非常に
小さく、また上述のように、同じ集積度においても従来
に比べ階層を減少させることができるので、階層化した
ときにも単結晶シリコン薄膜の結晶性の劣化を従来に比
べて抑えることができる。
ランジスタと裏面トランジスタとの２つのトランジスタ
を有し、２つのトランジスタにおいてソース領域，ドレ
イン領域，活性領域が共通化されており、活性領域の一
方の側が表面トランジスタのチャネルとして利用され、
活性領域の他方の側が裏面トランジスタのチャネルとし
て利用されるようになっている。これにより、活性領域
の利用効率を従来に比べて高めることができ、また、従
来と比べ同じ集積度においても、階層を減少（例えば１
／２に減少）させることができて、集積度をより一層高
めることが可能となる。また、２つのトランジスタでソ
ース領域，ドレイン領域，活性領域が共通化されている
ので、２つのトランジスタ間で特性のばらつきは非常に
小さく、また上述のように、同じ集積度においても従来
に比べ階層を減少させることができるので、階層化した
ときにも単結晶シリコン薄膜の結晶性の劣化を従来に比
べて抑えることができる。
【０００９】さらに、論理回路を設計する際に、ソー
ス，ドレイン，活性領域が共通化されていることによ
り、配線長を短く設計することが可能となり、寄生容量
を低減し、従来よりも高速動作可能な論理回路を実現す
ることができる。
ス，ドレイン，活性領域が共通化されていることによ
り、配線長を短く設計することが可能となり、寄生容量
を低減し、従来よりも高速動作可能な論理回路を実現す
ることができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１，図２はそれぞれ本発明に係る半導体装置の
第１の実施例の断面図，上面図である。この第１の実施
例の半導体装置では、基板として単結晶シリコンウェハ
ー１０１が用いられている。
する。図１，図２はそれぞれ本発明に係る半導体装置の
第１の実施例の断面図，上面図である。この第１の実施
例の半導体装置では、基板として単結晶シリコンウェハ
ー１０１が用いられている。
【００１１】基板としての単結晶シリコンウェハー１０
１上には、シリコン酸化膜，シリコン窒化膜等の絶縁膜
１０３が形成されており、この絶縁膜１０３上に薄膜Ｍ
ＯＳトランジスタのソース・ドレイン部１０４と、薄膜
ＭＯＳトランジスタの活性領域１０５とが形成されてい
る。さらに、活性領域１０５上には、シリコン酸化膜，
シリコン窒化膜等のゲート絶縁膜１０６を介し薄膜ＭＯ
Ｓトランジスタの第１のゲート電極１０７が形成されて
いる。
１上には、シリコン酸化膜，シリコン窒化膜等の絶縁膜
１０３が形成されており、この絶縁膜１０３上に薄膜Ｍ
ＯＳトランジスタのソース・ドレイン部１０４と、薄膜
ＭＯＳトランジスタの活性領域１０５とが形成されてい
る。さらに、活性領域１０５上には、シリコン酸化膜，
シリコン窒化膜等のゲート絶縁膜１０６を介し薄膜ＭＯ
Ｓトランジスタの第１のゲート電極１０７が形成されて
いる。
【００１２】ここで、ソース・ドレイン部１０４の導電
型は、トランジスタの動作モードにより決定される。す
なわち、ソース・ドレイン部１０４は、Ｐチャネルトラ
ンジスタにおいてはＰ型に形成される。また、Ｎチャネ
ルトランジスタにおいては、Ｎ型に形成される。また、
活性領域１０５は、単結晶シリコンあるいは多結晶シリ
コンで、１００Å〜１μｍ，好ましくは５００Å〜３０
００Åの厚さに形成されている。また、第１のゲート電
極１０７は、リンＰやボロンＢ等の不純物を濃度１０18
ｃｍ-3以上含むような多結晶シリコン，あるいはＡｌ等
の金属材料で、５００Å〜１μｍの厚さに形成されてい
る。
型は、トランジスタの動作モードにより決定される。す
なわち、ソース・ドレイン部１０４は、Ｐチャネルトラ
ンジスタにおいてはＰ型に形成される。また、Ｎチャネ
ルトランジスタにおいては、Ｎ型に形成される。また、
活性領域１０５は、単結晶シリコンあるいは多結晶シリ
コンで、１００Å〜１μｍ，好ましくは５００Å〜３０
００Åの厚さに形成されている。また、第１のゲート電
極１０７は、リンＰやボロンＢ等の不純物を濃度１０18
ｃｍ-3以上含むような多結晶シリコン，あるいはＡｌ等
の金属材料で、５００Å〜１μｍの厚さに形成されてい
る。
【００１３】ところで、この第１の実施例では、基板と
しての単結晶シリコンウェハー１０１上に絶縁膜１０３
を介して、さらに、薄膜ＭＯＳトランジスタの第２のゲ
ート電極１０２と、第２のゲート電極１０２用のゲート
絶縁膜１１０とが形成されている。この第２のゲート電
極１０２は、Ｍｏ，Ｔａ，Ｗ等の高融点金属、または、
Ｓｉとのシリサイド等の高融点金属、または、Ｐ，Ｂ等
の不純物原子が高濃度にドーピングされたポリシリコン
であって、５００Å〜１μｍの厚さ，好ましくは１００
０〜５０００Åの厚さに形成されている。
しての単結晶シリコンウェハー１０１上に絶縁膜１０３
を介して、さらに、薄膜ＭＯＳトランジスタの第２のゲ
ート電極１０２と、第２のゲート電極１０２用のゲート
絶縁膜１１０とが形成されている。この第２のゲート電
極１０２は、Ｍｏ，Ｔａ，Ｗ等の高融点金属、または、
Ｓｉとのシリサイド等の高融点金属、または、Ｐ，Ｂ等
の不純物原子が高濃度にドーピングされたポリシリコン
であって、５００Å〜１μｍの厚さ，好ましくは１００
０〜５０００Åの厚さに形成されている。
【００１４】このように、第１の実施例の半導体装置
は、ゲート絶縁膜１０６を介して薄膜ＭＯＳトランジス
タの第１のゲート電極１０７が形成され、また、ゲ−ト
絶縁膜１１０を介して薄膜ＭＯＳトランジスタの第２の
ゲート電極１０２が形成されており、これによって、こ
の半導体装置，すなわち薄膜ＭＯＳトランジスタは、表
面トランジスタと裏面トランジスタとの２つの薄膜シリ
コントランジスタを有している。換言すれば、ソース・
ドレイン部１０４と、活性領域１０５と、この活性領域
１０５に対しゲート絶縁膜１０６を介して配置された第
１のゲート電極１０７とによって、表面トランジスタが
構成され、ソース・ドレイン部１０４と、活性領域１０
５と、この活性領域１０５に対しゲート絶縁膜１１０を
介して配置された第２のゲート電極１０２とによって、
裏面トランジスタが構成されている。この場合、活性領
域１０５中には、ゲート絶縁膜１０６側の面と、ゲート
絶縁膜１１０側の面とに、それぞれ、表面トランジス
タ，裏面トランジスタのチャネルが形成される。
は、ゲート絶縁膜１０６を介して薄膜ＭＯＳトランジス
タの第１のゲート電極１０７が形成され、また、ゲ−ト
絶縁膜１１０を介して薄膜ＭＯＳトランジスタの第２の
ゲート電極１０２が形成されており、これによって、こ
の半導体装置，すなわち薄膜ＭＯＳトランジスタは、表
面トランジスタと裏面トランジスタとの２つの薄膜シリ
コントランジスタを有している。換言すれば、ソース・
ドレイン部１０４と、活性領域１０５と、この活性領域
１０５に対しゲート絶縁膜１０６を介して配置された第
１のゲート電極１０７とによって、表面トランジスタが
構成され、ソース・ドレイン部１０４と、活性領域１０
５と、この活性領域１０５に対しゲート絶縁膜１１０を
介して配置された第２のゲート電極１０２とによって、
裏面トランジスタが構成されている。この場合、活性領
域１０５中には、ゲート絶縁膜１０６側の面と、ゲート
絶縁膜１１０側の面とに、それぞれ、表面トランジス
タ，裏面トランジスタのチャネルが形成される。
【００１５】また、上記薄膜ＭＯＳトランジスタ上に
は、Ａｌ配線１０９が形成され、さらに、配線間を絶縁
するためのＰＳＧ膜，ＮＳＧ膜等の層間絶縁膜１０８が
形成されている。
は、Ａｌ配線１０９が形成され、さらに、配線間を絶縁
するためのＰＳＧ膜，ＮＳＧ膜等の層間絶縁膜１０８が
形成されている。
【００１６】次に、本発明の薄膜ＭＯＳトランジスタの
動作原理について説明する。図３には、この薄膜ＭＯＳ
トランジスタの活性領域１０５における表面，裏面トラ
ンジスタの両ゲート電極１０７，１０２からの電界分
布，空乏層の広がりを考慮した断面図が示されている。
本発明の薄膜ＭＯＳトランジスタでは、活性領域１０５
の膜厚及び活性領域１０５の不純物濃度などを適切に選
択することで、エンハンスメント動作あるいはデプレッ
ション動作を行なわせることができる。すなわち、表面
トランジスタのゲート電極（第１のゲート電極）１０７
と裏面トランジスタのゲート電極（第２のゲート電極）
１０２とに電圧を印加する場合、活性領域１０５内に
は、表面トランジスタのゲート電極１０７に印加される
電圧によって反転層２０７，空乏層２０９が形成され、
また裏面トランジスタのゲート電極１０２に印加される
電圧によって、反転層２０８，空乏層２１０が形成され
る。なお、ゲート電極１０７とゲート電極１０２とに印
加される電圧には、通常、同じ大きさのものが用いら
れ、この場合には、表面トランジスタのゲート電極１０
７による空乏層２０９の幅ｗ1と裏面トランジスタのゲ
ート電極１０２による空乏層２１０の幅ｗ2とは同じに
なる。この空乏層２０９，２１０が活性領域１０５全域
にわたっては広がらないように、シリコン層の厚さを空
乏層２０９，２１０の最大幅よりも薄くし、さらに、活
性領域１０５中の中性領域２１１の伝導型をソース，ド
レインの伝導型と反対のものにすることで、エンハンス
メント動作を行なわせることができる。これに対し、空
乏層２０９，２１０が活性領域１０５全域にわたって広
がるようにシリコン層の厚さを薄くし、中性領域２１１
の伝導の型をソース，ドレインの伝導型と同じにするこ
とで、デプレッション動作を行なわせることが可能とな
る。これらの条件は、用途に応じてプロセス設計され
る。
動作原理について説明する。図３には、この薄膜ＭＯＳ
トランジスタの活性領域１０５における表面，裏面トラ
ンジスタの両ゲート電極１０７，１０２からの電界分
布，空乏層の広がりを考慮した断面図が示されている。
本発明の薄膜ＭＯＳトランジスタでは、活性領域１０５
の膜厚及び活性領域１０５の不純物濃度などを適切に選
択することで、エンハンスメント動作あるいはデプレッ
ション動作を行なわせることができる。すなわち、表面
トランジスタのゲート電極（第１のゲート電極）１０７
と裏面トランジスタのゲート電極（第２のゲート電極）
１０２とに電圧を印加する場合、活性領域１０５内に
は、表面トランジスタのゲート電極１０７に印加される
電圧によって反転層２０７，空乏層２０９が形成され、
また裏面トランジスタのゲート電極１０２に印加される
電圧によって、反転層２０８，空乏層２１０が形成され
る。なお、ゲート電極１０７とゲート電極１０２とに印
加される電圧には、通常、同じ大きさのものが用いら
れ、この場合には、表面トランジスタのゲート電極１０
７による空乏層２０９の幅ｗ1と裏面トランジスタのゲ
ート電極１０２による空乏層２１０の幅ｗ2とは同じに
なる。この空乏層２０９，２１０が活性領域１０５全域
にわたっては広がらないように、シリコン層の厚さを空
乏層２０９，２１０の最大幅よりも薄くし、さらに、活
性領域１０５中の中性領域２１１の伝導型をソース，ド
レインの伝導型と反対のものにすることで、エンハンス
メント動作を行なわせることができる。これに対し、空
乏層２０９，２１０が活性領域１０５全域にわたって広
がるようにシリコン層の厚さを薄くし、中性領域２１１
の伝導の型をソース，ドレインの伝導型と同じにするこ
とで、デプレッション動作を行なわせることが可能とな
る。これらの条件は、用途に応じてプロセス設計され
る。
【００１７】次に、このような構成の第１の実施例の半
導体装置の作製方法を図４（ａ）乃至（ｄ），図５
（ａ）乃至（ｄ），図６（ａ），（ｂ）を用いて説明す
る。先ず、基板１０１として、厚さが４００μｍ〜１０
０００μｍ，望ましくは４５０μｍ〜６５０μｍ、面方
位が（１００）もしくは（１１１），望ましくは（１０
０）、抵抗率が０．１Ω-ｃｍ〜３０００Ω-ｃｍ，望ま
しくは１Ω-ｃｍ〜１００Ω-ｃｍ、導電型がＰ型または
Ｎ型であって、表面が鏡面研磨された単結晶シリコンウ
ェハーを用意する（図４（ａ）参照）。
導体装置の作製方法を図４（ａ）乃至（ｄ），図５
（ａ）乃至（ｄ），図６（ａ），（ｂ）を用いて説明す
る。先ず、基板１０１として、厚さが４００μｍ〜１０
０００μｍ，望ましくは４５０μｍ〜６５０μｍ、面方
位が（１００）もしくは（１１１），望ましくは（１０
０）、抵抗率が０．１Ω-ｃｍ〜３０００Ω-ｃｍ，望ま
しくは１Ω-ｃｍ〜１００Ω-ｃｍ、導電型がＰ型または
Ｎ型であって、表面が鏡面研磨された単結晶シリコンウ
ェハーを用意する（図４（ａ）参照）。
【００１８】次いで、図４（ｂ）に示すように、この基
板１０１上に絶縁膜１０３を形成する。すなわち、スパ
ッタ法，ＣＶＤ法により、基板１０１上にシリコン酸化
膜，シリコン窒化膜を堆積するか、または、通常の酸化
技術を用いて基板１０１にシリコン酸化膜を形成するこ
とによって、絶縁膜１０３を１００Å〜１μｍ，好まし
くは５００Å〜５０００Åの厚さに形成する。
板１０１上に絶縁膜１０３を形成する。すなわち、スパ
ッタ法，ＣＶＤ法により、基板１０１上にシリコン酸化
膜，シリコン窒化膜を堆積するか、または、通常の酸化
技術を用いて基板１０１にシリコン酸化膜を形成するこ
とによって、絶縁膜１０３を１００Å〜１μｍ，好まし
くは５００Å〜５０００Åの厚さに形成する。
【００１９】次いで、図４（ｃ）に示すように、Ｗ，Ｔ
ｉ，Ｍｏ、あるいは、Ｗ，Ｔｉ，ＭｏとＳｉとのシリサ
イド系の高融点金属、または、ＰやＢを高濃度（１０18
cm-3以上）含むような厚さ１００Å〜１μｍ，好ましく
は１０００Å〜５０００Åのポリシリコンによって、裏
面トランジスタのゲート電極１０２を形成する。
ｉ，Ｍｏ、あるいは、Ｗ，Ｔｉ，ＭｏとＳｉとのシリサ
イド系の高融点金属、または、ＰやＢを高濃度（１０18
cm-3以上）含むような厚さ１００Å〜１μｍ，好ましく
は１０００Å〜５０００Åのポリシリコンによって、裏
面トランジスタのゲート電極１０２を形成する。
【００２０】さらに図４（ｄ）に示すように、裏面トラ
ンジスタのゲート絶縁膜１１０を、通常の熱酸化工程に
よって酸化膜として形成するか、あるいは、ＣＶＤ法に
よりＳｉＨ4，ＮＨ3ガスを用いて窒化膜として形成する
か、あるいは、ＣＶＤ法によりＳｉＨ4，Ｎ2Ｏガスを用
いて酸化膜として形成する。なお、いずれの場合でもこ
れを５０Å〜３０００Å，好ましくは１００Å〜１００
０Åの厚さに形成する。
ンジスタのゲート絶縁膜１１０を、通常の熱酸化工程に
よって酸化膜として形成するか、あるいは、ＣＶＤ法に
よりＳｉＨ4，ＮＨ3ガスを用いて窒化膜として形成する
か、あるいは、ＣＶＤ法によりＳｉＨ4，Ｎ2Ｏガスを用
いて酸化膜として形成する。なお、いずれの場合でもこ
れを５０Å〜３０００Å，好ましくは１００Å〜１００
０Åの厚さに形成する。
【００２１】次いで、図５（ａ）に示すように、この絶
縁膜１１０上に、スパッタ法，ＣＶＤ法により多結晶シ
リコンあるいは非晶質シリコンのシリコン層１０５’を
１００Å〜１μｍ，好ましくは５００Å〜３０００Åの
厚さに堆積する。しかる後、このトランジスタに要求さ
れるスイッチング速度（動作速度）に合わせて、このま
まの状態で図５（ｂ）に示す次工程に進むか、あるい
は、炉中アニールによる固相成長を行なって大粒径の多
結晶にしたり、あるいは、レーザーアニール法，ワイヤ
ストリップ法により単結晶化を行なう。図５（ｂ）の工
程では、シリコン層１０５'に対しゲート電極１０２と
整合させるようアライメントを行ない、ホトリソグラフ
ィー工程により、トランジスタ領域１０５”を規定す
る。
縁膜１１０上に、スパッタ法，ＣＶＤ法により多結晶シ
リコンあるいは非晶質シリコンのシリコン層１０５’を
１００Å〜１μｍ，好ましくは５００Å〜３０００Åの
厚さに堆積する。しかる後、このトランジスタに要求さ
れるスイッチング速度（動作速度）に合わせて、このま
まの状態で図５（ｂ）に示す次工程に進むか、あるい
は、炉中アニールによる固相成長を行なって大粒径の多
結晶にしたり、あるいは、レーザーアニール法，ワイヤ
ストリップ法により単結晶化を行なう。図５（ｂ）の工
程では、シリコン層１０５'に対しゲート電極１０２と
整合させるようアライメントを行ない、ホトリソグラフ
ィー工程により、トランジスタ領域１０５”を規定す
る。
【００２２】次いで、図５（ｃ）に示すように、表面ト
ランジスタのゲート絶縁膜１０６を、通常の熱酸化工程
によって酸化膜として形成するか、あるいは、ＣＶＤ法
によりＳｉＨ4，ＮＨ3ガスを用いて窒化膜として形成す
るか、あるいは、ＣＶＤ法によりＳｉＨ4，Ｎ2Ｏガスを
用いて酸化膜として形成する。なお、いずれの場合で
も、これを５０Å〜３０００Å，好ましくは１００Å〜
１０００Åの厚さに形成する。
ランジスタのゲート絶縁膜１０６を、通常の熱酸化工程
によって酸化膜として形成するか、あるいは、ＣＶＤ法
によりＳｉＨ4，ＮＨ3ガスを用いて窒化膜として形成す
るか、あるいは、ＣＶＤ法によりＳｉＨ4，Ｎ2Ｏガスを
用いて酸化膜として形成する。なお、いずれの場合で
も、これを５０Å〜３０００Å，好ましくは１００Å〜
１０００Åの厚さに形成する。
【００２３】次いで、図５（ｄ）に示すように、このゲ
ート絶縁膜１０６上に、表面トランジスタのゲート電極
１０７を形成する。このゲート電極１０７は、ＰやＢ等
の不純物を濃度１０18ｃｍ-3以上含むような不純物ドー
プのポリシリコン膜をＣＶＤ法を用いて堆積し、これに
アライメント，ホトリソグラフィー工程を施して形成さ
れても良いし、あるいは、不純物を含まないポリシリコ
ン膜を堆積した後に、ＰやＢ等の不純物を濃度１０18ｃ
ｍ-3以上含有させ、これにアライメント，ホトリソグラ
フィー工程を施して形成されても良いし、あるいは、Ａ
ｌ等の金属材料をスパッタ法，蒸着法等を用いて５００
Å〜１μｍの厚さに堆積し、これにアライメント，ホト
リソグラフィー工程を施して形成されても良い。
ート絶縁膜１０６上に、表面トランジスタのゲート電極
１０７を形成する。このゲート電極１０７は、ＰやＢ等
の不純物を濃度１０18ｃｍ-3以上含むような不純物ドー
プのポリシリコン膜をＣＶＤ法を用いて堆積し、これに
アライメント，ホトリソグラフィー工程を施して形成さ
れても良いし、あるいは、不純物を含まないポリシリコ
ン膜を堆積した後に、ＰやＢ等の不純物を濃度１０18ｃ
ｍ-3以上含有させ、これにアライメント，ホトリソグラ
フィー工程を施して形成されても良いし、あるいは、Ａ
ｌ等の金属材料をスパッタ法，蒸着法等を用いて５００
Å〜１μｍの厚さに堆積し、これにアライメント，ホト
リソグラフィー工程を施して形成されても良い。
【００２４】しかる後、図６（ａ）に示すように、トラ
ンジスタの動作モード，すなわちＰチャネル，Ｎチャネ
ルのいずれかに応じた導電型をもつ不純物を、ゲート電
極１０７をマスクとしてトランジスタ領域１０５”中に
イオン注入し、ソース・ドレイン部１０４を形成する。
このとき、ソース・ドレイン部１０４の不純物濃度が１
０18ｃｍ-3となるようにする。また、トランジスタ領域
１０５”中にソース・ドレイン部１０４を形成したと
き、ソースとドレインとの間のトランジスタ領域１０
５”が活性領域１０５として規定される。
ンジスタの動作モード，すなわちＰチャネル，Ｎチャネ
ルのいずれかに応じた導電型をもつ不純物を、ゲート電
極１０７をマスクとしてトランジスタ領域１０５”中に
イオン注入し、ソース・ドレイン部１０４を形成する。
このとき、ソース・ドレイン部１０４の不純物濃度が１
０18ｃｍ-3となるようにする。また、トランジスタ領域
１０５”中にソース・ドレイン部１０４を形成したと
き、ソースとドレインとの間のトランジスタ領域１０
５”が活性領域１０５として規定される。
【００２５】このようにして、ソース・ドレイン部１０
４を形成した後、図６（ｂ）に示すように、層間絶縁膜
１０８をＣＶＤ法により原料ガスＳｉＨ4，ＰＨ3，Ｏ2
ガスを用いて、１０００Å〜１μｍ好ましくは４０００
Å〜６０００Åの厚さに堆積する。次いで、コンタクト
ホールをホトリソグラフィー，エッチング工程により形
成し、しかる後、Ａｌを５０００Å〜２μｍ好ましくは
８０００Å〜１．２μｍの厚さに蒸着法またはスパッタ
法により堆積し、ホトリソグラフィー，エッチング工程
によりＡｌ配線１０９を形成して、半導体装置，すなわ
ち薄膜ＭＯＳトランジスタを完成する。
４を形成した後、図６（ｂ）に示すように、層間絶縁膜
１０８をＣＶＤ法により原料ガスＳｉＨ4，ＰＨ3，Ｏ2
ガスを用いて、１０００Å〜１μｍ好ましくは４０００
Å〜６０００Åの厚さに堆積する。次いで、コンタクト
ホールをホトリソグラフィー，エッチング工程により形
成し、しかる後、Ａｌを５０００Å〜２μｍ好ましくは
８０００Å〜１．２μｍの厚さに蒸着法またはスパッタ
法により堆積し、ホトリソグラフィー，エッチング工程
によりＡｌ配線１０９を形成して、半導体装置，すなわ
ち薄膜ＭＯＳトランジスタを完成する。
【００２６】実際に、基板１０１として、面配向が（１
００），抵抗率が１５Ω-ｃｍ，厚さが５２５μｍのＰ
型の単結晶シリコンウェハーを用いて、薄膜ＭＯＳトラ
ンジスタを作製した。すなわち、上記Ｐ型の単結晶シリ
コンウェハーをパイロジェニック法により１０００℃の
温度で６０分間酸化して、基板１０１上に絶縁物である
酸化膜１０３を２６００Åの膜厚に形成した。次いで、
その全面に、ＬＰＣＶＤ法により基板温度６３０℃，圧
力０．１Torr，ＳｉＨ4ガスを原料として、３３００Å
の厚さに多結晶シリコンを成膜し、イオン注入装置によ
りＢ+イオンをドーズ量３×１０15cm-2で注入し、しか
る後、ホトリソグラフィ−，エッチングにより裏面トラ
ンジスタのゲート電極１０２を形成した。次いで、Ｏ2
雰囲気で１０００℃の温度で１５０分間酸化して、裏面
トランジスタのゲート酸化膜１１０を９００Åの厚さに
形成した。この酸化工程において、ゲート電極１０２の
形成時に注入されたＢ+イオンは活性化される。次に、
多結晶シリコンのシリコン層１０５’を、ＬＰＣＶＤ法
により基板温度６３０℃，圧力０．１Ｔｏｒｒ，ＳｉＨ
4ガスを原料として、３３００Åの厚さに成膜した。次
いで、このシリコン層１０５’をレーザアニールによっ
て単結晶化させるために、このシリコン層１０５’上
に、先ず、表面保護層をＬＰＣＶＤ法を用いてＳｉＨ4
ガス，Ｎ2Ｏガスを原料として７５０℃の温度で１．５
μｍの厚さに堆積した。しかる後、Ａｒレーザを１８Ｗ
のパワーで表面から照射し、一方向へ掃引することによ
り、シリコン層１０５’を単結晶化させた。次に、表面
保護層を除去し、ホトリソグラフィー，エッチング工程
によってトランジスタ領域１０５”を規定した。しかる
後、トランジスタ領域１０５”をＰ型にするために、イ
オン注入装置を用いてＢ+イオンを注入エネルギー３０
ＫｅＶ，ドーズ量３×１０12cm-2で注入した。次いで、
Ｏ2雰囲気中で１０００℃の温度で１５０分酸化するこ
とにより、トランジスタ領域１０５”上にゲート酸化膜
１０６を９００Åの厚さに形成した。しかる後、ゲート
酸化膜１０６上にポリシリコンをＬＰＣＶＤ法により基
板温度６３０℃，圧力０．１Ｔｏｒｒ，ＳｉＨ4ガスを
原料ガスとして３３００Åの厚さに堆積し、その全面に
Ｂ+イオンをイオン注入装置を用いて注入エネルギー３
０ＫｅＶ，ドーズ量３×１０15cm-2で注入し、ホトリソ
グラフィー，エッチング工程によって表面トランジスタ
のゲート電極１０７を形成した。
００），抵抗率が１５Ω-ｃｍ，厚さが５２５μｍのＰ
型の単結晶シリコンウェハーを用いて、薄膜ＭＯＳトラ
ンジスタを作製した。すなわち、上記Ｐ型の単結晶シリ
コンウェハーをパイロジェニック法により１０００℃の
温度で６０分間酸化して、基板１０１上に絶縁物である
酸化膜１０３を２６００Åの膜厚に形成した。次いで、
その全面に、ＬＰＣＶＤ法により基板温度６３０℃，圧
力０．１Torr，ＳｉＨ4ガスを原料として、３３００Å
の厚さに多結晶シリコンを成膜し、イオン注入装置によ
りＢ+イオンをドーズ量３×１０15cm-2で注入し、しか
る後、ホトリソグラフィ−，エッチングにより裏面トラ
ンジスタのゲート電極１０２を形成した。次いで、Ｏ2
雰囲気で１０００℃の温度で１５０分間酸化して、裏面
トランジスタのゲート酸化膜１１０を９００Åの厚さに
形成した。この酸化工程において、ゲート電極１０２の
形成時に注入されたＢ+イオンは活性化される。次に、
多結晶シリコンのシリコン層１０５’を、ＬＰＣＶＤ法
により基板温度６３０℃，圧力０．１Ｔｏｒｒ，ＳｉＨ
4ガスを原料として、３３００Åの厚さに成膜した。次
いで、このシリコン層１０５’をレーザアニールによっ
て単結晶化させるために、このシリコン層１０５’上
に、先ず、表面保護層をＬＰＣＶＤ法を用いてＳｉＨ4
ガス，Ｎ2Ｏガスを原料として７５０℃の温度で１．５
μｍの厚さに堆積した。しかる後、Ａｒレーザを１８Ｗ
のパワーで表面から照射し、一方向へ掃引することによ
り、シリコン層１０５’を単結晶化させた。次に、表面
保護層を除去し、ホトリソグラフィー，エッチング工程
によってトランジスタ領域１０５”を規定した。しかる
後、トランジスタ領域１０５”をＰ型にするために、イ
オン注入装置を用いてＢ+イオンを注入エネルギー３０
ＫｅＶ，ドーズ量３×１０12cm-2で注入した。次いで、
Ｏ2雰囲気中で１０００℃の温度で１５０分酸化するこ
とにより、トランジスタ領域１０５”上にゲート酸化膜
１０６を９００Åの厚さに形成した。しかる後、ゲート
酸化膜１０６上にポリシリコンをＬＰＣＶＤ法により基
板温度６３０℃，圧力０．１Ｔｏｒｒ，ＳｉＨ4ガスを
原料ガスとして３３００Åの厚さに堆積し、その全面に
Ｂ+イオンをイオン注入装置を用いて注入エネルギー３
０ＫｅＶ，ドーズ量３×１０15cm-2で注入し、ホトリソ
グラフィー，エッチング工程によって表面トランジスタ
のゲート電極１０７を形成した。
【００２７】次いで、トランジスタ領域１０５”にＰ+
イオンをイオン注入装置を用いて注入エネルギー８０Ｋ
ｅＶ，ドーズ量１Ｅ１６ｃｍ-2で注入し、これにより、
Ｎ型不純物濃度が１０18ｃｍ-3以上のソース・ドレイン
部１０４を形成した。また、これによって、活性領域１
０５を規定した。次に、層間絶縁膜１０８をＬＰＣＶＤ
法により、原料ガスとしてＳｉＨ4，ＰＨ3，Ｏ2を用
い、圧力０．８Ｔｏｒｒ，温度４３０℃下で５０００Å
の厚さに成膜した。その後、この層間絶縁膜１０８を緻
密化し、注入された不純物原子を活性化するため、Ｎ2
雰囲気中で温度９００℃で３０分間アニールした。次
に、コンタクトホールをホトリソグラフィー，エッチン
グ工程により形成し、Ａｌをスパッタ法により１μｍ堆
積してホトリソグラフィー，エッチングを施して、Ａｌ
配線１０９を形成し、Ｎチャネルトランジスタを完成さ
せた。このトランジスタのサイズはＷ／Ｌ＝６０／５μ
ｍであった。ここで、Ｗは幅，Ｌは長さである。また、
作製したＮチャネルトランジスタを評価した結果、移動
度，閾値ともに、表面トランジスタと裏面トランジスタ
とでトランジスタ特性の差はなく、非常に良好な特性を
示すことがわかった。
イオンをイオン注入装置を用いて注入エネルギー８０Ｋ
ｅＶ，ドーズ量１Ｅ１６ｃｍ-2で注入し、これにより、
Ｎ型不純物濃度が１０18ｃｍ-3以上のソース・ドレイン
部１０４を形成した。また、これによって、活性領域１
０５を規定した。次に、層間絶縁膜１０８をＬＰＣＶＤ
法により、原料ガスとしてＳｉＨ4，ＰＨ3，Ｏ2を用
い、圧力０．８Ｔｏｒｒ，温度４３０℃下で５０００Å
の厚さに成膜した。その後、この層間絶縁膜１０８を緻
密化し、注入された不純物原子を活性化するため、Ｎ2
雰囲気中で温度９００℃で３０分間アニールした。次
に、コンタクトホールをホトリソグラフィー，エッチン
グ工程により形成し、Ａｌをスパッタ法により１μｍ堆
積してホトリソグラフィー，エッチングを施して、Ａｌ
配線１０９を形成し、Ｎチャネルトランジスタを完成さ
せた。このトランジスタのサイズはＷ／Ｌ＝６０／５μ
ｍであった。ここで、Ｗは幅，Ｌは長さである。また、
作製したＮチャネルトランジスタを評価した結果、移動
度，閾値ともに、表面トランジスタと裏面トランジスタ
とでトランジスタ特性の差はなく、非常に良好な特性を
示すことがわかった。
【００２８】次表には、上述の第１の実施例のＮチャネ
ル薄膜ＭＯＳトランジスタと、該トランジスタと同じ集
積度をもつ従来の２階層のＮチャネル薄膜ＭＯＳトラン
ジスタとの特性の比較結果を示した。
ル薄膜ＭＯＳトランジスタと、該トランジスタと同じ集
積度をもつ従来の２階層のＮチャネル薄膜ＭＯＳトラン
ジスタとの特性の比較結果を示した。
【００２９】
【表１】
【００３０】表１から、従来のトランジスタは、１層目
の薄膜ＭＯＳトランジスタと２層目の薄膜ＭＯＳトラン
ジスタとの特性を比較すると、２層目は１層目よりも移
動度が低下しており、また、１層目と２層目とで閾値の
ばらつきが大きく、特性劣化が見られるのに対して、本
発明の第１の実施例の薄膜ＭＯＳトランジスタにおいて
は、表面と裏面の特性の差が著しく小さいことがわか
る。また、集積度の点においても、本発明の第１の実施
例のトランジスタは、従来の２倍の集積度をもつことが
できる。
の薄膜ＭＯＳトランジスタと２層目の薄膜ＭＯＳトラン
ジスタとの特性を比較すると、２層目は１層目よりも移
動度が低下しており、また、１層目と２層目とで閾値の
ばらつきが大きく、特性劣化が見られるのに対して、本
発明の第１の実施例の薄膜ＭＯＳトランジスタにおいて
は、表面と裏面の特性の差が著しく小さいことがわか
る。また、集積度の点においても、本発明の第１の実施
例のトランジスタは、従来の２倍の集積度をもつことが
できる。
【００３１】図７，図８はそれぞれ本発明に係る半導体
装置の第２の実施例の断面図，上面図である。この第２
の実施例の半導体装置では、基板２０１として、石英，
セラミック等の絶縁物基板が用いられている。
装置の第２の実施例の断面図，上面図である。この第２
の実施例の半導体装置では、基板２０１として、石英，
セラミック等の絶縁物基板が用いられている。
【００３２】この基板２０１上には、Ｗ、Ｔｉ、Ｍｏ、
あるいはＷ，Ｔｉ，ＭｏとＳｉとのシリサイド等の高融
点金属により、第２のゲート電極２０２が形成され、ま
た、この第２のゲート電極２０２上には、シリコン酸化
膜，シリコン窒化膜等のゲート絶縁膜２０３が形成され
ており、このゲート絶縁膜２０３上に、薄膜ＭＯＳトラ
ンジスタのソース・ドレイン部２０４と、薄膜ＭＯＳト
ランジスタの活性領域２０５とが形成されている。さら
に、この活性領域２０５上には、シリコン酸化膜，シリ
コン窒化膜等のゲート絶縁膜２０６を介し、薄膜ＭＯＳ
トランジスタの第１のゲート電極２０７が形成されてい
る。
あるいはＷ，Ｔｉ，ＭｏとＳｉとのシリサイド等の高融
点金属により、第２のゲート電極２０２が形成され、ま
た、この第２のゲート電極２０２上には、シリコン酸化
膜，シリコン窒化膜等のゲート絶縁膜２０３が形成され
ており、このゲート絶縁膜２０３上に、薄膜ＭＯＳトラ
ンジスタのソース・ドレイン部２０４と、薄膜ＭＯＳト
ランジスタの活性領域２０５とが形成されている。さら
に、この活性領域２０５上には、シリコン酸化膜，シリ
コン窒化膜等のゲート絶縁膜２０６を介し、薄膜ＭＯＳ
トランジスタの第１のゲート電極２０７が形成されてい
る。
【００３３】ここで、図１，図２の半導体装置と同様
に、トランジスタの動作モードは、ソース・ドレイン部
２０４の導電型により決定される。すなわち、ソース・
ドレイン部２０４は、Ｐチャネルトランジスタにおいて
はＰ型に形成され、また、Ｎチャネルトランジスタにお
いては、Ｎ型に形成される。また、活性領域２０５は、
単結晶シリコンあるいは多結晶シリコンにより、１００
Å〜１μｍ，好ましくは５００Å〜３０００Åの厚さに
形成されている。また、第１のゲート電極２０７は、リ
ンＰやボロンＢ等の不純物を濃度１０18ｃｍ-3以上含む
ような多結晶シリコン，あるいはＡｌ等の金属材料によ
り、５００Å〜１μｍの厚さに形成されている。
に、トランジスタの動作モードは、ソース・ドレイン部
２０４の導電型により決定される。すなわち、ソース・
ドレイン部２０４は、Ｐチャネルトランジスタにおいて
はＰ型に形成され、また、Ｎチャネルトランジスタにお
いては、Ｎ型に形成される。また、活性領域２０５は、
単結晶シリコンあるいは多結晶シリコンにより、１００
Å〜１μｍ，好ましくは５００Å〜３０００Åの厚さに
形成されている。また、第１のゲート電極２０７は、リ
ンＰやボロンＢ等の不純物を濃度１０18ｃｍ-3以上含む
ような多結晶シリコン，あるいはＡｌ等の金属材料によ
り、５００Å〜１μｍの厚さに形成されている。
【００３４】このように、第２の実施例の半導体装置に
おいても、ゲート絶縁膜２０６を介して薄膜ＭＯＳトラ
ンジスタの第１のゲート電極２０７が形成され、また、
ゲート絶縁膜２０３を介して薄膜トランジスタの第２の
ゲート電極２０２が形成されており、これによって、こ
の半導体装置，すなわち薄膜ＭＯＳトランジスタは、表
面トランジスタと裏面トランジスタとの２つの薄膜シリ
コントランジスタを有している。換言すれば、ソース・
ドレイン部２０４と、活性領域２０５と、この活性領域
２０５に対しゲート絶縁膜２０６を介して配置された第
１のゲート電極２０７とによって、表面トランジスタが
構成され、ソース・ドレイン部２０４と、活性領域２０
５と、この活性領域２０５に対しゲート絶縁膜２０３を
介して配置された第２のゲート電極２０２とによって、
裏面トランジスタが構成されている。この場合、活性領
域２０５中には、ゲート絶縁膜２０６側の面と、ゲート
絶縁膜２０３側の面とに、それぞれ、表面トランジス
タ，裏面トランジスタのチャネルが形成される。
おいても、ゲート絶縁膜２０６を介して薄膜ＭＯＳトラ
ンジスタの第１のゲート電極２０７が形成され、また、
ゲート絶縁膜２０３を介して薄膜トランジスタの第２の
ゲート電極２０２が形成されており、これによって、こ
の半導体装置，すなわち薄膜ＭＯＳトランジスタは、表
面トランジスタと裏面トランジスタとの２つの薄膜シリ
コントランジスタを有している。換言すれば、ソース・
ドレイン部２０４と、活性領域２０５と、この活性領域
２０５に対しゲート絶縁膜２０６を介して配置された第
１のゲート電極２０７とによって、表面トランジスタが
構成され、ソース・ドレイン部２０４と、活性領域２０
５と、この活性領域２０５に対しゲート絶縁膜２０３を
介して配置された第２のゲート電極２０２とによって、
裏面トランジスタが構成されている。この場合、活性領
域２０５中には、ゲート絶縁膜２０６側の面と、ゲート
絶縁膜２０３側の面とに、それぞれ、表面トランジス
タ，裏面トランジスタのチャネルが形成される。
【００３５】また、上記薄膜ＭＯＳトランジスタ上に
は、Ａｌ配線２０９が形成され、さらに、配線間を絶縁
するためのＰＳＧ膜，ＮＳＧ膜等の層間絶縁膜２０８が
形成されている。
は、Ａｌ配線２０９が形成され、さらに、配線間を絶縁
するためのＰＳＧ膜，ＮＳＧ膜等の層間絶縁膜２０８が
形成されている。
【００３６】次に、このような構成の第２の実施例の半
導体装置の作製方法を図９（ａ）乃至（ｅ），図１０
（ａ）乃至（ｃ）を用いて説明する。先づ、基板２０１
として、厚さが４００μｍ〜２ｍｍ，望ましくは４５０
μｍ〜１ｍｍの鏡面研磨した透明石英基板，またはセラ
ミック基板等の絶縁物基板２０１を用意する。次いで、
図９（ａ）に示すように、この基板２０１上にスパッタ
法により、Ｗ、Ｔｉ、またはＭｏ、あるいはＷ，Ｔｉ，
ＭｏとＳｉとのシリサイド等の高融点金属を１００Å〜
２０００Å，好ましくは２００Å〜１０００Åの厚さに
堆積し、ホトリソグラフィー，エッチング工程により、
第２のゲート電極２０２を形成する。次に、図９（ｂ）
に示すように、ゲート絶縁膜２０３を、１００Å〜３０
００Å，好ましくは５００Å〜１５００Åの厚さにＣＶ
Ｄ法を用いて堆積する。なお、ゲート絶縁膜２０３とし
て、シリコン酸化膜を用いる場合は原料ガスにＳｉ
Ｈ4，Ｎ2Ｏガスを用い、またシリコン窒化膜を用いる場
合はＳｉＨ4，ＮＨ3ガスを用いる。しかる後、図５
（ａ）乃至（ｄ），図６（ａ），（ｂ）と全く同様の工
程により、全く同じ条件，形成の仕方で、図９（ｃ）乃
至（ｅ），図１０（ａ）乃至（ｃ）に示すようにして、
トランジスタ領域２０５”，第１のゲート絶縁膜２０
６，第１のゲート電極２０７，ソース・ドレイン部２０
４を順次に形成し、しかる後、層間絶縁膜２０８，Ａｌ
配線２０９を形成して、第２の実施例の半導体装置を完
成させることができる。
導体装置の作製方法を図９（ａ）乃至（ｅ），図１０
（ａ）乃至（ｃ）を用いて説明する。先づ、基板２０１
として、厚さが４００μｍ〜２ｍｍ，望ましくは４５０
μｍ〜１ｍｍの鏡面研磨した透明石英基板，またはセラ
ミック基板等の絶縁物基板２０１を用意する。次いで、
図９（ａ）に示すように、この基板２０１上にスパッタ
法により、Ｗ、Ｔｉ、またはＭｏ、あるいはＷ，Ｔｉ，
ＭｏとＳｉとのシリサイド等の高融点金属を１００Å〜
２０００Å，好ましくは２００Å〜１０００Åの厚さに
堆積し、ホトリソグラフィー，エッチング工程により、
第２のゲート電極２０２を形成する。次に、図９（ｂ）
に示すように、ゲート絶縁膜２０３を、１００Å〜３０
００Å，好ましくは５００Å〜１５００Åの厚さにＣＶ
Ｄ法を用いて堆積する。なお、ゲート絶縁膜２０３とし
て、シリコン酸化膜を用いる場合は原料ガスにＳｉ
Ｈ4，Ｎ2Ｏガスを用い、またシリコン窒化膜を用いる場
合はＳｉＨ4，ＮＨ3ガスを用いる。しかる後、図５
（ａ）乃至（ｄ），図６（ａ），（ｂ）と全く同様の工
程により、全く同じ条件，形成の仕方で、図９（ｃ）乃
至（ｅ），図１０（ａ）乃至（ｃ）に示すようにして、
トランジスタ領域２０５”，第１のゲート絶縁膜２０
６，第１のゲート電極２０７，ソース・ドレイン部２０
４を順次に形成し、しかる後、層間絶縁膜２０８，Ａｌ
配線２０９を形成して、第２の実施例の半導体装置を完
成させることができる。
【００３７】実際に、基板２０１として、厚さが５２５
μｍの鏡面研磨した透明石英基板を用いて、薄膜ＭＯＳ
トランジスタを作製した。すなわち、上記透明石英基板
２０１上に、スパッタ法によりＭｏ金属を５００Åの厚
さに堆積し、ホトリソグラフィー，エッチング工程によ
り裏面トランジスタのゲート電極２０２を形成した（図
９（ａ））。しかる後、裏面トランジスタのゲート酸化
膜２０３をＬＰＣＶＤ法により、原料ガスとしてＳｉＨ
4，Ｎ2Ｏを用い、成膜温度７９０℃，圧力２Ｔｏｒｒに
て５００Åの厚さに堆積した（図９（ｂ））。
μｍの鏡面研磨した透明石英基板を用いて、薄膜ＭＯＳ
トランジスタを作製した。すなわち、上記透明石英基板
２０１上に、スパッタ法によりＭｏ金属を５００Åの厚
さに堆積し、ホトリソグラフィー，エッチング工程によ
り裏面トランジスタのゲート電極２０２を形成した（図
９（ａ））。しかる後、裏面トランジスタのゲート酸化
膜２０３をＬＰＣＶＤ法により、原料ガスとしてＳｉＨ
4，Ｎ2Ｏを用い、成膜温度７９０℃，圧力２Ｔｏｒｒに
て５００Åの厚さに堆積した（図９（ｂ））。
【００３８】次いで、Ｓｉ2Ｈ6ガスを用い、基板温度５
５０℃，圧力０．１Ｔｏｒｒにて、ＬＰＣＶＤ法により
アモルファスシリコン（ａ−Ｓｉ）を３０００Åの厚さ
に成膜し、シリコン層２０５’を形成した（図９
（ｃ））。その後、ｓ−Ｓｉを固相成長させて大粒径の
ポリシリコンを形成するために、Ｎ2雰囲気中で６００
℃の温度で２４時間、炉中アニールを行なった。その結
果、粒径が０．５μｍ〜１μｍの大粒径のポリシリコン
を形成することができた。しかる後、ホトリソグラフィ
ー，エッチング工程により、トランジスタ領域２０５”
を規定した（図９（ｄ））。
５０℃，圧力０．１Ｔｏｒｒにて、ＬＰＣＶＤ法により
アモルファスシリコン（ａ−Ｓｉ）を３０００Åの厚さ
に成膜し、シリコン層２０５’を形成した（図９
（ｃ））。その後、ｓ−Ｓｉを固相成長させて大粒径の
ポリシリコンを形成するために、Ｎ2雰囲気中で６００
℃の温度で２４時間、炉中アニールを行なった。その結
果、粒径が０．５μｍ〜１μｍの大粒径のポリシリコン
を形成することができた。しかる後、ホトリソグラフィ
ー，エッチング工程により、トランジスタ領域２０５”
を規定した（図９（ｄ））。
【００３９】次いで、このトランジスタ領域２０５”上
に、表面トランジスタのゲート酸化膜２０６を、ＬＰＣ
ＶＤ法により原料ガスとしてＳｉＨ4，Ｎ2Ｏを用い、成
膜温度７９０℃，圧力２Ｔｏｒｒにて、５００Åの厚さ
に堆積した（図９（ｅ））。さらに、このゲート酸化膜
２０６上に、Ｍｏ金属をスパッタ法により５００Åの厚
さに堆積し、ホトリソグラフィー，エッチング工程によ
り表面トランジスタのゲート電極２０７を形成した（図
１０（ａ））。また、トランジスタ領域２０５”にイオ
ン注入装置を用いてＢ+イオンを注入エネルギー８０Ｋ
ｅＶ，ドーズ量１Ｅ１６cm-2で注入し、これにより、Ｐ
型不純物濃度が１０18cm-3以上のソース・ドレイン部２
０４を形成した。また、ソース，ドレイ間の領域が活性
領域２０５として規定された（図１０（ｂ））。
に、表面トランジスタのゲート酸化膜２０６を、ＬＰＣ
ＶＤ法により原料ガスとしてＳｉＨ4，Ｎ2Ｏを用い、成
膜温度７９０℃，圧力２Ｔｏｒｒにて、５００Åの厚さ
に堆積した（図９（ｅ））。さらに、このゲート酸化膜
２０６上に、Ｍｏ金属をスパッタ法により５００Åの厚
さに堆積し、ホトリソグラフィー，エッチング工程によ
り表面トランジスタのゲート電極２０７を形成した（図
１０（ａ））。また、トランジスタ領域２０５”にイオ
ン注入装置を用いてＢ+イオンを注入エネルギー８０Ｋ
ｅＶ，ドーズ量１Ｅ１６cm-2で注入し、これにより、Ｐ
型不純物濃度が１０18cm-3以上のソース・ドレイン部２
０４を形成した。また、ソース，ドレイ間の領域が活性
領域２０５として規定された（図１０（ｂ））。
【００４０】次に、層間絶縁膜２０８をＬＰＣＶＤ法に
より原料ガスとしてＳｉＨ4，ＰＨ3，Ｏ2を用い、圧力
０．８Ｔｏｒｒ，温度４３０℃下で５０００Åの厚さに
成膜した（図１０（ｃ））。この層間絶縁膜２０８を緻
密化し、注入された不純物原子を活性化するため、Ｎ2
雰囲気中で温度９００℃で３０分間アニールした。次
に、コンタクトホールをホトリソグラフィー，エッチン
グ工程により形成し、Ａｌをスパッタ法により１μｍ堆
積してホトリソグラフィー，エッチングを施して、Ａｌ
配線２０９を形成し、Ｐチャネルトランジスタを完成さ
せた。このトランジスタのサイズはＷ／Ｌ＝４０／５μ
ｍであった。ここで、Ｗは幅，Ｌは長さである。また、
上記作製工程において、プロセス最高温度は、９００℃
であり、従来に比べて低温下で作製することができた。
より原料ガスとしてＳｉＨ4，ＰＨ3，Ｏ2を用い、圧力
０．８Ｔｏｒｒ，温度４３０℃下で５０００Åの厚さに
成膜した（図１０（ｃ））。この層間絶縁膜２０８を緻
密化し、注入された不純物原子を活性化するため、Ｎ2
雰囲気中で温度９００℃で３０分間アニールした。次
に、コンタクトホールをホトリソグラフィー，エッチン
グ工程により形成し、Ａｌをスパッタ法により１μｍ堆
積してホトリソグラフィー，エッチングを施して、Ａｌ
配線２０９を形成し、Ｐチャネルトランジスタを完成さ
せた。このトランジスタのサイズはＷ／Ｌ＝４０／５μ
ｍであった。ここで、Ｗは幅，Ｌは長さである。また、
上記作製工程において、プロセス最高温度は、９００℃
であり、従来に比べて低温下で作製することができた。
【００４１】このようにして、作製したＰチャネルトラ
ンジスタを評価した結果、移動度，閾値ともに、表面ト
ランジスタと裏面トランジスタとでトランジスタ特性の
差はなく、非常に良好な特性を示すことがわかった。次
表には、本発明の第２の実施例のＰチャネル薄膜ＭＯＳ
トランジスタと、これと同じ集積度をもつ従来の２階層
のＰチャネル薄膜ＭＯＳトランジスタとの特性の比較結
果を示した。
ンジスタを評価した結果、移動度，閾値ともに、表面ト
ランジスタと裏面トランジスタとでトランジスタ特性の
差はなく、非常に良好な特性を示すことがわかった。次
表には、本発明の第２の実施例のＰチャネル薄膜ＭＯＳ
トランジスタと、これと同じ集積度をもつ従来の２階層
のＰチャネル薄膜ＭＯＳトランジスタとの特性の比較結
果を示した。
【００４２】
【表２】
【００４３】表２から、従来のトランジスタは、１層目
の薄膜ＭＯＳトランジスタと２層目の薄膜ＭＯＳトラン
ジスタとの特性を比較すると、２層目は１層目よりも移
動度が低下しており、また１層目と２層目とで閾値のば
らつきが大きく、特性劣化が見られるのに対して、本発
明の第２の実施例の薄膜ＭＯＳトランジスタにおいては
裏面と表面の特性の差が著しく小さいことがわかる。ま
た、集積度の点においても、本発明の第２の実施例のト
ランジスタは、従来の２倍の集積度をもつことができ
る。
の薄膜ＭＯＳトランジスタと２層目の薄膜ＭＯＳトラン
ジスタとの特性を比較すると、２層目は１層目よりも移
動度が低下しており、また１層目と２層目とで閾値のば
らつきが大きく、特性劣化が見られるのに対して、本発
明の第２の実施例の薄膜ＭＯＳトランジスタにおいては
裏面と表面の特性の差が著しく小さいことがわかる。ま
た、集積度の点においても、本発明の第２の実施例のト
ランジスタは、従来の２倍の集積度をもつことができ
る。
【００４４】このように、本発明では、１つの薄膜ＭＯ
Ｓトランジスタにおいて、チャネル領域が表面と裏面と
に存在していることにより、従来と同一の微細化，同じ
階層で、従来に比べて２倍の高密度高集積化が可能とな
る。換言すれば、同じ集積度でも、微細化を行なうこと
なしに階層を減少させることができ、階層の増加に伴う
デバイス特性の劣化を抑えて、集積化を図ることができ
る。
Ｓトランジスタにおいて、チャネル領域が表面と裏面と
に存在していることにより、従来と同一の微細化，同じ
階層で、従来に比べて２倍の高密度高集積化が可能とな
る。換言すれば、同じ集積度でも、微細化を行なうこと
なしに階層を減少させることができ、階層の増加に伴う
デバイス特性の劣化を抑えて、集積化を図ることができ
る。
【００４５】本発明に係る上述した半導体装置は、実際
に、ＮＡＮＤ論理回路などに応用することができる。図
１１は本発明に係る半導体装置の応用例であるＣＭＯＳ
インバータを用いたＮＡＮＤ論理回路を示す図である。
なお、図１１のＮＡＮＤ論理回路は、一般に図１２に示
すような論理記号で表わされ、また、図１３に示すよう
な回路図で表現される。図１１，図１３を参照すると、
このＮＡＮＤ論理回路は、４つのＭＯＳトランジスタ１
００１，１００２，１００３，１００４が所定の配線で
接続されて構成されており、ＭＯＳトランジスタ１００
３，１００４には通常のＮチャネルＭＯＳトランジスタ
が用いられているが、ＭＯＳトランジスタ１００１，１
００２は、本発明のＭＯＳトランジスタ１００５により
構成されている。すなわち、ＭＯＳトランジスタ１００
１は表面にチャネルをもつＰチャネルＭＯＳトランジス
タ、ＭＯＳトランジスタ１００２は裏面にチャネルをも
つＰチャネルトランジスタとして構成されている。な
お、ＭＯＳトランジスタ１００５（ＰチャネルＭＯＳト
ランジスタ１００１，１００２）のサイズは、幅が２０
μｍ，長さが１．２μｍであり、各ＮチャネルＭＯＳト
ランジスタ１００３，１００４のサイズは、幅が１０μ
ｍ，長さが１．０μｍである。
に、ＮＡＮＤ論理回路などに応用することができる。図
１１は本発明に係る半導体装置の応用例であるＣＭＯＳ
インバータを用いたＮＡＮＤ論理回路を示す図である。
なお、図１１のＮＡＮＤ論理回路は、一般に図１２に示
すような論理記号で表わされ、また、図１３に示すよう
な回路図で表現される。図１１，図１３を参照すると、
このＮＡＮＤ論理回路は、４つのＭＯＳトランジスタ１
００１，１００２，１００３，１００４が所定の配線で
接続されて構成されており、ＭＯＳトランジスタ１００
３，１００４には通常のＮチャネルＭＯＳトランジスタ
が用いられているが、ＭＯＳトランジスタ１００１，１
００２は、本発明のＭＯＳトランジスタ１００５により
構成されている。すなわち、ＭＯＳトランジスタ１００
１は表面にチャネルをもつＰチャネルＭＯＳトランジス
タ、ＭＯＳトランジスタ１００２は裏面にチャネルをも
つＰチャネルトランジスタとして構成されている。な
お、ＭＯＳトランジスタ１００５（ＰチャネルＭＯＳト
ランジスタ１００１，１００２）のサイズは、幅が２０
μｍ，長さが１．２μｍであり、各ＮチャネルＭＯＳト
ランジスタ１００３，１００４のサイズは、幅が１０μ
ｍ，長さが１．０μｍである。
【００４６】実際に、図１１に示すような構成のＮＡＮ
Ｄ論理回路を図４（ａ）乃至（ｄ），図５（ａ）乃至
（ｄ），図６（ａ），（ｂ）と全く同様の工程を用いて
形成した。すなわち、先ず、基板として、厚さが５２５
μｍ，抵抗率が１５Ω-cm，面配向が（１００）のＰ型
単結晶シリコンウェハーを用い、この基板をパイロジェ
ニック法により温度１０００℃で６０分間酸化して、こ
の基板上に絶縁物である酸化膜を２６００Å形成した。
次に、その全面に多結晶シリコンをＬＰＣＶＤ法により
基板温度６３０℃，圧力０．１Torr，ＳｉＨ4ガスを原
料として３３００Åの厚さに成膜し、この多結晶シリコ
ン膜の全面にイオン注入装置によりＢ+イオンをドーズ
量３×１０15cm-2で注入し、しかる後、この多結晶シリ
コン膜にホトリソグラフィ−，エッチング工程を施して
裏面トランジスタ１００２のゲート電極を形成した。次
いで、Ｏ2雰囲気中で１０００℃の温度で１５０分間酸
化して、裏面トランジスタ１００２のゲート酸化膜１１
０を厚さ９００Å形成した。次に、多結晶シリコン層１
０５’をＬＰＣＶＤ法により基板温度６３０℃，圧力
０．１Torr，ＳｉＨ4ガスを原料として３３００Åの厚
さに成膜した。次いで、レーザアニールによりこの多結
晶シリコン層１０５’を単結晶化させるために、多結晶
シリコン層１０５’上に、表面保護層をＬＰＣＶＤ法に
よりＳｉＨ4ガス，Ｎ2Ｏガスを原料として７５０℃の温
度で１．５μｍの厚さに堆積した。しかる後、Ａｒレー
ザを１８Ｗのパワーで表面から照射し、一方向へ掃引す
ることにより、多結晶シリコン層１０５’を単結晶化さ
せた。次に表面保護層を除去し、ホトリソグラフィ−，
エッチング工程によって本発明のＰチャネルＭＯＳトラ
ンジスタのトランジスタ領域と従来のＮチャネルＭＯＳ
トランジスタのトランジスタ領域とを同時に形成した。
その後、Ｏ2雰囲気中で１０００℃の温度で１５０分間
酸化することにより、各々のチャネルトランジスタの上
にゲート酸化膜を９００Åの厚さに形成した。次いで、
ＮチャネルＭＯＳトランジスタのトランジスタ領域のみ
をＰ型にするためにレジストをマスクにしてイオン注入
装置を用いてＢ+イオンをドース量３×１０12cm-2，３
０ＫｅＶで注入した。しかる後、ゲート酸化膜上にポリ
シリコンをＬＰＣＶＤ法により基板温度６３０℃，圧力
０．１Torr，ＳｉＨ4ガスを原料として３３００Åの厚
さに堆積し、その全面にイオン注入装置によりＢ+イオ
ンをドーズ量３×１０15cm-2，３０ＫｅＶで注入し、こ
れにホトリソグラフィ−，エッチング工程を施すことに
よって、本発明のＰチャネル表面トランジスタのゲート
電極と従来のＮチャネルトランジスタのゲート電極とを
形成した。
Ｄ論理回路を図４（ａ）乃至（ｄ），図５（ａ）乃至
（ｄ），図６（ａ），（ｂ）と全く同様の工程を用いて
形成した。すなわち、先ず、基板として、厚さが５２５
μｍ，抵抗率が１５Ω-cm，面配向が（１００）のＰ型
単結晶シリコンウェハーを用い、この基板をパイロジェ
ニック法により温度１０００℃で６０分間酸化して、こ
の基板上に絶縁物である酸化膜を２６００Å形成した。
次に、その全面に多結晶シリコンをＬＰＣＶＤ法により
基板温度６３０℃，圧力０．１Torr，ＳｉＨ4ガスを原
料として３３００Åの厚さに成膜し、この多結晶シリコ
ン膜の全面にイオン注入装置によりＢ+イオンをドーズ
量３×１０15cm-2で注入し、しかる後、この多結晶シリ
コン膜にホトリソグラフィ−，エッチング工程を施して
裏面トランジスタ１００２のゲート電極を形成した。次
いで、Ｏ2雰囲気中で１０００℃の温度で１５０分間酸
化して、裏面トランジスタ１００２のゲート酸化膜１１
０を厚さ９００Å形成した。次に、多結晶シリコン層１
０５’をＬＰＣＶＤ法により基板温度６３０℃，圧力
０．１Torr，ＳｉＨ4ガスを原料として３３００Åの厚
さに成膜した。次いで、レーザアニールによりこの多結
晶シリコン層１０５’を単結晶化させるために、多結晶
シリコン層１０５’上に、表面保護層をＬＰＣＶＤ法に
よりＳｉＨ4ガス，Ｎ2Ｏガスを原料として７５０℃の温
度で１．５μｍの厚さに堆積した。しかる後、Ａｒレー
ザを１８Ｗのパワーで表面から照射し、一方向へ掃引す
ることにより、多結晶シリコン層１０５’を単結晶化さ
せた。次に表面保護層を除去し、ホトリソグラフィ−，
エッチング工程によって本発明のＰチャネルＭＯＳトラ
ンジスタのトランジスタ領域と従来のＮチャネルＭＯＳ
トランジスタのトランジスタ領域とを同時に形成した。
その後、Ｏ2雰囲気中で１０００℃の温度で１５０分間
酸化することにより、各々のチャネルトランジスタの上
にゲート酸化膜を９００Åの厚さに形成した。次いで、
ＮチャネルＭＯＳトランジスタのトランジスタ領域のみ
をＰ型にするためにレジストをマスクにしてイオン注入
装置を用いてＢ+イオンをドース量３×１０12cm-2，３
０ＫｅＶで注入した。しかる後、ゲート酸化膜上にポリ
シリコンをＬＰＣＶＤ法により基板温度６３０℃，圧力
０．１Torr，ＳｉＨ4ガスを原料として３３００Åの厚
さに堆積し、その全面にイオン注入装置によりＢ+イオ
ンをドーズ量３×１０15cm-2，３０ＫｅＶで注入し、こ
れにホトリソグラフィ−，エッチング工程を施すことに
よって、本発明のＰチャネル表面トランジスタのゲート
電極と従来のＮチャネルトランジスタのゲート電極とを
形成した。
【００４７】次いで、本発明のＰチャネルトランジスタ
側をレジストでマスクし、従来のＮチャネルトランジス
タのトランジスタ領域にイオン注入装置を用いてＢ+イ
オンをエネルギー８０ＫｅＶ，ドーズ量１Ｅ１６cm-2で
注入し、これにより、Ｎ型の不純物濃度が１０18cm-3以
上のＮチャネルトランジスタのソース・ドレイン部を形
成した。次に、従来のＮチャネルトランジスタ側をレジ
ストでマスクし、本発明のＰチャネルトランジスタのト
ランジスタ領域にＢ+イオンをエネルギ−３０ＫｅＶ，
ドーズ量１×１０16cm-2で注入し、これにより、Ｐ型の
不純物濃度が１０18cm-3以上のＰチャンネルトランジス
タのソース・ドレイン部を形成した。
側をレジストでマスクし、従来のＮチャネルトランジス
タのトランジスタ領域にイオン注入装置を用いてＢ+イ
オンをエネルギー８０ＫｅＶ，ドーズ量１Ｅ１６cm-2で
注入し、これにより、Ｎ型の不純物濃度が１０18cm-3以
上のＮチャネルトランジスタのソース・ドレイン部を形
成した。次に、従来のＮチャネルトランジスタ側をレジ
ストでマスクし、本発明のＰチャネルトランジスタのト
ランジスタ領域にＢ+イオンをエネルギ−３０ＫｅＶ，
ドーズ量１×１０16cm-2で注入し、これにより、Ｐ型の
不純物濃度が１０18cm-3以上のＰチャンネルトランジス
タのソース・ドレイン部を形成した。
【００４８】次いで、層間絶縁膜をＳｉＨ4，ＰＨ3，Ｏ
2の原料ガスを用い、圧力０．８Torr，温度４３０℃で
ＬＰＣＶＤ法により５０００Å成膜した。しかる後、こ
の層間絶縁膜を緻密化し、注入された不純物原子を活性
化するため、Ｎ2雰囲気中で温度９００℃で３０分間ア
ニールした。次に、コンタクトホールをホトリソグラフ
ィ−，エッチング工程により形成した後、Ａｌをスパッ
タ法により１μｍ堆積して、ホトリソグラフィ−，エッ
チングを行なって、本発明のＰチャネルＭＯＳトランジ
スタと従来のＮチャネルＭＯＳトランジスタとを接続す
るよう電極配線を形成し、図１３のＮＡＮＤ論理回路を
完成した。
2の原料ガスを用い、圧力０．８Torr，温度４３０℃で
ＬＰＣＶＤ法により５０００Å成膜した。しかる後、こ
の層間絶縁膜を緻密化し、注入された不純物原子を活性
化するため、Ｎ2雰囲気中で温度９００℃で３０分間ア
ニールした。次に、コンタクトホールをホトリソグラフ
ィ−，エッチング工程により形成した後、Ａｌをスパッ
タ法により１μｍ堆積して、ホトリソグラフィ−，エッ
チングを行なって、本発明のＰチャネルＭＯＳトランジ
スタと従来のＮチャネルＭＯＳトランジスタとを接続す
るよう電極配線を形成し、図１３のＮＡＮＤ論理回路を
完成した。
【００４９】作製したＮＡＮＤ回路を評価するため、Ｖ
DDを５Ｖ，ＶSSを０Ｖに設定し、入力Ａ，Ｂに対する出
力ＯＵＴをオシロスコープで観察した。その結果、入力
Ａ，Ｂに対する出力ＯＵＴを図１４に示すタイミングチ
ャートのように得ることができ、従来のＮＡＮＤ回路の
占有面積より小さな面積でＮＡＮＤ回路の動作が可能で
あることが確認された。
DDを５Ｖ，ＶSSを０Ｖに設定し、入力Ａ，Ｂに対する出
力ＯＵＴをオシロスコープで観察した。その結果、入力
Ａ，Ｂに対する出力ＯＵＴを図１４に示すタイミングチ
ャートのように得ることができ、従来のＮＡＮＤ回路の
占有面積より小さな面積でＮＡＮＤ回路の動作が可能で
あることが確認された。
【００５０】なお、上記応用例では、本発明のＭＯＳト
ランジスタをＰチャネルトランジスタ側に用いたが、こ
れをＮチャネルトランジスタ側に用いることもできて、
その場合はＮＯＲ論理回路に利用でき、実際、ＮＯＲ回
路の動作を確認することができた。
ランジスタをＰチャネルトランジスタ側に用いたが、こ
れをＮチャネルトランジスタ側に用いることもできて、
その場合はＮＯＲ論理回路に利用でき、実際、ＮＯＲ回
路の動作を確認することができた。
【００５１】
【発明の効果】以上に説明したように、本発明によれ
ば、１つの薄膜ＭＯＳトランジスタが表面トランジスタ
と裏面トランジスタとの２つのトランジスタを有し、２
つのトランジスタにおいてソース領域，ドレイン領域，
活性領域が共通化されており、活性領域の一方の側が表
面トランジスタのチャネルとして利用され、活性領域の
他方の側が裏面トランジスタのチャネルとして利用され
るようになっているので、活性領域の利用効率を従来に
比べて高めることができ、また、従来と比べ同じ集積度
においても、階層を減少（例えば１／２に減少）させる
ことができて、集積度をより一層高めることが可能とな
る。また、２つのトランジスタでソース領域，ドレイン
領域，活性領域が共通化されているので、２つのトラン
ジスタ間で特性のばらつきは非常に小さく、また上述の
ように、同じ集積度においても従来に比べ階層を減少さ
せることができるので、階層化したときにも単結晶シリ
コン薄膜の結晶性の劣化を従来に比べて抑えることがで
き、これにより、高集積化，高密度化が可能であるにも
かかわらず、デバイス特性の劣化を防止することができ
る。
ば、１つの薄膜ＭＯＳトランジスタが表面トランジスタ
と裏面トランジスタとの２つのトランジスタを有し、２
つのトランジスタにおいてソース領域，ドレイン領域，
活性領域が共通化されており、活性領域の一方の側が表
面トランジスタのチャネルとして利用され、活性領域の
他方の側が裏面トランジスタのチャネルとして利用され
るようになっているので、活性領域の利用効率を従来に
比べて高めることができ、また、従来と比べ同じ集積度
においても、階層を減少（例えば１／２に減少）させる
ことができて、集積度をより一層高めることが可能とな
る。また、２つのトランジスタでソース領域，ドレイン
領域，活性領域が共通化されているので、２つのトラン
ジスタ間で特性のばらつきは非常に小さく、また上述の
ように、同じ集積度においても従来に比べ階層を減少さ
せることができるので、階層化したときにも単結晶シリ
コン薄膜の結晶性の劣化を従来に比べて抑えることがで
き、これにより、高集積化，高密度化が可能であるにも
かかわらず、デバイス特性の劣化を防止することができ
る。
【図１】本発明に係る半導体装置の第１の実施例の断面
図である。
図である。
【図２】本発明に係る半導体装置の第１の実施例の上面
図である。
図である。
【図３】本発明の半導体装置の動作原理を説明するため
の図である。
の図である。
【図４】（ａ）乃至（ｄ）は図１，図２の半導体装置の
製造工程例を示す図である。
製造工程例を示す図である。
【図５】（ａ）乃至（ｄ）は図１，図２の半導体装置の
製造工程例を示す図である。
製造工程例を示す図である。
【図６】（ａ）乃至（ｂ）は図１，図２の半導体装置の
製造工程例を示す図である。
製造工程例を示す図である。
【図７】本発明に係る半導体装置の第２の実施例の断面
図である。
図である。
【図８】本発明に係る半導体装置の第２の実施例の上面
図である。
図である。
【図９】（ａ）乃至（ｅ）は図５，図６の半導体装置の
製造工程例を示す図である。
製造工程例を示す図である。
【図１０】（ａ）乃至（ｃ）は図５，図６の半導体装置
の製造工程例を示す図である。
の製造工程例を示す図である。
【図１１】本発明の半導体装置を適用したＮＡＮＤ回路
の構成例を示す図である。
の構成例を示す図である。
【図１２】図１１のＮＡＮＤ回路の論理記号を示す図で
ある。
ある。
【図１３】図１１のＮＡＮＤ回路の回路図である。
【図１４】図１１，図１３に示すＮＡＮＤ回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
１０１ 単結晶シリコンウェハー １０２ 第２のゲート電極 １０３ 絶縁膜 １０５ 活性領域 １０６ 第１のゲート絶縁膜 １０７ 第１のゲート電極 １０８ 層間絶縁膜 １０９ Ａｌ配線 １１０ 第２のゲート絶縁膜
Claims (3)
- 【請求項１】 薄膜ＭＯＳトランジスタが形成されてい
る半導体装置であって、前記薄膜ＭＯＳトランジスタ
が、表面トランジスタと裏面トランジスタとの２つのト
ランジスタを有しており、前記薄膜ＭＯＳトランジスタ
は、ソース領域と、ドレイン領域と、ソース領域とドレ
イン領域との間の活性領域と、該活性領域の一方の面上
に第１のゲート絶縁膜を介して配置された第１のゲート
電極と、活性領域の他方の面上に第２のゲート絶縁膜を
介して配置された第２のゲート電極とを備え、前記表面
トランジスタおよび前記裏面トランジスタは、ソース領
域とドレイン領域と活性領域とを共通にしており、前記
表面トランジスタのゲート電極は、前記第１のゲート電
極であって、該表面トランジスタのチャネルは、前記活
性領域の前記第１のゲート絶縁膜と接した部分に形成さ
れ、前記裏面トランジスタのゲート電極は、前記第２の
ゲート電極であって、該裏面トランジスタのチャネル
は、前記活性領域の前記第２のゲート絶縁膜と接した部
分に形成されるようになっていることを特徴とする半導
体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記ソース領域，ドレイン領域および活性領域は、シリコ
ン薄膜により形成されていることを特徴とする半導体装
置。 - 【請求項３】 請求項１記載の半導体装置において、薄
膜ＭＯＳトランジスタは、石英，セラミック等の絶縁物
基板上に、または、単結晶シリコンウェハー上の酸化膜
上に形成されており、前記第２のゲート電極は、該絶縁
物基板上に、または、単結晶シリコンウェハー上の酸化
膜上に、高融点金属、または、高濃度にドーピングされ
たポリシリコンによって形成され、前記第２のゲート絶
縁膜は、前記第２のゲート電極上に形成されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189270A JPH06169085A (ja) | 1992-09-29 | 1993-06-30 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28383392 | 1992-09-29 | ||
| JP4-283833 | 1992-09-29 | ||
| JP5189270A JPH06169085A (ja) | 1992-09-29 | 1993-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169085A true JPH06169085A (ja) | 1994-06-14 |
Family
ID=26505383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5189270A Pending JPH06169085A (ja) | 1992-09-29 | 1993-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612375B2 (en) | 2002-04-24 | 2009-11-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
-
1993
- 1993-06-30 JP JP5189270A patent/JPH06169085A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612375B2 (en) | 2002-04-24 | 2009-11-03 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
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