JPH0466108B2 - - Google Patents
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- JPH0466108B2 JPH0466108B2 JP27636384A JP27636384A JPH0466108B2 JP H0466108 B2 JPH0466108 B2 JP H0466108B2 JP 27636384 A JP27636384 A JP 27636384A JP 27636384 A JP27636384 A JP 27636384A JP H0466108 B2 JPH0466108 B2 JP H0466108B2
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- Japan
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- poly
- film
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- silicon
- transistor
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- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３次元集積回路等に能動素子として利
用される多結晶絶縁ゲート電界効果トランジスタ
の構造および製造方法に関するものである。
用される多結晶絶縁ゲート電界効果トランジスタ
の構造および製造方法に関するものである。
集積回路は通常、単結晶半導体基板の表面に各
種の素子を２次元的に配置して形成されるが、近
年、より高密度の集積を実現する方法として３次
元配置が考えられている。その場合、第２層目以
上の素子形成層は多結晶シリコン（以下、ポリ
Si）層或いはアモルフアスシリコン層を単結晶化
したものを利用することが考えられているが、ポ
リSiのままでトランジスタ等の素子を形成するこ
とが出来れば、工程数が減少するばかりでなく、
単結晶化のための熱処理による既成素子の損傷も
避けられるといつた利点が生ずる。
種の素子を２次元的に配置して形成されるが、近
年、より高密度の集積を実現する方法として３次
元配置が考えられている。その場合、第２層目以
上の素子形成層は多結晶シリコン（以下、ポリ
Si）層或いはアモルフアスシリコン層を単結晶化
したものを利用することが考えられているが、ポ
リSiのままでトランジスタ等の素子を形成するこ
とが出来れば、工程数が減少するばかりでなく、
単結晶化のための熱処理による既成素子の損傷も
避けられるといつた利点が生ずる。
ポリSi層に形成した場合に実用可能な特性を得
る見込のある能動素子としては、絶縁ゲート電界
効果トランジスタが殆ど唯一のものであるが、斯
種素子にも良好なゲート絶縁膜の形成や、ソー
ス、ドレイン間のリーク抑止等、解決すべき問題
が多く残されている。なお、以下の本明細書では
ポリSi層に形成した絶縁ゲート電界効果トランジ
スタをポリSiトランジスタと称する。
る見込のある能動素子としては、絶縁ゲート電界
効果トランジスタが殆ど唯一のものであるが、斯
種素子にも良好なゲート絶縁膜の形成や、ソー
ス、ドレイン間のリーク抑止等、解決すべき問題
が多く残されている。なお、以下の本明細書では
ポリSi層に形成した絶縁ゲート電界効果トランジ
スタをポリSiトランジスタと称する。
従来提案されているポリSiトランジスタの構造
は、通常のMOSトランジスタの単結晶シリコン
領域をポリSiで代替したものである。従つてその
形成に於いては、ゲート絶縁膜はポリSi層の表面
を熱酸化して形成し、ソース／ドレイン領域は反
対導電型の不純物を拡散して形成することが行わ
れる。
は、通常のMOSトランジスタの単結晶シリコン
領域をポリSiで代替したものである。従つてその
形成に於いては、ゲート絶縁膜はポリSi層の表面
を熱酸化して形成し、ソース／ドレイン領域は反
対導電型の不純物を拡散して形成することが行わ
れる。
ポリSiを熱酸化して得たSiO2皮膜は、単結晶
シリコンを熱酸化したものと異なつてリークが多
く、ゲート絶縁膜の通常の膜厚である数百Å程度
の厚みでは絶縁耐圧が低くて実用に耐えるものに
はならない。
シリコンを熱酸化したものと異なつてリークが多
く、ゲート絶縁膜の通常の膜厚である数百Å程度
の厚みでは絶縁耐圧が低くて実用に耐えるものに
はならない。
ソース／ドレイン領域の形成に熱拡散を利用し
たのでは、結晶粒界を通じての拡散が優先するの
で、微細な数値で拡散距離を制御することが不可
能である。これはイオン注入後のアニールでも同
じ事情にあり、トランジスタの寸法を縮小する上
で大きな障害となつている。
たのでは、結晶粒界を通じての拡散が優先するの
で、微細な数値で拡散距離を制御することが不可
能である。これはイオン注入後のアニールでも同
じ事情にあり、トランジスタの寸法を縮小する上
で大きな障害となつている。
上記問題点は、基板上に形成された多結晶シリ
コン層の表面にシリコン窒化膜を形成する工程
と、該シリコン窒化膜を酸化してシリコン酸化膜
とする工程と、該シリコン酸化膜をゲート絶縁膜
として絶縁ゲート電界効果トランジスタを形成す
ることを特徴とする本発明の構成により解決され
る。
コン層の表面にシリコン窒化膜を形成する工程
と、該シリコン窒化膜を酸化してシリコン酸化膜
とする工程と、該シリコン酸化膜をゲート絶縁膜
として絶縁ゲート電界効果トランジスタを形成す
ることを特徴とする本発明の構成により解決され
る。
本発明に於いては、ゲート絶縁膜にリークが無
く、ソース／ドレインが極めて浅く形成されるこ
とから、特性の優れた微細なポリSiトランジスタ
が実現する。
く、ソース／ドレインが極めて浅く形成されるこ
とから、特性の優れた微細なポリSiトランジスタ
が実現する。
第１図は本発明の第１の実施例の工程を示す断
面図で、以下、該図面を参照しながら本実施例を
説明する。
面図で、以下、該図面を参照しながら本実施例を
説明する。
先ず、基板１の上に約4000Åの厚さにｐ型不純
物を含むポリSi層２を堆積する。基板の表面は単
結晶シリコンであつてもよいし、形成された各種
の素子を被覆する絶縁皮膜であつてもよい。ポリ
Siの堆積には化学気相成長法（CVD法）或いは
スパツタリング等種々の方法が利用出来る。不純
物濃度は形成せんとするトランジスタの特性に応
じて適宜選択されるが、例えばシート抵抗で
100Ω／□である。
物を含むポリSi層２を堆積する。基板の表面は単
結晶シリコンであつてもよいし、形成された各種
の素子を被覆する絶縁皮膜であつてもよい。ポリ
Siの堆積には化学気相成長法（CVD法）或いは
スパツタリング等種々の方法が利用出来る。不純
物濃度は形成せんとするトランジスタの特性に応
じて適宜選択されるが、例えばシート抵抗で
100Ω／□である。
ポリSi層上に通常のCVD法或いはプラズマ
CVD法によつて500ÅのSiNX膜３を被着する。
ａ図には此の状態が示されている。
CVD法によつて500ÅのSiNX膜３を被着する。
ａ図には此の状態が示されている。
次いで、該SiNX膜を熱酸化してSiO2皮膜４に
変換し、ポリSiゲート電極５を形成する。（ｂ
図）。
変換し、ポリSiゲート電極５を形成する。（ｂ
図）。
全面をSiO2膜６で被覆し、ソース／ドレイン
領域に窓を開け、６弗化タングステンとシリコン
の反応によつて多結晶シリコン表面にタングステ
ン原子を析出させる。この反応は次のようなもの
である。
領域に窓を開け、６弗化タングステンとシリコン
の反応によつて多結晶シリコン表面にタングステ
ン原子を析出させる。この反応は次のようなもの
である。
WF6＋Si→Ｗ＋SiF4
これにより窓の領域のみにタングステン層を選
択的に形成することができる。ここで析出したタ
ングステン原子層はポリSi表面との間にオーミツ
ク或いは弱い整流性の接触を形成する。厚さは
1000Å或いはそれ以上が必要であるが、上記反応
による堆積は初めだけとし、後は WF6＋3H2→Ｗ＋6HF なる反応によつて、より速やかな堆積を進行させ
てもよい（Ｃ図）。
択的に形成することができる。ここで析出したタ
ングステン原子層はポリSi表面との間にオーミツ
ク或いは弱い整流性の接触を形成する。厚さは
1000Å或いはそれ以上が必要であるが、上記反応
による堆積は初めだけとし、後は WF6＋3H2→Ｗ＋6HF なる反応によつて、より速やかな堆積を進行させ
てもよい（Ｃ図）。
本実施例ではこのあとｄ図に示す如く、Asの
イオン注入を行つてタングステン層の下にソー
ス／ドレイン領域８を形成する（ｅ図）。この時
の加速電圧はごく低いものとし、Asイオンの分
布中心がポリSi層とタングステン層の界面近傍に
なるように設定する。
イオン注入を行つてタングステン層の下にソー
ス／ドレイン領域８を形成する（ｅ図）。この時
の加速電圧はごく低いものとし、Asイオンの分
布中心がポリSi層とタングステン層の界面近傍に
なるように設定する。
最後にソース、ドレインの接続配線９を形成し
て、ポリSiトランジスタの形成工程が終了する。
この配線導体は上記の如きWF6の還元によるＷ
であつてもよく、Ti、A1等であつても良い。
て、ポリSiトランジスタの形成工程が終了する。
この配線導体は上記の如きWF6の還元によるＷ
であつてもよく、Ti、A1等であつても良い。
本発明のポリSiトランジスタでは、不純物の熱
拡散が僅かしか行われないので、ソース、ドレイ
ン間の距離を小とすることが可能であり、ゲート
絶縁膜の耐圧が優れているので、素子の特性が良
好である。
拡散が僅かしか行われないので、ソース、ドレイ
ン間の距離を小とすることが可能であり、ゲート
絶縁膜の耐圧が優れているので、素子の特性が良
好である。
第１図は第１の実施例の製造工程を示す断面図
であつて、図に於いて １は基板、２はポリSi層、３はSiNX膜、４は
SiO2ゲート絶縁膜、５はゲート電極、６はSiO2
膜、７はタングステン層、８はソース／ドレイン
領域、９は配線導体である。
であつて、図に於いて １は基板、２はポリSi層、３はSiNX膜、４は
SiO2ゲート絶縁膜、５はゲート電極、６はSiO2
膜、７はタングステン層、８はソース／ドレイン
領域、９は配線導体である。
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成された多結晶シリコン層の表面
にシリコン窒化膜を形成する工程と、 該シリコン窒化膜を酸化してシリコン酸化膜と
する工程と、 該シリコン酸化膜をゲート絶縁膜として絶縁ゲ
ート電界効果トランジスタを形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636384A JPS61156885A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636384A JPS61156885A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156885A JPS61156885A (ja) | 1986-07-16 |
| JPH0466108B2 true JPH0466108B2 (ja) | 1992-10-22 |
Family
ID=17568381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27636384A Granted JPS61156885A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156885A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691108B2 (ja) * | 1988-03-22 | 1994-11-14 | インタ‐ナシヨナル・ビジネス・マシ‐ンズ・コ‐ポレ‐シヨン | 薄膜電界効果トランジスタの製造方法 |
| JP3036747B2 (ja) * | 1988-09-21 | 2000-04-24 | 日本電気株式会社 | 固体撮像素子の製造方法 |
| JP3277548B2 (ja) * | 1991-05-08 | 2002-04-22 | セイコーエプソン株式会社 | ディスプレイ基板 |
-
1984
- 1984-12-28 JP JP27636384A patent/JPS61156885A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156885A (ja) | 1986-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |