JPH0284716A - 半導体素子とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁膜上に電気的に分離独立して形成され得
る、多結晶シリコンを用いたＳｏｌ構造を有する半導体
素子に関するものである。

〔従来技術とその問題点〕

３次元集積化を実現する１つの手段として、現在、ＳＯ
ｔ構造（Ｓｉｌｉｃｏｎ　ｏｎ　１ｎｓｕｌａｔｏｒ）
を有する半導体装置の利用が提案されている。このＳＯ
■構造に関する技術は、絶縁膜上に、 ■　単結晶シリコン膜を形成するもの、■　多結晶シリ
コン膜を形成するもの、■　非晶質シリコン膜を形成す
るもの、の３つの技術に分類することができる。

上記の各技術に関し、単結晶シリコン膜を形成するもの
は、半導体素子の特性としては良いものを作ることがで
きる反面、製造工程が複雑となり、コストアップを招く
という不具合がある。非晶質シリコン膜を形成するもの
は、製造工程が単純である反面、得られる半導体素子の
特性が良くないという不具合を有する。これらの技術に
対して、多結晶シリコン膜を形成するものは、前記両技
術の中間的な位置にあり、その結果製造工程が単純であ
ると同時に素子特性も非晶質シリコン膜によるものに比
較して良いものとなる。

しかし、製造される半導体素子について、その制御性や
動作感度を高いものにするためには、多結晶シリコン膜
それ自体の電気的特性を改善し、これを高いものにする
必要がある。特に、多結晶シリコンＭＯＳトランジスタ
は単結晶シリコンＭＯＳトランジスタと比較して、結晶
粒界のポテンシャルバリヤが主たる原因となってキャリ
アの移動が妨げられるため、キャリア移動度が小さくな
るという不具合を有している。実際的に述べると、多結
晶シリコンを用いて形成された通常の膜厚（約２０００
〜４０００人）のトランジスタのキャリア移動度は、水
素処理等による不対電子数低減等の方法を用いてもせい
ぜい１０ｃＪ／Ｖ・Ｓ程度にしかならない。従って、従
来の多結晶シリコン半導体素子では、キャリア移動度の
向上が図られる必要がある。

本発明の目的は、多結晶シリコン層を活性領域として利
用する半導体素子において、キャリア移動度等の電気的
特性を改善し、素子性能及び集積化能力を向上すること
のできる半導体素子を提供することになる。

〔問題点を解決するための手段〕

本発明に係る半導体素子は、絶縁層上に多結晶シリコン
層をその厚みが０．５μｍ以上になるように堆積させて
形成し、当該多結晶シリコン層における０、５μｍ以上
の厚みを有する堆積部分を当該半導体素子の活性領域と
して用いるように構成される。

さらに本発明の半導体素子の製造方法は、絶縁体上に多
結晶シリコン層を０．５μｍ以上成膜し、この多結晶シ
リコン層の表１面にキャップ酸化層を形成した後、高温
熱処理を行い、キャップ酸化層の除去を行うという技術
的手段を採用する。

（作用） 前記構成を有する本発明では、前記多結晶シリコン層の
０．５μｍ以上の厚みを有する堆積部分の＜１１０＞結
晶軸が膜表面に対して垂直に高度に配向されるため、多
結晶シリコン層上に半導体素子を形成すると、素子自体
の電気的特性が向上し、同一面積内により多くの素子を
形成でき、高度な制御を行うことが可能となる。

また、本発明の製造方法を採用することにより多結晶シ
リコン層の堆積部分の＜１１０＞結晶軸が膜表面に対し
て垂直に高度に配向されるばかりでなく、高温熱処理を
行うため、この多結晶シリコン層の堆積部分を大粒径化
させることができる。

そのため、電気特性が良好であり、同一面積内により多
くの素子が形成可能な半導体素子を得ることができる。

〔実施例］ 以下に本発明の第１実施例を第１図乃至第３図の図面に
基づいて説明する。

第１図は本発明をＮ形チャネルのＭＯＳトランジスタに
適用した実施例を示し、第２図は多結晶シリコン層の堆
積過程を示す。第１図において、■は単結晶シリコンに
よる基板であり、２は熱酸化によって形成された絶縁性
を有する酸化膜ＳｉＯ２である。３は、酸化膜２上にお
いて、減圧ＣＶＤ法により６１０℃の温度で厚さ１．５
μｍに成膜された多結晶シリコン層である。この多結晶
シリコン層３は、図示されるようにその堆積過程に応じ
た２つの層３ａ、３ｂから成る。３ａは堆積初期におけ
る微細でかつランダム配向の多結晶シリコン層であり、
一方３ｂは、膜厚として０．５μｍ以上の堆積が生じた
場合に形成される、膜表面にほぼ垂直に＜１１０＞軸配
向された柱状構造を有する多結晶シリコン層である。多
結晶シリコン層３ｂ内の、３ｂ−１及び３ｂ−３はそれ
ぞれドレイン、ソースとなるＮ９領域であり、３ｂ−２
はＰ−形チャネル領域である。更に、第１図中、４はゲ
ート絶縁膜、５はゲート、６は眉間絶縁膜、７はゲート
電極、８はソース電極、９はドレイン電極である。

上記チャネル領域３ｂ−２は、トランジスタがオン動作
を行ったときに、反転層が°形成されることによりソー
ス領域３ｂ−３とドレイン領域３ｂ−１とを接続し、キ
ャリアを通過させる径路となる部分で、活性領域である
。従って、この活性領域（チャネル領域３　ｂ−２）に
おいては、結晶性が良いこと、すなわち結晶粒界が少な
く、さらに１つの結晶の中での内部欠陥が少ないことが
要求される。

第２図によって多結晶シリコン層３の堆積過程を詳述す
る。堆積が開始される初期状態においては、微細な結晶
の核がランダムな配向状態で形成される（第２図（Ａ）
）。この場合において、多結晶シリコン層３の膜厚は０
．５μｍより小さい。

堆積を継続すると、ランダムな配向の結晶のうち膜表面
に垂直に＜１１０＞軸配向された結晶が優先的に成長す
る。このため、それ以外の軸配向の結晶粒子はその成長
を妨げられる（第２図（Ｂ））。

更に堆積が継続され、多結晶シリコン層３の膜厚が所定
の厚み（０，５μｍ）以上になると、多結晶シリコン層
３の膜表面の近傍部分は＜１１０＞軸配向された結晶の
みとなる。この場合において、膜表面近傍の各結晶はほ
とんど膜表面に垂直に成長するため、縦断面で見ると、
各結晶は柱状になるよう形成される（第２図（Ｃ））。

第３図は多結晶シリコン層の膜質を表す電子スピン密度
とその膜厚との関係を示す。電子スピンは結晶粒界や結
晶欠陥部に局在するため、電子スピンが多いこと、すな
わち電子スピン密度が高いことは欠陥が多く、膜質が悪
いことを意味する。

第３図によれば、多結晶シリコン層においては、膜厚が
０．５μｍより小さいときには電子スピン密度は高くな
り膜質が悪くなるが、膜厚が０．５μｍ以上になると電
子スピン密度は低くなって一定下限値で飽和した状態に
なり、膜質が良（なる特性を有する。この特性によれば
、一般に多結晶シリコン層においてはその膜厚を０．５
μｍ以上にすれば結晶性の良好な領域を膜表面の近傍部
分に形成できることになる。

そこで、前記多結晶シリコン層３では、前述した通りそ
の膜厚が０．５μｍ以上になるように堆積を行っており
、その結果、０．５μｍ以上の厚みを有する堆積部分を
用いた、ゲート絶縁膜４との界面近傍の領域、すなわち
活性領域は結晶性が良くなっている。

第４図は、第１実施例によって得られた１、　　５μｍ
の多結晶シリコンを堆積した直後の断面透過電子顕微鏡
（ＴＥＭ）写真である。第４図では、Ｓｉよりなる基板
上に５ｉＯｚを介して多結晶シリコンが堆積されている
。さらに本発明者らは、この多結晶シリコンの下層部お
よび上層部の結晶配列の１μｍΦの制限視野回折像より
、多結晶シリコン膜の下層部ではリング状のランダム配
向となっており、多結晶シリコンの上層部では単結晶シ
リコンに対応するスポットパターンを１１１　Ｌ’２し
た。

次に、第２実施例について説明する。まず、第２実施例
の半導体素子であるＭＯ３Ｉ−ランジスタを以下のよう
に製造した。

すなわち、第２実施例のＭＯＳトランジスタは、始めに
絶縁体を減圧反応炉中に設け、この減圧反応炉で６００
〜６５０℃のシランを熱分解させることによって多結晶
シリコンを１．５μｍ堆積させた。次に多結晶シリコン
が堆積された絶縁体を酸素雰囲気中において１０５０℃
以下で熱処理を行うことによって多結晶シリコン膜上に
キャップ酸化層を形成し、その後に、窒素雰囲気中、約
１１００℃で１時間の熱処理を行った。ここで、先にキ
ャップ酸化後を形成した後に熱処理を行ったのは、もし
このキッヤブ酸化層を設けず、多結晶シリコン表面が露
出したまま熱処理を行うと、多結晶シリコンが部分的に
飛散してしまうためである。

さらにこのキャップ酸化層の最小膜厚は５００Å以上が
好ましい。その後、キャップ酸化層を工・ンチングによ
って除去し、露出した多結晶シリコン層の表面近傍をチ
ャネル領域としてＭＯＳトランジスタを形成した。

第２実施例では、多結晶シリコンの熱処理を行うことに
より、第２図の表面近傍の多結晶シリコン層３ｂに存在
する双晶等の内部欠陥を消滅させ、結晶粒をさらに大き
くさせることができた。

これは３次元のランダム度から面内のみの２次元のラン
ダム度に低減しているために粒界の界面エネルギー密度
が低くなり、これにともなって融合時の活性化エネルギ
ーも低減するためと考えられる。

一方、膜の下部の多結晶シリコン３ａでは熱処理前での
粒径も小さく３次元ランダム度を有しているために内部
欠陥は消滅するものの結晶成長は膜上部３ｂに比べて遅
いものになる。

第５図（ａ）は膜厚１．５μｍ堆積された多結晶シリコ
ン層の堆積直後の表面ＴＥＭ写真であり、第５図（ｂ）
は第５図（ａ）に示した多結晶シリコンを１０５０℃で
５００人のキャップ酸化後１２００　’Ｃで１時間窒素
雰囲気中で熱処理した後の表面ＴＥＭ写真である。第５
図（ａ）において多結晶シリコン層の表面結晶粒径は２
０００人から３０００人となり、結晶の内部には双晶等
の内部欠陥が多数存在している。第５図ｃｂ＞において
多結晶シリコン層の表面結晶粒径は１μｍから２μｍと
飛躍的に大きくなり、内部欠陥も大幅に低減している。

以上のように、本発明である多結晶シリコン層の厚みを
０．５μｍ以上とし、さらに高温熱処理を行うことによ
って多結晶シリコン層の表面の大粒径化を達成すること
ができ、デバイス特性を向上させることができた。

第６図は、膜厚１．５μｍ多結晶シリコンのスピン密度
と熱処理条件の関係を示す。熱処理温度を１１００℃以
上とするとスピン密度は短時間内に急激に低下している
。熱処理時間は３０分程度で飽和している。このため熱
処理条件としては温度１０００℃以上、１５分以上で、
好ましくは１１００℃以上、３０分以上が好ましい。本
実施例では、多結晶シリコン層を窒素雰囲気中にて熱処
理を行ったが、熱処理時は窒素雰囲気中に限らず不活性
雰囲気であればよい。また、熱処理温度としては本実施
例では１２００　’Ｃまでしか行っていないが、高温に
なるほどスピン密度が低減することは容易に予想される
。しかしながら、シリコンの融点以上となると融解再結
晶によってストレス増加が予想されるために最大熱処理
温度は１４００℃が好ましい。

前記実施例では、本発明に係る多結晶シリコン層をＮ形
チャネルＭＯＳトランジスタに適用した例を説明したが
、Ｐ形チャネルＭＯ３）ランジスタに対しても同様に本
発明を適用することができる。

さらに多結晶シリコンダイオードに対しても結晶欠陥の
低減による特性の向上及びバラツキの低減効果のあるこ
とから本発明を適用することができる。さらに、下地の
絶縁体としては、シリコンを熱酸化した熱酸化５ｉＯｚ
を用いたが、絶縁性を有し、高温熱処理に耐えられる材
料（例えばガラス基板等）ならば適用可能である。

〔発明の効果〕

以上の説明で明らかなように本発明によれば、多結晶シ
リコン膜を活性領域に用いる半導体素子において、多結
晶シリコン膜の厚みが０．５μｍ以上になるように堆積
を行い、厚みが０．５μｍ以上である堆積部分を活性領
域に用いるようにしたため、キャリア移動度等の電気的
特性を向上することができ、以て半導体素子の性能を向
上すると共に、素子単体の占有面積を小さくすることが
できることにより同−面積内により多くの素子を形成す
ることができ、高度な制御を行うことができる。

さらに本発明の半導体素子の製造方法によれば、多結晶
シリコンを０．５μｍ以上堆積させるばかりでなく、多
結晶シリコンの堆積後に高温熱処理することで、結晶粒
径の増大、内部欠陥の減少により電気特性が良好な半導
体素子を得ることができる。

第４図は、第１実施例における多結晶シリコン層の結晶
構造を示す断面透過電子顕微鏡（ＴＥＭ）写真、 第５図（ａ）は、本発明の多結晶シリコン層の堆積直後
の結晶構造を示す表面ＴＥＭ写真、第５図（ｂ）は本発
明の多結晶シリコン層の高温熱処理後の結晶構造を示す
表面ＴＥＭ写真、第６図は、熱処理時間と、スピン密度
との関係を示す特性図である。

１・・・単結晶シリコン基板、２・・・酸化膜、３・・
・多結晶シリコン層、４・・・ゲート絶縁膜、５・・・
ゲート。

６・・・層間絶縁膜。

【図面の簡単な説明】

第１図は本発明の実施例を示す多結晶シリコンＭＯ３）
ランジスクの要部縦断面図、 第２図は多結晶シリコン層堆積時の結晶配向過程を説明
するための多結晶シリコン層断面図、第３図は多結晶シ
リコン層の膜厚と電子スピン密度との関係を示す特性図
、

Claims (6)

【特許請求の範囲】
1. （１）絶縁層上に堆積された多結晶シリコン層を活性領
   域に用いる半導体素子において、前記多結晶シリコン層
   の厚みを０．５μｍ以上とし、前記多結晶シリコン層に
   おける該０．５μｍ以上の厚みを有する堆積部分を前記
   活性領域として用いたことを特徴とする半導体素子。
2. （２）前記活性領域は温度１０００℃〜１４００℃以上
   でかつ１５分以上の熱処理を施されていることを特徴と
   する特許請求の範囲第１項記載の半導体素子。
3. （３）絶縁体上に堆積された多結晶シリコン層を活性領
   域に用いる半導体素子において、 前記多結晶シリコン層を０．５μｍ以上成膜する第１工
   程と、 前記多結晶シリコン層の表面にキャップ酸化層を形成し
   、その後不活性雰囲気において高温熱処理する第２工程
   と、 前記キャップ酸化層を除去し、露出した前記多結晶シリ
   コン層の表面近傍をチャネル領域とする第３工程とを含
   むことを特徴とする半導体素子の製造方法。
4. （４）前記多結晶シリコン層は成膜直後において結晶軸
   が膜面に垂直配向性を有する膜厚であることを特徴とす
   る特許請求の範囲第３項記載の半導体素子の製造方法。
5. （５）前記キャップ酸化層の膜厚は５００Å以上である
   ことを特徴とする特許請求の範囲第３項記載の半導体素
   子の製造方法。
6. （６）前記高温熱処理は１０００℃〜１４００℃、１５
   分以上であることを特徴とする特許請求の範囲第３項記
   載の半導体素子の製造方法。