JP2560716B2 - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体素子及びその製造方法に関し、特に多
結晶シリコンを利用したSOI構造を有する半導体素子及
びその製造方法の改良に関するものである。
［従来の技術］ 多結晶シリコンを利用した半導体素子ではSOI構造（s
ilicon on insulator）が可能となり、近年、半導体装
置の３次元集積化を実現する有力な方法であると考えら
れている。すなわち、シリコンウエハを熱酸化して絶縁
層である酸化膜SiO2上に多結晶シリコンを析出し、この
多結晶シリコンをレーザアニール等によつて熱処理して
結晶化を進行させることにより、SiO2上の多結晶シリコ
ン層にMOSトランジスタのような半導体素子を形成し、
これにより３次元集積化を可能にするものである。
［発明が解決しようとする問題点］ ところが、上記多結晶シリコンを用いた半導体素子で
は、多結晶の状態のままの部分が存在するため、結晶粒
界が多く存在することになり、キヤリア移動度等の電気
的特性が低下するという不具合を生じる。この不具合を
解消するためには、原因となる粒界を低減すればよく、
この粒界を低減するためには結晶粒の径を大径化すれば
よい。しかしながら、不純物が添加されていない多結晶
シリコンの場合には、単純な熱処理はほとんど結晶が成
長せず、このため結晶粒径を大きくすることができな
い。一方、多結晶シリコンに不純物を添加した場合には
結晶粒径を大径化することができるが、この場合大径化
を図るために不純物が高濃度に添加される必要がある。
従つて、かかる方法によつて多結晶シリコンにおいてた
とえ粒界が低減されたとしても、その中に高濃度の不純
物が含まれることになるので、この多結晶シリコン部分
を半導体素子の活性領域（電流通路領域）に適用するこ
とは困難である。
また通常用いられている多結晶シリコンによる膜（こ
の場合の膜厚は5000Å以下）においては、結晶粒径が小
さく、このため多くの結晶粒界が存在し、更に各結晶の
結晶軸がランダムに配向されているので半導体素子の性
能を十分に向上させることができないという問題をも有
する。
本発明の目的は、多結晶シリコン膜の結晶性と膜表面
の面粗度を良好なものとし、かかる良好な性質を備える
多結晶シリコン膜を半導体素子の活性領域に用いること
によつて、当該半導体素子の電気的特性を向上すると共
にパターニング時のマスク合せ精度を向上するようにし
た半導体素子と、かかる半導体素子を確実、容易、且つ
安価に製造する製造方法とを提供することにある。
［問題点を解決するための手段］ 本発明に係る半導体素子は、多結晶シリコンを用いた
SOI構造を有する半導体素子であつて、絶縁層上に所定
の厚みで形成された多結晶シリコン層と、この多結晶シ
リコン層上に別の非晶質シリコン層を堆積させて成る固
相成長層とを備え、この固相成長層を前記SOI構造の半
導体素子の活性領域に用いるように構成される。
また、本発明に係る半導体素子の製造方法は、絶縁層
上に多結晶シリコン層を形成するステツプと、その後、
この多結晶シリコン層の上に非晶質シリコン層を堆積し
た後この非晶質シリコン層に対してイオン打ち込みを行
い且つ低温熱処理を行うことにより固相成長層を形成す
るステップと、この固相成長層上に半導体素子を作るス
テツプとから構成される。
［作用］ 前述した本発明の半導体素子及びその製造方法によれ
ば、所定の厚さ以上の多結晶シリコン層の表面の近傍の
結晶は層表面に垂直の方向に配向し、結晶粒径が大きく
なる。このとき層表面における結晶粒の粗度は、多結晶
シリコン層の層の厚さの増加とともに増大する。そこ
で、前記多結晶シリコン層上に非晶質シリコンを堆積す
ると、該非晶質シリコンは、多結晶シリコン層の層表面
の結晶粒の配向方向に関係なく無方向的に堆積する。こ
のため非晶質シリコン層の表面は多結晶シリコン層の表
面と比較して粗度は減少する。次に、この非晶質シリコ
ン層を固相成長させることにより、下地の多結晶シリコ
ン層の結晶性を継承した固相成長層を形成する。また、
この固相成長層を形成する際に非晶質シリコン層に対し
イオン打込みを行い、且つ、これを低温で長時間熱処理
して固相成長させることにより、下地の多結晶シリコン
層の結晶性を継承した固相成長層を容易に形成できる。
この固相成長層を例えばトランジスタの活性領域として
用いれば、結晶性が良く且つ面粗度が小さいため固相成
長層とゲート絶縁膜との界面での電子の散乱が少なくな
り、このため電気的特性を向上させることができる。ま
た、このように形成された半導体素子では下地絶縁層に
より互いに電気的に完全に分離されるため、従来、シリ
コン基板内にＰチヤネル及びＮチヤネルのトランジスタ
を形成していたときに問題となつていたラツチアツプ現
象を解消することができる。
［実施例］ 以下に本発明の実施例を添付図面に基づいて説明す
る。
第１図は本発明の第１実施例に係る半導体素子の内部
構造を示し、第２図は下地の多結晶シリコン膜の堆積過
程を示す。
第１図は本発明をSOI構造を有するＮチヤネル多結晶
シリコントランジスタに適用した実施例を示し、この図
において、１は単結晶シリコンによる基板、２は単結晶
シリコン基板１を熱酸化することにより形成された絶縁
性の酸化膜SiO2である。この酸化膜２上に形成された全
体３はＮ形伝導チヤネルを備える多結晶シリコントラン
ジスタを構成している。
上記トンランジスタ３において、４は、減圧CVD法に
よつて温度610℃で約0.5〜1.5μｍ程度の膜厚で堆積し
た、下地の多結晶シリコン膜である。また多結晶シリコ
ン膜４の上面近傍部分の５は、多結晶シリコン膜４の膜
表面4dをArスパツタ等で清浄化した後、当該表面上にプ
ラズマCVD法等により非晶質シリコン層を堆積し、その
後この非晶質シリコン層を固相成長させたシリコン固相
成長層であり、その厚みは約2000Åである。更に、６は
ゲート絶縁間、７は多結晶シリコンゲート、８は層間絶
縁膜、９はゲート電極、10はソース電極、11はドレイン
電極、12は保護膜である。
上記多結晶シリコン膜４において、ソース領域及びド
レイン領域はそれぞれＮ形不純物をドーピングしてN+領
域になつており、チヤネル領域はＰ形不純物をドーピン
グしてP-領域になつている。このようにして、Ｎ形伝導
チヤネルを有する多結晶シリコントランジスタ３が形成
される。
以下に上記半導体素子の製造方法を詳述する。
先ず、第２図の（Ａ）、（Ｂ）、（Ｃ）によつて多結
晶シリコン膜４の結晶の成長過程を説明する。酸化膜２
上に堆積し始めた初期の多結晶シリコン膜4aは結晶粒径
が小さく且つ各結晶の結晶軸の配向もランダムな状態と
なつている（第２図（Ａ））。更に堆積が継続される
と、多結晶シリコン膜4bの表面に垂直に〈110〉軸が配
向された結晶粒が選択されて成長するようになり、それ
以外の軸配向の結晶粒は当該〈110〉配向の結晶粒によ
つてその成長が抑制される（第２図（Ｂ））。このた
め、或る一定膜厚（約0.5μｍ）以上の多結晶シリコン
膜4cにおいては、理論上膜表面に垂直に〈110〉配向さ
れた結晶粒のみが存在し、このため結晶粒径が大きくな
り、結晶性が良くなる（第２図（Ｃ））。しかし、厳密
に述べると、実際上、シリコン膜4cの表面に対して完全
に垂直な結晶軸を有する結晶粒のみが生き残るのではな
く、垂直な方向に対して或る角度以内に存在する〈11
0〉軸を有する結晶粒が生き残る。
ところで、多結晶シリコン膜４の膜表面4dでは、各結
晶のシリコン原子はそれぞれ所定の結晶面に沿つて配列
しながら成長する。そのために、隣同士の結晶において
同じ膜表面を形成しながら角度を生じ膜表面に凹凸を形
成することになる。また、一つの結晶における結晶面に
おいても等価な面が複数個存在するので、多結晶シリコ
ン膜４の膜表面4dの状態は複数のピラミツドが乱立した
状態と考えられ、図示されるように凹凸が生じている
（第２図（Ｃ））。膜方面4d上の凹凸によつて定まる表
面の粗度は、ピラミツドの頂点と底部との高低の差によ
つて決まる。従つて、結晶粒が小さいときには粗度は低
いが、互いに淘汰しながら成長した粒径が大きい結晶粒
の場合には、前記ピラミツドが大きくなるため凹凸が大
きくなり、膜表面の粗度は大きくなる。このような多結
晶シリコン膜４の膜表面の粗度の増加は、トランジスタ
等を製造する際に、膜表面で乱反射が発生するのでマス
ク寸法精度の低下を招来するという不具合を提起する。
また、キヤリアがＮ形伝導チヤネル部分を移動する時に
おいて上部のゲート絶縁膜との界面で散乱が大きく生じ
るので、多結晶シリコントランジスタのキヤリア移動度
を低下させる原因ともなる。
従つて、上記不具合を解消するために多結晶シリコン
膜４の膜表面4dの平坦化が必要となるが、本実施例では
前述の如く膜表面4d上に別の非晶質シリコン層を堆積す
ることによりかかる平坦化を実現している。
次に第３図、第４図、第５図に基づき多結晶シリコン
膜４の膜面の平坦化の方法について詳しく説明する。
第３図において、４は前記多結晶シリコン膜、５′
は、固相成長層５になる以前の段階の、多結晶シリコン
膜の凹凸形状の膜表面4dに堆積された非晶質シリコン層
である。非晶質シリコンは結晶シリコンと異なり、その
周期性を有しない。従つて、下地の多結晶シリコン膜４
の有する結晶性と関係なく無方向的に堆積させることが
できる。今、多結晶シリコン膜４の面の凹凸の高低差を
l1とし、非晶質シリコン層５′の表面の凹凸の高低差を
l2として、両者の凹凸状態を比較する。計算を簡単化す
るために、非晶質シリコン層５′の厚みをｔ、多結晶シ
リコン膜４の膜表面4dの凹凸の斜面の傾斜角度を図中水
平面に対してθとし、更に非晶質シリコンは頂点Ａを中
心にして同心円状に堆積するものと仮定する。このよう
な設定で、l2を求めると、l2は次式のように与えられ
る。
（１）式を用いてl1とl2の大小比較を行う。l1とl2の
差を求めると、 の式が得られる。ここで、ｔ＞０であり、０＜θ＜90゜
でありから０＜cos θ＜１である。従つてl1−l2＞０と
なり、l1＞l2の結晶が得られる。すなわち、下地の多結
晶シリコン膜４の結晶方向に関係なく、且つ無方向的に
非晶質シリコン層５′が堆積するならば膜表面の凹凸状
態は緩和されることになる。なお、実際上多結晶シリコ
ン膜４の厚みを1.5μｍとする場合、その表面凹凸の高
低差l1は300Å程度となる。この高低差を100Å程度にま
で低減しようとすると、仮りにθ＝30゜とすると、上記
（２）式により得られる の式より、ｔ1300Åとなり、非晶質シリコン層５′の
厚みとしては少なくとも1300Å程度が必要となる。
次に、第４図及び第５図は下地の多結晶シリコン膜４
の上に固相成長層５を形成する過程を示している。非晶
質シリコン層５′を堆積する前には、多結晶シリコン膜
４の膜表面に形成されている自然酸化膜4eを除去する必
要がある（第４図（Ａ））。この除去のために、試料を
真空室内に設置し、Ar等の不活性ガスによるスパツタリ
ングにより表面の酸化膜4eを除去する（第４図
（Ｂ））。その後、同一チヤンバ内において大気に触れ
させることなく連続して非晶質シリコン層５′をCVD法
又はスパツタ法などによつて堆積する（第４図
（Ｃ））。更に、その後イオン打込みによつて非晶質シ
リコン層５′の非晶質化を促進する（第４図（Ｄ））。
上記イオン打込みに使用されるイオン種としては、シ
リコンの物性に変化を与えないSi+イオンが好ましい。
このSi+イオンの打込みは３つの効果を持つている。第
１の効果は前述した非晶質化の促進である。第２の効果
は、下地の多結晶シリコン膜４との界面よりも深くイオ
ンの打込みを行いダメージを与えることにより、非晶質
シリコン層５′の堆積直後の界面を破壊し、その後の固
相成長における不連続性をなくすことである。なお、こ
の目的を達成するためには、Si+イオン打込み時の加速
電圧としては、少なくともプロジヨクテイツドレンジが
非晶質シリコン層５′の膜厚以上になるような電圧が必
要である。第３の効果としては、多結晶シリコン膜４の
膜表面に垂直にSi+イオンを打込むため、堆積時〈110〉
配向が膜表面の垂直方向に対して或る角度内で分散して
いた多結晶シリコン膜４の表面部分の結晶は、Si+イオ
ンによつてその結晶構造を破壊され（第５図（Ａ））、
その結果、その後固相成長する固相成長層５は上記膜表
面に対して垂直に配向された結晶性を有することになる
（第５図（Ｂ））。
ここで、第６図により、シリコンイオン打込み後の固
相成長条件を確認するための熱処理温度Ｔ−電子スピン
密度曲線を示す。このスピン密度はシリコン中の不対電
子数を表わしており、スピン密度が高いと血相欠陥が多
く非晶質状態に近い。熱処理時間を５時間で一定にする
と、Ｔ＝550℃ではスピン密度はSi+イオンの打込み直後
と同程度であつて非晶質のままである。Ｔ＝600℃以上
の温度になると、スピン密度は数値的に２ケタ分低くな
り、固相成長が起きる。またＴが700℃を超える高温に
よつて熱処理を行うと、非晶質シリコン内に結晶の核が
発生し、下地の結晶状態を継承しにくくなる。このよう
な特性から明らかなように、固相成長は600℃〜700℃の
低温域で長時間（例えば５時間以上）熱処理することに
より可能になる。そして、その後に固相成長層５の結晶
内の内部欠陥を除去するために高温熱処理（例えば、10
00℃以上で１時間以上）を行う。
前記の工程で得られた固相成長層５及び多結晶シリコ
ン膜４をパターニングして、その後ドライエツチングに
より酸化膜２上で分離する。このようにして分離された
多結晶シリコンから成る各島には通常のトランジスタ製
造工程が適用され、例えば第１図に示すようなＮ形伝導
チヤネルの多結晶シリコントランジスタ３が形成され
る。
前記構成によつてＮ形チヤネルの多結晶シリコントラ
ンジスタ３を絶縁酸化膜２上に形成し、一方Ｐ形チヤネ
ルのトランジスタをシリコン基板１内に形成すれば、酸
化膜２によつて半導体素子を互いに電気的に安全に分離
することができる。またトランジスタの形式を上記の場
合と全く逆にした組合せであつても同様な効果を生ぜし
めることができる。
第７図は本発明の第２実施例に係る半導体装置の内部
構造を示す。第１実施例では多結晶シリコントランジス
タをＮ形チヤネル又はＰ形チヤネルのいずれか一方のみ
を形成したが、この実施例では両方のチヤネルのトラン
ジスタを酸化膜上に形成し半導体装置としてインバータ
を構成している。第７図において第１図に示されたもの
と同一の要素には同一の符号を付している。図中、３は
前記のＮ形チヤネル多結晶シリコントランジスタ、20は
Ｐ形チヤネル多結晶シリコントランジスタであり、その
製造方法は前述した通りである。この半導体装置によれ
ば、トランジスタ領域が絶縁酸化膜２で互いに分離され
ているので前記第１実施例の場合と同様に電気的に完全
に絶縁されている。
なお、上記各実施例ではトランジスタのみを示した
が、本発明はダイオード等の他の半導体素子についても
同様に適用できるのは勿論である。
［発明の効果］ 以上の説明で明らかなように本発明に係る半導体素子
によれば、絶縁膜上に形成された多結晶シリコントラン
ジスタのチヤネル領域は、チヤネル領域のゲート絶縁膜
との界面が平坦で且つこの界面に垂直になるよう結晶軸
が高配向された結晶により形成されるため、トランジス
タの電気伝導率、キヤリア移動度等の電気的特性が向上
し、そのためワンチツプ当りの集積度が向上した集積回
路を実現することができると共に、ラツチアツプ現象を
防止し且つリーク電流を低減できるという信頼性の高い
半導体装置を実現することができる。また、本発明に係
る半導体素子の製造方法によれば、確実、容易、安価な
方法で前述の如き実用性の高い多結晶シリコンを利用し
たSOI構造を有する半導体装置を作ることができる。
【図面の簡単な説明】
第１図は本発明に係る半導体素子の第１実施例を示す要
部縦断面図、 第２図は下地の多結晶シリコン膜が堆積する過程を説明
するための縦断面図、 第３図は非晶質シリコン層の堆積により面のなめらかさ
を向上させる過程を説明するための縦断面図、 第４図は非晶質シリコン層が堆積する前後の過程を説明
するための縦断面図、 第５図は固相成長時のシリコンイオン打込み効果を説明
するための縦断面図、 第６図はシリコンイオン打込み後の固相成長条件を確認
するための特性図、 第７図は本発明に係る半導体素子の第２実施例を示す要
部縦断面図である。 ［符号の説明］ １……単結晶シリコン基板 ２……酸化膜 ３……多結晶シリコントランジスタ（Ｎ形チヤネル） 4,4a,4b,4c……多結晶シリコン膜 4d……膜表面 ５……シリコン固相成長層 ５′……非晶質シリコン層 ６……ゲート絶縁膜 ７……ゲート ８……層間絶縁膜 ９……ゲート電極 10……ソース電極 11……ドレイン電極 12……保護膜 20……多結晶シリコントランジスタ（Ｐ形チヤネル）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 服部 正 西尾市下羽角町岩谷14番地 株式会社日 本自動車部品総合研究所内 (56)参考文献 特開 昭63−146436（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】多結晶シリコンを用いたSOI構造を有する
    半導体素子において、絶縁層上に所定の厚みで形成され
    た多結晶シリコン層と、この多結晶シリコン層上に別の
    非晶質シリコン層を堆積させて成る固相成長層とを備
    え、この固相成長層を活性領域に用いることを特徴とす
    る半導体素子。
  2. 【請求項２】特許請求の範囲第１項において、前記多結
    晶シリコン層の厚みが0.5〜1.5μｍの範囲の厚みである
    ことを特徴とする半導体素子。
  3. 【請求項３】特許請求の範囲第１項又は第２項におい
    て、前記固相成長層の厚みが1300Å以上であることを特
    徴とする半導体素子。
  4. 【請求項４】絶縁層上に多結晶シリコン層を形成し、そ
    の後、その多結晶シリコン層の上に別の非晶質シリコン
    層を堆積した後この非晶質シリコン層に対してイオン打
    ち込みを行い、且つ、低温熱処理を行うことによって固
    相成長層を形成し、この固相成長層に半導体素子を作る
    ようにしたことを特徴とする半導体素子の製造方法。
  5. 【請求項５】特許請求の範囲第４項において、前記固相
    成長層を形成するための前記イオン打ち込みは、前記固
    相成長層と前記多結晶シリコン層との界面よりも深い位
    置にプロジェクティッドレンジを到達せしめる加速電圧
    によって行われることを特徴とする半導体素子の製造方
    法。
  6. 【請求項６】特許請求の範囲第４項において、前記固相
    成長層を形成するための前記低温熱処理は600℃〜700℃
    の熱処理であることを特徴とする半導体素子の製造方
    法。
  7. 【請求項７】特許請求の範囲第４項乃至第６項のいずれ
    かにおいて、前記固相成長層を形成する際には、前記多
    結晶シリコン層の表面に形成された自然酸化膜を不活性
    ガスを用いたスパッタリングにより除去した後に、同一
    チャンバ内に大気中に暴露することなく連続して前記非
    晶質シリコン層を堆積するようにしたことを特徴とする
    半導体素子の製造方法。
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