JPH1022289A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1022289A JPH1022289A JP17767896A JP17767896A JPH1022289A JP H1022289 A JPH1022289 A JP H1022289A JP 17767896 A JP17767896 A JP 17767896A JP 17767896 A JP17767896 A JP 17767896A JP H1022289 A JPH1022289 A JP H1022289A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】 （修正有）
【課題】 ＳＯＩ基板を用いた半導体装置の製造工程
で、シリコン単結晶活性層領域に取り込まれた金属不純
物を除去し、素子形成時のリーク不良を防止する。 【解決手段】 半導体基板１上に誘電体分離４された活
性層領域３を形成した後に、前記活性層領域表面に金属
不純物が加熱時に通過可能な薄い酸化膜５を形成し、そ
の薄い酸化膜５の表面にポリシリコン膜６等の金属不純
物２０のゲッタサイトを形成する。この後前記半導体基
板１を加熱して前記金属不純物を前記ポリシリコン膜等
に拡散、ゲッタリングし、前記活性層領域３の前記金属
不純物を取り除き、その後に前記ポリシリコン膜、前記
薄い酸化膜を除去する。
で、シリコン単結晶活性層領域に取り込まれた金属不純
物を除去し、素子形成時のリーク不良を防止する。 【解決手段】 半導体基板１上に誘電体分離４された活
性層領域３を形成した後に、前記活性層領域表面に金属
不純物が加熱時に通過可能な薄い酸化膜５を形成し、そ
の薄い酸化膜５の表面にポリシリコン膜６等の金属不純
物２０のゲッタサイトを形成する。この後前記半導体基
板１を加熱して前記金属不純物を前記ポリシリコン膜等
に拡散、ゲッタリングし、前記活性層領域３の前記金属
不純物を取り除き、その後に前記ポリシリコン膜、前記
薄い酸化膜を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係るものであり、特に薄い活性層を有す
るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板を用いて製造される半導体装置の製造工程途中
での金属不純物の除去方法、および金属不純物の除去さ
れた活性層を用いて製造された半導体装置に関する。
その製造方法に係るものであり、特に薄い活性層を有す
るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板を用いて製造される半導体装置の製造工程途中
での金属不純物の除去方法、および金属不純物の除去さ
れた活性層を用いて製造された半導体装置に関する。
【０００２】
【従来の技術】ＳＯＩ基板は、素子領域を絶縁酸化膜で
囲んだ構造ができ、高耐圧素子を容易に作成できること
から、電力素子を中心に盛んに用いられている。図４
に、従来の１０ミクロン程度の厚膜活性層領域を持った
ＳＯＩ基板を用いて半導体装置を製造する例として、Ｓ
ＯＩ基板上に、ＬＯＣＯＳ分離されたＭＯＳキャパシタ
を製造する工程の断面図を示す。このようなＳＯＩ基板
は、例えば酸化膜を介した基板接着および研磨加工法
（以下ＢＥＳＯＩ法と記す）によって得ることができ
る。
囲んだ構造ができ、高耐圧素子を容易に作成できること
から、電力素子を中心に盛んに用いられている。図４
に、従来の１０ミクロン程度の厚膜活性層領域を持った
ＳＯＩ基板を用いて半導体装置を製造する例として、Ｓ
ＯＩ基板上に、ＬＯＣＯＳ分離されたＭＯＳキャパシタ
を製造する工程の断面図を示す。このようなＳＯＩ基板
は、例えば酸化膜を介した基板接着および研磨加工法
（以下ＢＥＳＯＩ法と記す）によって得ることができ
る。
【０００３】図４（Ａ）では、シリコン単結晶基板１上
に、分離酸化膜２を介してシリコン単結晶活性層領域３
が形成されたＳＯＩ基板を用いる。ここで、そのシリコ
ン単結晶活性層領域３上面は、ＬＯＣＯＳ酸化膜４によ
って相互に分離されている。
に、分離酸化膜２を介してシリコン単結晶活性層領域３
が形成されたＳＯＩ基板を用いる。ここで、そのシリコ
ン単結晶活性層領域３上面は、ＬＯＣＯＳ酸化膜４によ
って相互に分離されている。
【０００４】引き続き、前記のシリコン単結晶活性層領
域３上面にゲート酸化膜７を設ける（図４（Ｂ））。こ
の後、所望の形状のキャパシタ電極８を形成し、さらに
前記のゲート酸化膜７の一部に開口９を形成する（図４
（Ｃ））。この後、開口９を埋め込んでＰ型シリコン電
極１０を形成することにより、キャパシタ電極８、ゲー
ト酸化膜７、シリコン単結晶活性層領域３間でＭＯＳキ
ャパシタを得ることができる（図４（Ｄ））。
域３上面にゲート酸化膜７を設ける（図４（Ｂ））。こ
の後、所望の形状のキャパシタ電極８を形成し、さらに
前記のゲート酸化膜７の一部に開口９を形成する（図４
（Ｃ））。この後、開口９を埋め込んでＰ型シリコン電
極１０を形成することにより、キャパシタ電極８、ゲー
ト酸化膜７、シリコン単結晶活性層領域３間でＭＯＳキ
ャパシタを得ることができる（図４（Ｄ））。
【０００５】ところで、ＳＯＩ構造は、半導体素子の高
速化、低消費電力化、放射線耐量の向上にも有効であ
る。このため、最近、ＳＯＩ基板を上記の電力素子だけ
でなく、ＭＯＳ ＬＳＩへも適用することが行われるよ
うになってきた。
速化、低消費電力化、放射線耐量の向上にも有効であ
る。このため、最近、ＳＯＩ基板を上記の電力素子だけ
でなく、ＭＯＳ ＬＳＩへも適用することが行われるよ
うになってきた。
【０００６】このようなＬＳＩに適用する場合には、従
来の電力素子に適用する場合と比較して素子寸法を小さ
くする事が必要であり、電力素子では１０ミクロン程度
であったシリコン単結晶活性層領域３の厚さは、１ミク
ロン以下程度まで薄くすることが必要になる。
来の電力素子に適用する場合と比較して素子寸法を小さ
くする事が必要であり、電力素子では１０ミクロン程度
であったシリコン単結晶活性層領域３の厚さは、１ミク
ロン以下程度まで薄くすることが必要になる。
【０００７】図５に、２００（ｎｍ）程度の薄膜活性層
を持ったＭＯＳキャパシタの製造工程断面図を示す。こ
のような薄膜活性層を持ったＳＯＩ基板は、上述の厚膜
活性層の場合と同様にＢＥＳＯＩ法によって製造するこ
とができるほか、シリコン基板に表面から高濃度の酸素
を深く打ち込むことにより酸化膜を形成する、ＳＩＭＯ
Ｘ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ
Ｏｘｙｇｅｎ）法によっても得ることができる。
を持ったＭＯＳキャパシタの製造工程断面図を示す。こ
のような薄膜活性層を持ったＳＯＩ基板は、上述の厚膜
活性層の場合と同様にＢＥＳＯＩ法によって製造するこ
とができるほか、シリコン基板に表面から高濃度の酸素
を深く打ち込むことにより酸化膜を形成する、ＳＩＭＯ
Ｘ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ
Ｏｘｙｇｅｎ）法によっても得ることができる。
【０００８】図５では、シリコン単結晶活性層領域３の
厚さが薄い以外は図４と同様の工程であるので、図４と
同一部分に同一の符号を付し説明を省略する。ここに示
したように、図４に示した場合と同様の工程によってＭ
ＯＳキャパシタを得ることができる。
厚さが薄い以外は図４と同様の工程であるので、図４と
同一部分に同一の符号を付し説明を省略する。ここに示
したように、図４に示した場合と同様の工程によってＭ
ＯＳキャパシタを得ることができる。
【０００９】
【発明が解決しようとする課題】半導体素子において、
シリコン単結晶中の鉄、銅等の金属不純物の汚染が、素
子特性に悪い影響を与えることは広く知られている。例
えば、超ＬＳＩプロセス制御工学（津屋著、丸善、１９
９５）の６８ページによれば、１×１０10ないし１×１
０12（ａｔｏｍｓ／ｃｍ2）程度の金属汚染レベルで、
素子耐圧が低下するなど素子特性に悪影響を及ぼすこと
が記載されている。また、ＬＳＩに使用する素子のよう
に半導体素子の寸法が小さい場合には、半導体素子寸法
の小型化にともなって、悪影響を及ぼす限界金属汚染レ
ベルは低下すると考えられる。一方、半導体素子の製造
工程においては、高純度の材料、部品を使用するなど、
金属汚染を防ぐ工夫が施されている。しかしながら、金
属不純物を半導体素子製造工程に使用する材料、部品か
ら完全に取り除くことは不可能であり、上記の、悪影響
を及ぼす金属汚染レベル以下の範囲の不純物はやむを得
ないものとして許容されている。
シリコン単結晶中の鉄、銅等の金属不純物の汚染が、素
子特性に悪い影響を与えることは広く知られている。例
えば、超ＬＳＩプロセス制御工学（津屋著、丸善、１９
９５）の６８ページによれば、１×１０10ないし１×１
０12（ａｔｏｍｓ／ｃｍ2）程度の金属汚染レベルで、
素子耐圧が低下するなど素子特性に悪影響を及ぼすこと
が記載されている。また、ＬＳＩに使用する素子のよう
に半導体素子の寸法が小さい場合には、半導体素子寸法
の小型化にともなって、悪影響を及ぼす限界金属汚染レ
ベルは低下すると考えられる。一方、半導体素子の製造
工程においては、高純度の材料、部品を使用するなど、
金属汚染を防ぐ工夫が施されている。しかしながら、金
属不純物を半導体素子製造工程に使用する材料、部品か
ら完全に取り除くことは不可能であり、上記の、悪影響
を及ぼす金属汚染レベル以下の範囲の不純物はやむを得
ないものとして許容されている。
【００１０】ところで、上記の［従来の技術］で述べた
ように、半導体素子の小型化がすすむに伴い、活性層の
厚さは薄くなる方向にあり、これにともなって、下記す
るように、活性層中の金属不純物濃度は増加する傾向に
なる。
ように、半導体素子の小型化がすすむに伴い、活性層の
厚さは薄くなる方向にあり、これにともなって、下記す
るように、活性層中の金属不純物濃度は増加する傾向に
なる。
【００１１】上記の従来技術に示した図４、図５の例
で、ＬＯＣＯＳ酸化膜４と分離酸化膜２とに囲まれたシ
リコン単結晶活性層領域３の表面積を一定とした場合、
図中に☆印で示した金属不純物２０のシリコン単結晶活
性層領域３表面への付着量は、シリコン単結晶活性層領
域３の表面積が等しいため図４、図５でほぼ等しい（図
４（Ａ）、図５（Ａ））。この後、熱処理工程を経て表
面に熱酸化膜７を形成する際には、金属不純物２０の半
導体結晶中への拡散速度は非常に速いため、表面に付着
した金属不純物２０はほぼ全てシリコン単結晶活性層領
域３中に取り込まれる（図４（Ｂ）、図５（Ｂ））。し
かしながら、図４と図５では活性層膜厚は大きく異なり
図４の方が約２桁厚いため、単位体積あたりの金属不純
物濃度は図５に示した薄膜活性層の方が約２桁高くなっ
てしまう。
で、ＬＯＣＯＳ酸化膜４と分離酸化膜２とに囲まれたシ
リコン単結晶活性層領域３の表面積を一定とした場合、
図中に☆印で示した金属不純物２０のシリコン単結晶活
性層領域３表面への付着量は、シリコン単結晶活性層領
域３の表面積が等しいため図４、図５でほぼ等しい（図
４（Ａ）、図５（Ａ））。この後、熱処理工程を経て表
面に熱酸化膜７を形成する際には、金属不純物２０の半
導体結晶中への拡散速度は非常に速いため、表面に付着
した金属不純物２０はほぼ全てシリコン単結晶活性層領
域３中に取り込まれる（図４（Ｂ）、図５（Ｂ））。し
かしながら、図４と図５では活性層膜厚は大きく異なり
図４の方が約２桁厚いため、単位体積あたりの金属不純
物濃度は図５に示した薄膜活性層の方が約２桁高くなっ
てしまう。
【００１２】また、このような金属不純物は、半導体結
晶中でも、表面付近、ＬＯＣＯＳ酸化膜周辺などの界面
に偏析する傾向があり、素子寸法が縮小し、素子の動作
領域が表面層になるほど影響を受け易くなる。
晶中でも、表面付近、ＬＯＣＯＳ酸化膜周辺などの界面
に偏析する傾向があり、素子寸法が縮小し、素子の動作
領域が表面層になるほど影響を受け易くなる。
【００１３】このように高い金属不純物濃度は素子特性
に悪影響を及ぼすことが多く、その影響は素子寸法の縮
小によって更に大きくなるため、金属不純物の増加は回
避する必要がある。
に悪影響を及ぼすことが多く、その影響は素子寸法の縮
小によって更に大きくなるため、金属不純物の増加は回
避する必要がある。
【００１４】本発明は上記の問題に鑑みなされたもので
あり、従来の厚膜活性層を用いたＳＯＩ基板の製造環境
と同一の環境を用いても、金属不純物濃度の小さい薄膜
活性層を持つＳＯＩ基板を得ることの出来る、半導体装
置の製造方法を提供することを目的とする。また、ＳＯ
Ｉ基板を用いた、素子耐圧の高い半導体装置を提供する
ことを目的とする。
あり、従来の厚膜活性層を用いたＳＯＩ基板の製造環境
と同一の環境を用いても、金属不純物濃度の小さい薄膜
活性層を持つＳＯＩ基板を得ることの出来る、半導体装
置の製造方法を提供することを目的とする。また、ＳＯ
Ｉ基板を用いた、素子耐圧の高い半導体装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】上記の問題を解決するた
め本発明に係る半導体装置では、表面に半導体素子を形
成する単結晶活性層領域と、前記単結晶活性層領域の裏
面に形成された分離酸化膜とを具備し、前記単結晶活性
層領域が、その表面に酸化膜が形成され、前記酸化膜上
にシリコンを含む多結晶膜ないし非晶質膜が形成され、
熱処理され、前記シリコンを含む多結晶膜ないし非晶質
膜、および、前記酸化膜が除去され、前記単結晶活性層
領域表面が露出されることにより形成されたものである
ことを特徴とする。
め本発明に係る半導体装置では、表面に半導体素子を形
成する単結晶活性層領域と、前記単結晶活性層領域の裏
面に形成された分離酸化膜とを具備し、前記単結晶活性
層領域が、その表面に酸化膜が形成され、前記酸化膜上
にシリコンを含む多結晶膜ないし非晶質膜が形成され、
熱処理され、前記シリコンを含む多結晶膜ないし非晶質
膜、および、前記酸化膜が除去され、前記単結晶活性層
領域表面が露出されることにより形成されたものである
ことを特徴とする。
【００１６】また、前記単結晶活性層領域がシリコンを
主たる材料として構成されていることを特徴とする。ま
た、前記シリコンを含む多結晶膜ないし非晶質膜がポリ
シリコン膜であることを特徴とする。また、前記酸化膜
が１（ｎｍ）ないし５（ｎｍ）の厚さを有することを特
徴とする。
主たる材料として構成されていることを特徴とする。ま
た、前記シリコンを含む多結晶膜ないし非晶質膜がポリ
シリコン膜であることを特徴とする。また、前記酸化膜
が１（ｎｍ）ないし５（ｎｍ）の厚さを有することを特
徴とする。
【００１７】また、本発明に係る半導体装置の製造方法
では、裏面に分離酸化膜が形成された単結晶活性層領域
表面に半導体素子を形成する工程を含み、前記単結晶活
性層領域形成後に、前記単結晶活性層領域表面に酸化膜
を形成する工程、前記酸化膜表面にシリコンを含む多結
晶膜ないし非晶質膜を形成する工程、熱処理をする工
程、前記シリコンを含む多結晶膜ないし非晶質膜、およ
び、前記酸化膜を除去し、前記単結晶表面を露出する工
程をこの順に有することを特徴とする。
では、裏面に分離酸化膜が形成された単結晶活性層領域
表面に半導体素子を形成する工程を含み、前記単結晶活
性層領域形成後に、前記単結晶活性層領域表面に酸化膜
を形成する工程、前記酸化膜表面にシリコンを含む多結
晶膜ないし非晶質膜を形成する工程、熱処理をする工
程、前記シリコンを含む多結晶膜ないし非晶質膜、およ
び、前記酸化膜を除去し、前記単結晶表面を露出する工
程をこの順に有することを特徴とする。
【００１８】また、前記単結晶活性層領域がシリコンを
主たる材料とすることを特徴とする。また、前記シリコ
ンを含む多結晶膜ないし非晶質膜がポリシリコン膜であ
ることを特徴とする。また、前記酸化膜が１（ｎｍ）な
いし５（ｎｍ）の厚さを有することを特徴とする。
主たる材料とすることを特徴とする。また、前記シリコ
ンを含む多結晶膜ないし非晶質膜がポリシリコン膜であ
ることを特徴とする。また、前記酸化膜が１（ｎｍ）な
いし５（ｎｍ）の厚さを有することを特徴とする。
【００１９】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づいて詳細に説明する。図１は、本発明の第一の実
施の形態の半導体装置の製造方法を示したものである。
まず、図１（Ａ）に示したように、ＳＩＭＯＸ法によっ
て作成した薄膜ＳＯＩ基板にＬＯＣＯＳ法によりＬＯＣ
ＯＳ酸化膜４を形成した。ここで、使用するシリコン単
結晶基板１には、直径１５０（ｍｍ）のホウ素添加のＰ
型シリコン基板を用いた。また、分離酸化膜２は厚さ１
００（ｎｍ）に形成し、シリコン単結晶活性層領域３
は、厚さ２００（ｎｍ）に形成した。
に基づいて詳細に説明する。図１は、本発明の第一の実
施の形態の半導体装置の製造方法を示したものである。
まず、図１（Ａ）に示したように、ＳＩＭＯＸ法によっ
て作成した薄膜ＳＯＩ基板にＬＯＣＯＳ法によりＬＯＣ
ＯＳ酸化膜４を形成した。ここで、使用するシリコン単
結晶基板１には、直径１５０（ｍｍ）のホウ素添加のＰ
型シリコン基板を用いた。また、分離酸化膜２は厚さ１
００（ｎｍ）に形成し、シリコン単結晶活性層領域３
は、厚さ２００（ｎｍ）に形成した。
【００２０】尚、ＬＯＣＯＳ酸化膜４の形成に先立ち、
シリコン単結晶活性層領域３にはホウ素を加速電圧５０
（ｋｅＶ）、ドーズ量１×１０13（ｃｍ-2）の条件でイ
オン注入し、アニールにより活性化した。
シリコン単結晶活性層領域３にはホウ素を加速電圧５０
（ｋｅＶ）、ドーズ量１×１０13（ｃｍ-2）の条件でイ
オン注入し、アニールにより活性化した。
【００２１】ここで、薄膜ＳＯＩ基板の作成方法として
はＳＩＭＯＸ法に変えてＢＥＳＯＩ法を用いても良い。
ここに示した薄膜ＳＯＩ基板の作成工程で、例えばＳＩ
ＭＯＸ法を使用する場合には、イオン注入、アニール、
ＬＯＣＯＳ加工等の処理の際に、また、ＢＥＳＯＩ法の
場合には研磨工程、ＬＯＣＯＳ加工等の処理の際に、そ
れぞれ金属汚染が避けられない。ここで、図１（Ａ）
に、表面に付着した金属不純物２０を☆で示す。尚、Ｌ
ＯＣＯＳ加工以前に表面に付着した金属不純物２０はＬ
ＯＣＯＳ加工時の加熱によってシリコン単結晶活性層領
域３に取り込まれているため、シリコン単結晶活性層領
域３中にも金属不純物２０が既に存在している。
はＳＩＭＯＸ法に変えてＢＥＳＯＩ法を用いても良い。
ここに示した薄膜ＳＯＩ基板の作成工程で、例えばＳＩ
ＭＯＸ法を使用する場合には、イオン注入、アニール、
ＬＯＣＯＳ加工等の処理の際に、また、ＢＥＳＯＩ法の
場合には研磨工程、ＬＯＣＯＳ加工等の処理の際に、そ
れぞれ金属汚染が避けられない。ここで、図１（Ａ）
に、表面に付着した金属不純物２０を☆で示す。尚、Ｌ
ＯＣＯＳ加工以前に表面に付着した金属不純物２０はＬ
ＯＣＯＳ加工時の加熱によってシリコン単結晶活性層領
域３に取り込まれているため、シリコン単結晶活性層領
域３中にも金属不純物２０が既に存在している。
【００２２】ＬＯＣＯＳ加工後にシリコン単結晶活性層
領域３のシリコン表面を露出し、７５０（℃）の酸素雰
囲気での熱酸化により、後工程でポリシリコン膜６をエ
ッチングする際のエッチングブロック膜となる、２（ｎ
ｍ）のブロック酸化膜５を全面に形成した。この工程の
熱処理により、表面に吸着していた金属不純物２０は、
殆どがシリコン単結晶活性層領域３中に取り込まれる
（図１（Ｂ））。
領域３のシリコン表面を露出し、７５０（℃）の酸素雰
囲気での熱酸化により、後工程でポリシリコン膜６をエ
ッチングする際のエッチングブロック膜となる、２（ｎ
ｍ）のブロック酸化膜５を全面に形成した。この工程の
熱処理により、表面に吸着していた金属不純物２０は、
殆どがシリコン単結晶活性層領域３中に取り込まれる
（図１（Ｂ））。
【００２３】引き続きＣＶＤ法によりブロック酸化膜５
上全面にポリシリコン膜６を厚さ２００（ｎｍ）形成
し、続いて、酸素雰囲気で９００（℃）、１時間のアニ
ールを行った。このアニール処理の際に、シリコン単結
晶活性領域３中の金属不純物２０は、２（ｎｍ）の薄い
ブロック酸化膜５を通過してポリシリコン膜６に拡散す
る。ポリシリコン膜６には、金属不純物２０のトラップ
として作用する結晶界面が多数存在するため、ポリシリ
コン膜６に拡散した金属不純物２０はそれらの界面にト
ラップされて移動できなくなる。このため、金属不純物
２０がシリコン単結晶活性層領域３に逆拡散することは
殆ど無く、シリコン単結晶活性層領域３は、殆ど金属不
純物２０がない状態となる。尚、分離酸化膜２、ＬＯＣ
ＯＳ酸化膜４は厚く形成されており、これらの酸化膜を
通過して、金属不純物がシリコン単結晶基板１に拡散す
ることは殆どない（図１（Ｃ））。
上全面にポリシリコン膜６を厚さ２００（ｎｍ）形成
し、続いて、酸素雰囲気で９００（℃）、１時間のアニ
ールを行った。このアニール処理の際に、シリコン単結
晶活性領域３中の金属不純物２０は、２（ｎｍ）の薄い
ブロック酸化膜５を通過してポリシリコン膜６に拡散す
る。ポリシリコン膜６には、金属不純物２０のトラップ
として作用する結晶界面が多数存在するため、ポリシリ
コン膜６に拡散した金属不純物２０はそれらの界面にト
ラップされて移動できなくなる。このため、金属不純物
２０がシリコン単結晶活性層領域３に逆拡散することは
殆ど無く、シリコン単結晶活性層領域３は、殆ど金属不
純物２０がない状態となる。尚、分離酸化膜２、ＬＯＣ
ＯＳ酸化膜４は厚く形成されており、これらの酸化膜を
通過して、金属不純物がシリコン単結晶基板１に拡散す
ることは殆どない（図１（Ｃ））。
【００２４】この後、ＣＤＥ法にてブロック酸化膜５を
エッチングブロック膜としてポリシリコン膜６を除去
し、弗酸溶液にてブロック酸化膜５を除去して、シリコ
ン単結晶活性層領域３のシリコン表面を露出させた（図
１（Ｄ））。
エッチングブロック膜としてポリシリコン膜６を除去
し、弗酸溶液にてブロック酸化膜５を除去して、シリコ
ン単結晶活性層領域３のシリコン表面を露出させた（図
１（Ｄ））。
【００２５】次にこのシリコン表面に８００（℃）の酸
素雰囲気中で２０（ｎｍ）の熱酸化膜７を形成した。
（図１（Ｅ））。次に、熱酸化膜７上にキャパシタ電極
８を形成し、同時に熱酸化膜７の一部を除去して不純物
無添加のシリコン単結晶活性層領域３とのコンタクトを
取る、開口９を形成した（図１（Ｆ））。
素雰囲気中で２０（ｎｍ）の熱酸化膜７を形成した。
（図１（Ｅ））。次に、熱酸化膜７上にキャパシタ電極
８を形成し、同時に熱酸化膜７の一部を除去して不純物
無添加のシリコン単結晶活性層領域３とのコンタクトを
取る、開口９を形成した（図１（Ｆ））。
【００２６】更に、開口９を埋め込んでシリコン単結晶
活性層領域と導通するＰ型シリコン電極１０を形成し、
ＭＯＳキャパシタを得た（図１（Ｇ））。次に本発明の
第二の実施の形態の半導体装置の製造方法につき説明す
る。本発明の第二の実施の形態の半導体装置の製造方法
は、図１に示した本発明の第一の実施の形態と同様であ
るが、図１（Ｃ）に示したポリシリコン膜６が、不純物
無添加ではなく、ホウ素が１×１０20（ｃｍ-3）程度添
加されている。
活性層領域と導通するＰ型シリコン電極１０を形成し、
ＭＯＳキャパシタを得た（図１（Ｇ））。次に本発明の
第二の実施の形態の半導体装置の製造方法につき説明す
る。本発明の第二の実施の形態の半導体装置の製造方法
は、図１に示した本発明の第一の実施の形態と同様であ
るが、図１（Ｃ）に示したポリシリコン膜６が、不純物
無添加ではなく、ホウ素が１×１０20（ｃｍ-3）程度添
加されている。
【００２７】次に本発明の第三の実施の形態の半導体装
置の製造方法につき説明する。本発明の第三の実施の形
態の半導体装置の製造方法は、図１に示した本発明の第
一の実施の形態と同様であるが、図１（Ｃ）に示した工
程で行う９００（℃）、１時間のアニールを、ＰＯＣｌ
3を含む雰囲気下で行った。
置の製造方法につき説明する。本発明の第三の実施の形
態の半導体装置の製造方法は、図１に示した本発明の第
一の実施の形態と同様であるが、図１（Ｃ）に示した工
程で行う９００（℃）、１時間のアニールを、ＰＯＣｌ
3を含む雰囲気下で行った。
【００２８】上記の本発明の各実施の形態の半導体装置
の製造方法を用いてキャパシタ電極面積１０（ｍｍ2）
のＭＯＳキャパシタを試作し、図５に示した従来の製造
方法を用いて製造した、同様にキャパシタ電極面積１０
（ｍｍ2）のＭＯＳキャパシタと特性を比較した。
の製造方法を用いてキャパシタ電極面積１０（ｍｍ2）
のＭＯＳキャパシタを試作し、図５に示した従来の製造
方法を用いて製造した、同様にキャパシタ電極面積１０
（ｍｍ2）のＭＯＳキャパシタと特性を比較した。
【００２９】ここで、特性評価の方法として、キャパシ
タに１０（ＭＶ／ｃｍ2）迄負荷を印加した際にキャパ
シタが破壊されない割合を示す、Ｃ＋Ｍｏｄｅ率を用い
た。図２に、上記の第一、第二、第三の各実施の形態の
半導体装置の製造方法、および、図５に示した従来の製
造方法を用いて製造したＭＯＳキャパシタのＣ＋ｍｏｄ
ｅ率を比較して示した。ここで、ＳＯＩ基板としては、
ＳＩＭＯＸ基板、ＢＥＳＯＩ基板の両方を使用した場合
についてそれぞれ各５枚ずつの半導体基板を用いて測定
した結果を示した。
タに１０（ＭＶ／ｃｍ2）迄負荷を印加した際にキャパ
シタが破壊されない割合を示す、Ｃ＋Ｍｏｄｅ率を用い
た。図２に、上記の第一、第二、第三の各実施の形態の
半導体装置の製造方法、および、図５に示した従来の製
造方法を用いて製造したＭＯＳキャパシタのＣ＋ｍｏｄ
ｅ率を比較して示した。ここで、ＳＯＩ基板としては、
ＳＩＭＯＸ基板、ＢＥＳＯＩ基板の両方を使用した場合
についてそれぞれ各５枚ずつの半導体基板を用いて測定
した結果を示した。
【００３０】Ｃ＋ｍｏｄｅ率の平均は、ＳＩＭＯＸ基板
を用いたとき、第一の実施の形態の半導体装置の製造方
法では、９０（％）程度、第二の実施の形態の半導体装
置の製造方法では９２（％）程度、第三の実施の形態の
半導体装置の製造方法では９５（％）程度の良品率が得
られたのに対し、従来の製造方法では２（％）程度の良
品率しか得られなかった。また、ＢＥＳＯＩ基板を用い
た場合には、本発明の各実施の形態では何れもＣ＋ｍｏ
ｄｅ率は上記のＳＩＭＯＸ基板を用いた場合と比較して
１０（％）程度下がっていた。
を用いたとき、第一の実施の形態の半導体装置の製造方
法では、９０（％）程度、第二の実施の形態の半導体装
置の製造方法では９２（％）程度、第三の実施の形態の
半導体装置の製造方法では９５（％）程度の良品率が得
られたのに対し、従来の製造方法では２（％）程度の良
品率しか得られなかった。また、ＢＥＳＯＩ基板を用い
た場合には、本発明の各実施の形態では何れもＣ＋ｍｏ
ｄｅ率は上記のＳＩＭＯＸ基板を用いた場合と比較して
１０（％）程度下がっていた。
【００３１】上記の本発明の各実施の形態の半導体装置
の製造方法と従来の製造方法との違いは下記のように考
えられている。すなわち、従来の製造方法では金属不純
物はシリコン単結晶活性層領域に偏析しているため、そ
の部分でリーク経路が発生して耐圧が低下し、Ｃ＋ｍｏ
ｄｅ率が極めて低くなっている。一方、上記の本発明の
各実施の形態の半導体装置の製造方法では単結晶活性領
域中の金属不純物が殆ど無く、金属不純物起因の耐圧不
良は殆ど見られない。このため、本発明の実施の形態の
半導体装置の製造方法により製造したＭＯＳキャパシタ
ではＣ＋ｍｏｄｅ率が非常に高いと考えられる。
の製造方法と従来の製造方法との違いは下記のように考
えられている。すなわち、従来の製造方法では金属不純
物はシリコン単結晶活性層領域に偏析しているため、そ
の部分でリーク経路が発生して耐圧が低下し、Ｃ＋ｍｏ
ｄｅ率が極めて低くなっている。一方、上記の本発明の
各実施の形態の半導体装置の製造方法では単結晶活性領
域中の金属不純物が殆ど無く、金属不純物起因の耐圧不
良は殆ど見られない。このため、本発明の実施の形態の
半導体装置の製造方法により製造したＭＯＳキャパシタ
ではＣ＋ｍｏｄｅ率が非常に高いと考えられる。
【００３２】また、上記の本発明の各実施の形態の半導
体装置の製造方法で製造したＭＯＳキャパシタでは、Ｓ
ＩＭＯＸ基板を用いた場合の方が、ＢＥＳＯＩ基板を用
いた場合に比べてＣ＋ｍｏｄｅ率が約１０（％）高い。
これは、ＢＥＳＯＩ基板の場合、基板研磨加工時にシリ
コン単結晶活性層領域３表面に微小欠陥が残留している
ことが多く、これによってリーク経路が発生する等して
耐圧が低下しＣ＋ｍｏｄｅ率を低下させているものと考
えられる。
体装置の製造方法で製造したＭＯＳキャパシタでは、Ｓ
ＩＭＯＸ基板を用いた場合の方が、ＢＥＳＯＩ基板を用
いた場合に比べてＣ＋ｍｏｄｅ率が約１０（％）高い。
これは、ＢＥＳＯＩ基板の場合、基板研磨加工時にシリ
コン単結晶活性層領域３表面に微小欠陥が残留している
ことが多く、これによってリーク経路が発生する等して
耐圧が低下しＣ＋ｍｏｄｅ率を低下させているものと考
えられる。
【００３３】次に、本発明の第一の実施の形態の半導体
装置の製造方法と比較して、本発明の第二の実施の形態
の半導体装置の製造方法、本発明の第三の実施の形態の
半導体装置の製造方法の順に製造したＭＯＳキャパシタ
のＣ＋ｍｏｄｅ率が向上しているが、これは次のように
考えられる。すなわち、本発明の第一の実施の形態の半
導体装置の製造方法では不純物無添加のポリシリコン膜
６に金属不純物をゲッタリングさせており、この場合に
は、ポリシリコン膜の結晶界面が金属不純物を捕獲する
ゲッタサイトとして作用している。
装置の製造方法と比較して、本発明の第二の実施の形態
の半導体装置の製造方法、本発明の第三の実施の形態の
半導体装置の製造方法の順に製造したＭＯＳキャパシタ
のＣ＋ｍｏｄｅ率が向上しているが、これは次のように
考えられる。すなわち、本発明の第一の実施の形態の半
導体装置の製造方法では不純物無添加のポリシリコン膜
６に金属不純物をゲッタリングさせており、この場合に
は、ポリシリコン膜の結晶界面が金属不純物を捕獲する
ゲッタサイトとして作用している。
【００３４】これに対し本発明の第二の実施の形態の半
導体装置の製造方法ではポリシリコン膜６中にホウ素を
高濃度に添加しており、上記の第一の実施の形態の半導
体装置の製造方法のポリシリコン膜の結晶界面に加え
て、ポリシリコン膜６中の格子間のホウ素もゲッタサイ
トとして作用するため、更に、金属不純物２０のゲッタ
リング能力が向上している。
導体装置の製造方法ではポリシリコン膜６中にホウ素を
高濃度に添加しており、上記の第一の実施の形態の半導
体装置の製造方法のポリシリコン膜の結晶界面に加え
て、ポリシリコン膜６中の格子間のホウ素もゲッタサイ
トとして作用するため、更に、金属不純物２０のゲッタ
リング能力が向上している。
【００３５】また、本発明の第三の実施の形態の半導体
装置の製造方法では上記の第一の実施の形態の半導体装
置の製造方法の内容に加えて、アニール処理をＰＯＣｌ
3雰囲気で行っている。Ｐ（リン）は、シリコン中の不
純物ゲッタサイトとして有効であることが知られてお
り、第一の実施の形態の半導体装置の製造方法に比べて
更にゲッタリング能力を向上させることができる。これ
により、本発明の第三の実施の形態の半導体装置の製造
方法では、更に、金属不純物２０のゲッタリング能力が
向上していると考えられる。
装置の製造方法では上記の第一の実施の形態の半導体装
置の製造方法の内容に加えて、アニール処理をＰＯＣｌ
3雰囲気で行っている。Ｐ（リン）は、シリコン中の不
純物ゲッタサイトとして有効であることが知られてお
り、第一の実施の形態の半導体装置の製造方法に比べて
更にゲッタリング能力を向上させることができる。これ
により、本発明の第三の実施の形態の半導体装置の製造
方法では、更に、金属不純物２０のゲッタリング能力が
向上していると考えられる。
【００３６】以上述べたように、シリコン単結晶活性層
領域３の上面に１（ｎｍ）程度の薄いブロック酸化膜５
を介して、金属不純物２０のゲッタサイトとして作用す
るポリシリコン膜６を形成し、熱処理する事によってシ
リコン単結晶活性層領域３の金属不純物２０をポリシリ
コン膜６中に取り込むことができる。
領域３の上面に１（ｎｍ）程度の薄いブロック酸化膜５
を介して、金属不純物２０のゲッタサイトとして作用す
るポリシリコン膜６を形成し、熱処理する事によってシ
リコン単結晶活性層領域３の金属不純物２０をポリシリ
コン膜６中に取り込むことができる。
【００３７】次に、本発明の第一の実施の形態の半導体
装置の製造方法で、ブロック酸化膜５の厚さを、３（ｎ
ｍ）、５（ｎｍ）、７（ｎｍ）、１０（ｎｍ）に変更し
た場合のＣ＋ｍｏｄｅ率の変化を、第一の実施の形態の
半導体装置の製造方法に記載した、ブロック酸化膜の厚
さ１（ｎｍ）の場合と比較して図３に示す。
装置の製造方法で、ブロック酸化膜５の厚さを、３（ｎ
ｍ）、５（ｎｍ）、７（ｎｍ）、１０（ｎｍ）に変更し
た場合のＣ＋ｍｏｄｅ率の変化を、第一の実施の形態の
半導体装置の製造方法に記載した、ブロック酸化膜の厚
さ１（ｎｍ）の場合と比較して図３に示す。
【００３８】ここに示したように、ブロック酸化膜５の
厚さが１（ｎｍ）の場合と３（ｎｍ）の場合ではＣ＋ｍ
ｏｄｅ率の差は殆ど無いが、５（ｎｍ）では、やや低下
し、７（ｎｍ）以上の場合は、急激に低下する。
厚さが１（ｎｍ）の場合と３（ｎｍ）の場合ではＣ＋ｍ
ｏｄｅ率の差は殆ど無いが、５（ｎｍ）では、やや低下
し、７（ｎｍ）以上の場合は、急激に低下する。
【００３９】この結果は次のことによると考えられる。
すなわち、鉄、銅等の金属元素の６００（℃）程度での
シリコン中での拡散速度は１０-8（ｃｍ2／ｓ）程度と
思われるのに対し、酸化膜中の拡散速度は１０-15（ｃ
ｍ2／ｓ）程度と考えられ、７桁程度の差があると考え
られる。これにより、ブロック酸化膜５の膜厚が７（ｎ
ｍ）程度以上の時は、金属不純物の多くはブロック酸化
膜５を通過してポリシリコン膜６に到達することができ
ず、シリコン単結晶活性層領域３に残留してしまう。こ
のため、Ｃ＋ｍｏｄｅ率は急激に低下すると考えられ
る。また、１０（ｎｍ）のブロック酸化膜５を形成した
場合には、金属不純物２０はまったくブロック酸化膜を
通過することができない。このため、ポリシリコン膜６
を形成しない従来の製造方法の場合と同等の、非常に低
いＣ＋ｍｏｄｅ率になると考えられる。
すなわち、鉄、銅等の金属元素の６００（℃）程度での
シリコン中での拡散速度は１０-8（ｃｍ2／ｓ）程度と
思われるのに対し、酸化膜中の拡散速度は１０-15（ｃ
ｍ2／ｓ）程度と考えられ、７桁程度の差があると考え
られる。これにより、ブロック酸化膜５の膜厚が７（ｎ
ｍ）程度以上の時は、金属不純物の多くはブロック酸化
膜５を通過してポリシリコン膜６に到達することができ
ず、シリコン単結晶活性層領域３に残留してしまう。こ
のため、Ｃ＋ｍｏｄｅ率は急激に低下すると考えられ
る。また、１０（ｎｍ）のブロック酸化膜５を形成した
場合には、金属不純物２０はまったくブロック酸化膜を
通過することができない。このため、ポリシリコン膜６
を形成しない従来の製造方法の場合と同等の、非常に低
いＣ＋ｍｏｄｅ率になると考えられる。
【００４０】尚、ブロック酸化膜５が１（ｎｍ）以下の
ときは、ポリシリコン膜６のＣＤＥ加工時にエッチング
ブロック膜として充分機能できず、エッチングがシリコ
ン短結晶活性層領域３に達してしまうため、ブロック酸
化膜５は１（ｎｍ）以下にすることはできない。
ときは、ポリシリコン膜６のＣＤＥ加工時にエッチング
ブロック膜として充分機能できず、エッチングがシリコ
ン短結晶活性層領域３に達してしまうため、ブロック酸
化膜５は１（ｎｍ）以下にすることはできない。
【００４１】尚、上記の各実施の形態の半導体装置の製
造方法では単結晶活性層領域をシリコンとしたが、シリ
コンに限ることはなく、シリコンとゲルマニウムの混晶
であってもよい。
造方法では単結晶活性層領域をシリコンとしたが、シリ
コンに限ることはなく、シリコンとゲルマニウムの混晶
であってもよい。
【００４２】また、上記の各実施の形態の半導体装置の
製造方法ではゲッタサイトとしてポリシリコン膜６を形
成して用いたが、金属不純物のゲッタサイトとして作用
する膜であればこれに限ることはなく、ＢＰＳＧ（ホウ
素リンシリケートガラス）、ＰＳＧ（リンシリケートガ
ラス）、ＡｓＳＧ（砒素シリケートガラス）等のシリケ
ートガラス、ＳｉＧｅ（シリコンゲルマニウム）等のシ
リコンの化合物膜を用いても良い。
製造方法ではゲッタサイトとしてポリシリコン膜６を形
成して用いたが、金属不純物のゲッタサイトとして作用
する膜であればこれに限ることはなく、ＢＰＳＧ（ホウ
素リンシリケートガラス）、ＰＳＧ（リンシリケートガ
ラス）、ＡｓＳＧ（砒素シリケートガラス）等のシリケ
ートガラス、ＳｉＧｅ（シリコンゲルマニウム）等のシ
リコンの化合物膜を用いても良い。
【００４３】上記の本発明の各実施の形態に係る半導体
装置の製造方法によれば、活性層領域の金属不純物を除
去することにより、半導体装置中の各半導体素子を、金
属不純物の少ない活性層領域に形成することができる。
装置の製造方法によれば、活性層領域の金属不純物を除
去することにより、半導体装置中の各半導体素子を、金
属不純物の少ない活性層領域に形成することができる。
【００４４】また、上記方法で得られた半導体装置で
は、各半導体素子を金属不純物の少ない活性層領域に形
成することにより、金属不純物に起因するリーク電流の
少ない良好な特性の半導体素子をもつ半導体装置を得る
ことができる。
は、各半導体素子を金属不純物の少ない活性層領域に形
成することにより、金属不純物に起因するリーク電流の
少ない良好な特性の半導体素子をもつ半導体装置を得る
ことができる。
【００４５】
【発明の効果】以上述べたように、本発明を用いること
により、従来の製造装置を用いて、シリコン単結晶活性
層領域が薄いＳＯＩ基板を用いて製造した半導体装置に
おいても、シリコン単結晶活性層領域の金属不純物を薄
い酸化膜を介して形成されたポリシリコン膜にゲッタリ
ングさせて減少させることにより、金属不純物の少ない
活性層領域を得ることができる。
により、従来の製造装置を用いて、シリコン単結晶活性
層領域が薄いＳＯＩ基板を用いて製造した半導体装置に
おいても、シリコン単結晶活性層領域の金属不純物を薄
い酸化膜を介して形成されたポリシリコン膜にゲッタリ
ングさせて減少させることにより、金属不純物の少ない
活性層領域を得ることができる。
【図１】本発明の第一、第二、第三の各実施の形態の半
導体装置の製造方法を示したものである。
導体装置の製造方法を示したものである。
【図２】本発明の第一、第二、第三の各実施の形態の半
導体装置の製造方法、および、従来の製造方法を用いて
製造したＭＯＳキャパシタのＣ＋ｍｏｄｅ率を、ＳＩＭ
ＯＸ基板、ＢＥＳＯＩ基板のそれぞれを使用した場合に
ついて比較して示したものである。
導体装置の製造方法、および、従来の製造方法を用いて
製造したＭＯＳキャパシタのＣ＋ｍｏｄｅ率を、ＳＩＭ
ＯＸ基板、ＢＥＳＯＩ基板のそれぞれを使用した場合に
ついて比較して示したものである。
【図３】本発明の第一の実施の形態の半導体装置の製造
方法で、ブロック酸化膜５の厚さを、３（ｎｍ）、５
（ｎｍ）、７（ｎｍ）、１０（ｎｍ）に変更した場合の
Ｃ＋ｍｏｄｅ率を、第一の実施の形態に記載したブロッ
ク酸化膜の厚さ１（ｎｍ）の場合と比較して示したもの
である。
方法で、ブロック酸化膜５の厚さを、３（ｎｍ）、５
（ｎｍ）、７（ｎｍ）、１０（ｎｍ）に変更した場合の
Ｃ＋ｍｏｄｅ率を、第一の実施の形態に記載したブロッ
ク酸化膜の厚さ１（ｎｍ）の場合と比較して示したもの
である。
【図４】従来の１０ミクロン程度の厚膜活性層領域を持
ったＳＯＩ基板上に、ＬＯＣＯＳ分離されたＭＯＳキャ
パシタを製造する工程の断面図を示したものである。
ったＳＯＩ基板上に、ＬＯＣＯＳ分離されたＭＯＳキャ
パシタを製造する工程の断面図を示したものである。
【図５】２００（ｎｍ）程度の薄膜活性層を持ったＳＯ
Ｉ基板上に、ＬＯＣＯＳ分離されたＭＯＳキャパシタを
製造する工程の断面図を示したものである。
Ｉ基板上に、ＬＯＣＯＳ分離されたＭＯＳキャパシタを
製造する工程の断面図を示したものである。
【符号の説明】 １・・・シリコン単結晶基板 ２・・・分離酸化膜 ３・・・シリコン単結晶活性層領域 ４・・・ＬＯＣＯＳ酸化膜 ５・・・ブロック酸化膜 ６・・・ポリシリコン膜 ７・・・熱酸化膜 ８・・・キャパシタ電極 ９・・・開口 １０・・・Ｐ型シリコン電極 ２０・・・金属不純物
Claims (8)
- 【請求項１】表面に半導体素子を形成する単結晶活性層
領域と、前記単結晶活性層領域の裏面に形成された分離
酸化膜とを具備し、前記単結晶活性層領域が、その表面
に酸化膜が形成され、前記酸化膜上にシリコンを含む多
結晶膜ないし非晶質膜が形成され、熱処理され、前記シ
リコンを含む多結晶膜ないし非晶質膜、および、前記酸
化膜が除去され、前記単結晶活性層領域表面が露出され
ることにより形成されたものであることを特徴とする半
導体装置。 - 【請求項２】前記単結晶活性層領域がシリコンを主たる
材料として構成されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】前記シリコンを含む多結晶膜ないし非晶質
膜がポリシリコン膜であることを特徴とする請求項１ま
たは請求項２に記載の半導体装置。 - 【請求項４】前記酸化膜が１（ｎｍ）ないし５（ｎｍ）
の厚さを有することを特徴とする請求項１ないし３の何
れか１項に記載の半導体装置。 - 【請求項５】裏面に分離酸化膜が形成された単結晶活性
層領域表面に半導体素子を形成する工程を含み、前記単
結晶活性層領域形成後に、前記単結晶活性層領域表面に
酸化膜を形成する工程、前記酸化膜表面にシリコンを含
む多結晶膜ないし非晶質膜を形成する工程、熱処理をす
る工程、前記シリコンを含む多結晶膜ないし非晶質膜、
および、前記酸化膜を除去し、前記単結晶表面を露出す
る工程をこの順に有することを特徴とする半導体装置の
製造方法。 - 【請求項６】前記単結晶活性層領域がシリコンを主たる
材料とすることを特徴とする請求項５に記載の半導体装
置の製造方法。 - 【請求項７】前記シリコンを含む多結晶膜ないし非晶質
膜がポリシリコン膜であることを特徴とする請求項５ま
たは請求項６に記載の半導体装置の製造方法。 - 【請求項８】前記酸化膜が１（ｎｍ）ないし５（ｎｍ）
の厚さを有することを特徴とする請求項５ないし７の何
れか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17767896A JPH1022289A (ja) | 1996-07-08 | 1996-07-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17767896A JPH1022289A (ja) | 1996-07-08 | 1996-07-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022289A true JPH1022289A (ja) | 1998-01-23 |
Family
ID=16035199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17767896A Pending JPH1022289A (ja) | 1996-07-08 | 1996-07-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022289A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000010201A1 (en) * | 1998-08-10 | 2000-02-24 | Memc Electronic Materials, Inc. | Process for metal gettering in soi substrates |
| US6724408B1 (en) | 1999-08-10 | 2004-04-20 | International Business Machines Corporation | Command line interface for a data processing system |
| US6867077B2 (en) | 2002-04-11 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2006303218A (ja) * | 2005-04-21 | 2006-11-02 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| JP2006332221A (ja) * | 2005-05-25 | 2006-12-07 | Fuji Electric Holdings Co Ltd | 半導体ウェハの不純物除去方法および半導体装置の製造方法 |
-
1996
- 1996-07-08 JP JP17767896A patent/JPH1022289A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000010201A1 (en) * | 1998-08-10 | 2000-02-24 | Memc Electronic Materials, Inc. | Process for metal gettering in soi substrates |
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| US6867077B2 (en) | 2002-04-11 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| CN100342484C (zh) * | 2002-04-11 | 2007-10-10 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
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| JP2006332221A (ja) * | 2005-05-25 | 2006-12-07 | Fuji Electric Holdings Co Ltd | 半導体ウェハの不純物除去方法および半導体装置の製造方法 |
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