JP3185396B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3185396B2 JP3185396B2 JP24244092A JP24244092A JP3185396B2 JP 3185396 B2 JP3185396 B2 JP 3185396B2 JP 24244092 A JP24244092 A JP 24244092A JP 24244092 A JP24244092 A JP 24244092A JP 3185396 B2 JP3185396 B2 JP 3185396B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline
- oxide film
- thickness
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E30/00—Energy generation of nuclear origin
- Y02E30/30—Nuclear fission reactors
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に多結晶
シリコン (Si) 層を積層してなる配線を有する半導体装
置の製造方法に関する。
シリコン (Si) 層を積層してなる配線を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】多結晶シリコン層は高純度のものが得や
すく、半導体としての性質を利用するほかに、ステップ
カバレージ性がよいことを利用して半導体基板上のゲー
ト電極あるいは配線として用いられる。表面にゲート酸
化膜を有する半導体基板に多結晶シリコンからなる配線
を直接接触させるために埋込み接触 (Buried Contact)
と呼ばれる技術がある。これは、ゲート酸化膜にフォト
リソグラフィ技術により窓を開けるために、その上に直
接レジストを塗るとゲート酸化膜の汚染が避けられな
い。そこで薄い多結晶Si層をゲート酸化膜とレジストの
間のバッファに用いる方法である。図３(a) 〜(c) はそ
のような埋込み接触の形成工程を示す。例えばｐ形のシ
リコン基板１の上にＬＯＣＯＳ法で厚い酸化膜21を形成
し、それ以外の個所にゲート酸化膜２を形成したのち、
表面の汚染を避けて連続工程で表面上に約500 Åの厚さ
の多結晶Si層３を形成し〔同図(a) 〕、その上にレジス
ト４を塗り、フォトエッチングにより窓11を開け、多結
晶Si層３をマスクにしてりんイオン12を注入し、ｎ領域
13を形成する〔同図(b) 〕。このあと、露出しているゲ
ート酸化膜２を除去し、約3000Åの厚さの多結晶Si層４
を積層する〔同図(c) 〕。これにより多結晶Si層４とシ
リコン基板１との直接コンタクトがとれる。そして、多
結晶Si層の導電性を向上させるためのドーパントをイオ
ン注入などの方法で供給する。
すく、半導体としての性質を利用するほかに、ステップ
カバレージ性がよいことを利用して半導体基板上のゲー
ト電極あるいは配線として用いられる。表面にゲート酸
化膜を有する半導体基板に多結晶シリコンからなる配線
を直接接触させるために埋込み接触 (Buried Contact)
と呼ばれる技術がある。これは、ゲート酸化膜にフォト
リソグラフィ技術により窓を開けるために、その上に直
接レジストを塗るとゲート酸化膜の汚染が避けられな
い。そこで薄い多結晶Si層をゲート酸化膜とレジストの
間のバッファに用いる方法である。図３(a) 〜(c) はそ
のような埋込み接触の形成工程を示す。例えばｐ形のシ
リコン基板１の上にＬＯＣＯＳ法で厚い酸化膜21を形成
し、それ以外の個所にゲート酸化膜２を形成したのち、
表面の汚染を避けて連続工程で表面上に約500 Åの厚さ
の多結晶Si層３を形成し〔同図(a) 〕、その上にレジス
ト４を塗り、フォトエッチングにより窓11を開け、多結
晶Si層３をマスクにしてりんイオン12を注入し、ｎ領域
13を形成する〔同図(b) 〕。このあと、露出しているゲ
ート酸化膜２を除去し、約3000Åの厚さの多結晶Si層４
を積層する〔同図(c) 〕。これにより多結晶Si層４とシ
リコン基板１との直接コンタクトがとれる。そして、多
結晶Si層の導電性を向上させるためのドーパントをイオ
ン注入などの方法で供給する。
【０００３】
【発明が解決しようとする課題】しかし、ＣＶＤ法によ
って多結晶Si層をSi基板上に成膜する際、界面層への酸
素の巻込みが避けられず、薄い界面酸化膜が生ずること
が知られている。このような界面酸化膜は、高抵抗層と
して働き、導電性を高めるために導入するドーパントの
拡散障壁となり、積層多結晶Si層の抵抗を精密に制御す
る上での障害となる。
って多結晶Si層をSi基板上に成膜する際、界面層への酸
素の巻込みが避けられず、薄い界面酸化膜が生ずること
が知られている。このような界面酸化膜は、高抵抗層と
して働き、導電性を高めるために導入するドーパントの
拡散障壁となり、積層多結晶Si層の抵抗を精密に制御す
る上での障害となる。
【０００４】本発明の目的は、このような問題を解決
し、積層多結晶Si層の抵抗の精密な制御を可能にするこ
とにある。
し、積層多結晶Si層の抵抗の精密な制御を可能にするこ
とにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基板上に２層の多結晶Si層を積
層したのち、表面から不純物を導入して低抵抗の配線層
を形成する工程を有する半導体装置の製造方法におい
て、両多結晶Si層の界面に生ずる酸化膜の厚さを１nm未
満とし、積層多結晶Si層を熱処理により再結晶化すると
ともに、積層した両層にわたって、導入された不純物濃
度をほぼ一定にせしめるものとする。そして、多結晶Si
層の成膜を減圧ＣＶＤ法で行い、界面に生ずる酸化膜の
厚さを半導体基板を挿入する際のＣＶＤ反応炉内の温度
を制御することにより１nm未満とすることが有効であ
る。尚、参考手段として、上記の製造方法において、両
多結晶Si層の界面に生じた酸化膜に損傷を与え、そのあ
との熱処理により積層多結晶Si層を再結晶化するものと
する。そして、界面酸化膜にイオン注入により損傷を与
えることが有効である。また、両多結晶Si層の結晶の連
続性を、イオンマイクロアナライザによるSi層の厚さ方
向の不純物濃度分布分析結果から判定することが、本発
明においても参考手段においても有効である。
めに、本発明は、半導体基板上に２層の多結晶Si層を積
層したのち、表面から不純物を導入して低抵抗の配線層
を形成する工程を有する半導体装置の製造方法におい
て、両多結晶Si層の界面に生ずる酸化膜の厚さを１nm未
満とし、積層多結晶Si層を熱処理により再結晶化すると
ともに、積層した両層にわたって、導入された不純物濃
度をほぼ一定にせしめるものとする。そして、多結晶Si
層の成膜を減圧ＣＶＤ法で行い、界面に生ずる酸化膜の
厚さを半導体基板を挿入する際のＣＶＤ反応炉内の温度
を制御することにより１nm未満とすることが有効であ
る。尚、参考手段として、上記の製造方法において、両
多結晶Si層の界面に生じた酸化膜に損傷を与え、そのあ
との熱処理により積層多結晶Si層を再結晶化するものと
する。そして、界面酸化膜にイオン注入により損傷を与
えることが有効である。また、両多結晶Si層の結晶の連
続性を、イオンマイクロアナライザによるSi層の厚さ方
向の不純物濃度分布分析結果から判定することが、本発
明においても参考手段においても有効である。
【０００６】
【作用】界面酸化膜の厚さが１nm以上であると、熱処理
の際、その酸化膜が障壁となって固相エピタキシャル再
結晶化が起きない。しかし、界面酸化膜の厚さが１nm未
満であれば、固相エピタキシャル再結晶化で連続的な多
結晶Si層が生ずる。界面酸化膜の厚さが１nm以上であっ
ても、積層した多結晶Si層の上からのイオン注入などに
よる原子混合 (atomic mixing)効果で酸化膜を不連続に
すると、熱処理の際に酸化膜をはさむ両多結晶Si層が固
相エピタキシャル再結晶化で連続的になる。このように
形成された連続的な多結晶Si層には、主として粒界拡散
による不純物の拡散により層厚方向に均一なドーピング
が行われる。
の際、その酸化膜が障壁となって固相エピタキシャル再
結晶化が起きない。しかし、界面酸化膜の厚さが１nm未
満であれば、固相エピタキシャル再結晶化で連続的な多
結晶Si層が生ずる。界面酸化膜の厚さが１nm以上であっ
ても、積層した多結晶Si層の上からのイオン注入などに
よる原子混合 (atomic mixing)効果で酸化膜を不連続に
すると、熱処理の際に酸化膜をはさむ両多結晶Si層が固
相エピタキシャル再結晶化で連続的になる。このように
形成された連続的な多結晶Si層には、主として粒界拡散
による不純物の拡散により層厚方向に均一なドーピング
が行われる。
【０００７】
【実施例】以下、図３と共通の部分に同一の符号を付し
た図を引用して本発明の実施例について述べる。図１、
図２に示すようにSi基板１上に20nmの厚さのゲート酸化
膜２を形成したのち、その上に縦型減圧ＣＶＤ装置を用
いて一層目の多結晶Si層３を45nmの厚さに堆積し、次い
で二層目の多結晶Si層４を250nm の厚さに形成した。そ
の際、一層目の多結晶Si層３と二層目の多結晶Si層４の
間には界面酸化膜５が生ずる〔図１(a) 、図２(a) 〕。
図１の場合は基板を装置したカセットを挿入する前のＣ
ＶＤ装置の反応炉内の温度を300 ℃にすることにより、
界面酸化膜５の厚さを１nm未満、平均値で0.５nmとし、
図２の場合は同じく反応炉内温度を600 ℃にすることに
より、界面酸化膜５の厚さを１nm以上、平均値で２nmと
した。このあと、多結晶Si層へのドーピングのためにり
んイオンを加速電圧30kV、ドーズ量1.５×1016ions／cm
2 で注入した。図１(b) 、図２(b) は注入後の状態を模
式的に示し、いずれも表面層にりん(P) 原子６が注入さ
れている。拡散のための熱処理は、Ｎ2 雰囲気中で900
℃、10分間行った。図１(c) 、図２(c) は熱処理後の状
態を模式的に示し、界面酸化膜５が２nmの場合は、熱処
理後二層目の多結晶Si層４の粒径は増大しているが、一
層目の多結晶Si層３の粒径は比較的小さいままである
〔図２(c) 〕。それに対し、界面酸化膜0.５nmの場合
は、上下の多結晶Si層３、４の結晶は連続的であり、界
面でも概ね結晶粒はエピタキシャル再結晶化しているこ
とがわかる。高分解能の透過型電子顕微鏡で観察する
と、界面酸化膜５が２nmの場合、上下の多結晶Si層３、
４は連続した界面酸化膜５により結晶的に分離している
が、界面酸化膜５が0.５nmの場合、熱処理によって上下
の多結晶Si層は結晶的に一体となっており、界面をはさ
んでSi(111) 面が連続している。図４に積層多結晶Si層
へドーピングしたＰの深さ方向濃度分布をイオンマイク
ロアナライザ (ＩＭＡ) で分析した結果を示す。線41で
示す界面酸化膜５が0.５nmの場合には、二層目の多結晶
Si層４および一層目の多結晶Si層３とも、Ｐ濃度はほぼ
一定である。これは、図１(c) に示すように粒界が上下
の多結晶Si層にわたって連続的であるため、Ｐ原子６の
粒界拡散が均一に行われたためである。一方、線42で示
す界面酸化膜５が２nmの場合には、0.５nmの場合に比べ
多結晶Si層４ではＰ濃度が低く、多結晶Si層３では逆に
Ｐ濃度は高い。これは、一層目の多結晶Si層３の結晶粒
が細かく、すなわち粒界７が多いため、図２(c) に示す
ようにより多くの粒界７にＰ６が拡散したためである。
多結晶Si層４の厚さは多結晶Si層３の厚さの５倍以上あ
るので、多結晶Si層３、４を１層としてみたときのシー
ト抵抗は界面酸化膜５が２nmのときは45Ω／□であった
のに対し、界面酸化膜５が0.５nmのときは34、5 Ω／□
で22％減少した配線が得られた。ここで重要なことは、
界面酸化膜５が１nm未満のときは再現性良くシート抵抗
値を得ることができるが、界面酸化膜５がそれより厚い
場合は厚さに応じて多結晶Si層３の結晶粒の細かさが変
化し、シート抵抗値の制御が極めて困難となることであ
る。
た図を引用して本発明の実施例について述べる。図１、
図２に示すようにSi基板１上に20nmの厚さのゲート酸化
膜２を形成したのち、その上に縦型減圧ＣＶＤ装置を用
いて一層目の多結晶Si層３を45nmの厚さに堆積し、次い
で二層目の多結晶Si層４を250nm の厚さに形成した。そ
の際、一層目の多結晶Si層３と二層目の多結晶Si層４の
間には界面酸化膜５が生ずる〔図１(a) 、図２(a) 〕。
図１の場合は基板を装置したカセットを挿入する前のＣ
ＶＤ装置の反応炉内の温度を300 ℃にすることにより、
界面酸化膜５の厚さを１nm未満、平均値で0.５nmとし、
図２の場合は同じく反応炉内温度を600 ℃にすることに
より、界面酸化膜５の厚さを１nm以上、平均値で２nmと
した。このあと、多結晶Si層へのドーピングのためにり
んイオンを加速電圧30kV、ドーズ量1.５×1016ions／cm
2 で注入した。図１(b) 、図２(b) は注入後の状態を模
式的に示し、いずれも表面層にりん(P) 原子６が注入さ
れている。拡散のための熱処理は、Ｎ2 雰囲気中で900
℃、10分間行った。図１(c) 、図２(c) は熱処理後の状
態を模式的に示し、界面酸化膜５が２nmの場合は、熱処
理後二層目の多結晶Si層４の粒径は増大しているが、一
層目の多結晶Si層３の粒径は比較的小さいままである
〔図２(c) 〕。それに対し、界面酸化膜0.５nmの場合
は、上下の多結晶Si層３、４の結晶は連続的であり、界
面でも概ね結晶粒はエピタキシャル再結晶化しているこ
とがわかる。高分解能の透過型電子顕微鏡で観察する
と、界面酸化膜５が２nmの場合、上下の多結晶Si層３、
４は連続した界面酸化膜５により結晶的に分離している
が、界面酸化膜５が0.５nmの場合、熱処理によって上下
の多結晶Si層は結晶的に一体となっており、界面をはさ
んでSi(111) 面が連続している。図４に積層多結晶Si層
へドーピングしたＰの深さ方向濃度分布をイオンマイク
ロアナライザ (ＩＭＡ) で分析した結果を示す。線41で
示す界面酸化膜５が0.５nmの場合には、二層目の多結晶
Si層４および一層目の多結晶Si層３とも、Ｐ濃度はほぼ
一定である。これは、図１(c) に示すように粒界が上下
の多結晶Si層にわたって連続的であるため、Ｐ原子６の
粒界拡散が均一に行われたためである。一方、線42で示
す界面酸化膜５が２nmの場合には、0.５nmの場合に比べ
多結晶Si層４ではＰ濃度が低く、多結晶Si層３では逆に
Ｐ濃度は高い。これは、一層目の多結晶Si層３の結晶粒
が細かく、すなわち粒界７が多いため、図２(c) に示す
ようにより多くの粒界７にＰ６が拡散したためである。
多結晶Si層４の厚さは多結晶Si層３の厚さの５倍以上あ
るので、多結晶Si層３、４を１層としてみたときのシー
ト抵抗は界面酸化膜５が２nmのときは45Ω／□であった
のに対し、界面酸化膜５が0.５nmのときは34、5 Ω／□
で22％減少した配線が得られた。ここで重要なことは、
界面酸化膜５が１nm未満のときは再現性良くシート抵抗
値を得ることができるが、界面酸化膜５がそれより厚い
場合は厚さに応じて多結晶Si層３の結晶粒の細かさが変
化し、シート抵抗値の制御が極めて困難となることであ
る。
【０００８】図５(a) 〜(c) は本発明の参考手段を示
す。この場合は、一層目の多結晶Si層３と二層目の多結
晶Si層４との間の界面に１nm以上の厚さのシリコン酸化
膜５が存在するが〔同図(a) 〕、Siを高エネルギーでイ
オン注入すると、表面からの深さｄまでの領域が非晶質
化層81となり、さらに界面酸化膜５の存在した領域にat
omic mixing により不連続になった酸化膜51だけを残
す。従って、熱処理の際に上下の多結晶Si層３、４を固
相エピタキシャル再結晶化で連続的な粗大化した多結晶
Si層８とすることができ〔同図(c) 〕、導入したＰの粒
界拡散を層厚方向に均一にする。この結果、図４の線41
のようなＰの分布を得ることができる。この方法は、界
面酸化膜が10nm程度まで厚い場合にも有効である。 な
お、図４からわかるように、熱処理後に上下の多結晶Si
層が固相エピタキシャル再結晶化で連続的な多結晶Si層
となっているかを知るためには、積層多結晶Si層の表面
から深さ方向にイオンマイクロアナライザ (ＩＭＡ) で
不純物元素の濃度分析をすることで簡易的に粒界の連続
性を判断することができる。
す。この場合は、一層目の多結晶Si層３と二層目の多結
晶Si層４との間の界面に１nm以上の厚さのシリコン酸化
膜５が存在するが〔同図(a) 〕、Siを高エネルギーでイ
オン注入すると、表面からの深さｄまでの領域が非晶質
化層81となり、さらに界面酸化膜５の存在した領域にat
omic mixing により不連続になった酸化膜51だけを残
す。従って、熱処理の際に上下の多結晶Si層３、４を固
相エピタキシャル再結晶化で連続的な粗大化した多結晶
Si層８とすることができ〔同図(c) 〕、導入したＰの粒
界拡散を層厚方向に均一にする。この結果、図４の線41
のようなＰの分布を得ることができる。この方法は、界
面酸化膜が10nm程度まで厚い場合にも有効である。 な
お、図４からわかるように、熱処理後に上下の多結晶Si
層が固相エピタキシャル再結晶化で連続的な多結晶Si層
となっているかを知るためには、積層多結晶Si層の表面
から深さ方向にイオンマイクロアナライザ (ＩＭＡ) で
不純物元素の濃度分析をすることで簡易的に粒界の連続
性を判断することができる。
【０００９】
【発明の効果】本発明によれば、積層多結晶Si層界面の
酸化膜を極く薄くすることにより、熱処理時の固相再結
晶化の過程で上下の多結晶Si層が連続的になり、粒界分
布が均一になり、導入したドーパント不純物の分布も均
一化できた。これを実現できる限界は界面の酸化膜が１
nm未満の場合である。また、参考手段によれば、界面の
酸化膜が厚い場合でも、Siイオン注入などの補助的手段
を併用して界面酸化膜に損傷を与えることで同様の効果
を得ることができた。また、本発明により、良好に拡散
処理が行われているかをＩＭＡ分析法により判定する基
準とその根拠を明確にし、実プロセスでの管理にも役立
たせることができた。
酸化膜を極く薄くすることにより、熱処理時の固相再結
晶化の過程で上下の多結晶Si層が連続的になり、粒界分
布が均一になり、導入したドーパント不純物の分布も均
一化できた。これを実現できる限界は界面の酸化膜が１
nm未満の場合である。また、参考手段によれば、界面の
酸化膜が厚い場合でも、Siイオン注入などの補助的手段
を併用して界面酸化膜に損傷を与えることで同様の効果
を得ることができた。また、本発明により、良好に拡散
処理が行われているかをＩＭＡ分析法により判定する基
準とその根拠を明確にし、実プロセスでの管理にも役立
たせることができた。
【図１】本発明の一実施例の配線形成工程を(a) ないし
(c) の順に示す断面図
(c) の順に示す断面図
【図２】比較例の配線形成工程を(a) ないし(c) の順に
示す断面図
示す断面図
【図３】埋込み接触形成工程を(a) ないし(c) の順に示
す断面図
す断面図
【図４】本発明の一実施例と比較例のＩＭＡによるＰの
深さ方向の濃度分布図
深さ方向の濃度分布図
【図５】本発明の参考手段の配線形成工程を(a) ないし
(c) の順に示す断面図
(c) の順に示す断面図
１ Si基板 ２ ゲート酸化膜 ３ 多結晶Si層第一層 ４ 多結晶Si層第二層 ５ 界面酸化膜 ６ りん原子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 21/3205 - 21/3213 H01L 21/768
Claims (3)
- 【請求項１】半導体基板上に２層の多結晶シリコン層を
積層したのち、表面から不純物を導入して低抵抗の配線
層を形成する工程を有する半導体装置の製造方法におい
て、両多結晶シリコン層の界面に生ずる酸化膜の厚さを
１nm未満とし、積層多結晶シリコン層を熱処理により再
結晶化するとともに、積層した両層にわたって、導入さ
れた不純物濃度をほぼ一定にせしめることを特徴とする
半導体装置の製造方法。 - 【請求項２】多結晶シリコン層の成膜を減圧ＣＶＤ法で
行い、界面に生ずる酸化膜の厚さを半導体基板を挿入す
る際のＣＶＤ反応炉内の温度を制御することにより１nm
未満とする請求項１記載の半導体装置の製造方法。 - 【請求項３】両多結晶シリコン層の結晶の連続性を、イ
オンマイクロアナライザによるシリコン層の厚さ方向の
不純物濃度分布分析結果から判定する請求項１あるいは
２のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24244092A JP3185396B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24244092A JP3185396B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697082A JPH0697082A (ja) | 1994-04-08 |
| JP3185396B2 true JP3185396B2 (ja) | 2001-07-09 |
Family
ID=17089125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24244092A Expired - Fee Related JP3185396B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185396B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3599290B2 (ja) * | 1994-09-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4560820B2 (ja) | 2006-06-20 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-09-11 JP JP24244092A patent/JP3185396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697082A (ja) | 1994-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6255146B1 (en) | Thin film transistor and a method of manufacturing thereof | |
| US4897368A (en) | Method of fabricating a polycidegate employing nitrogen/oxygen implantation | |
| US5334556A (en) | Method for improving gate oxide integrity using low temperature oxidation during source/drain anneal | |
| US3789504A (en) | Method of manufacturing an n-channel mos field-effect transistor | |
| US5015593A (en) | Method of manufacturing semiconductor device | |
| JPH0624226B2 (ja) | スタック形ｃｍｏｓ装置の製造方法 | |
| US5940725A (en) | Semiconductor device with non-deposited barrier layer | |
| US5712181A (en) | Method for the formation of polycide gate in semiconductor device | |
| EP0051500B1 (en) | Semiconductor devices | |
| JPH0851103A (ja) | 薄膜の生成方法 | |
| JP2799304B2 (ja) | 半導体素子のコンタクト導電層形成方法並に半導体素子のジャンクションおよびコンタクト導電層形成方法 | |
| JP3313432B2 (ja) | 半導体装置及びその製造方法 | |
| JP3185396B2 (ja) | 半導体装置の製造方法 | |
| JPH0766146A (ja) | 半導体装置の製造方法 | |
| EP0762490A2 (en) | Method of manufacturing a LDD-MOSFET | |
| JPH09172176A (ja) | Ｍｏｓデバイス製造方法 | |
| JPH0684824A (ja) | 半導体装置の製造方法 | |
| JP2882844B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP3091800B2 (ja) | Ｓｏｉ基板の製造方法 | |
| US20030062598A1 (en) | Method for manufacturing and structure of semiconductor device with sinker contact region | |
| JPH1022289A (ja) | 半導体装置およびその製造方法 | |
| US7164186B2 (en) | Structure of semiconductor device with sinker contact region | |
| KR0136532B1 (ko) | 박막트랜지스터 제조방법 | |
| JP2838315B2 (ja) | 半導体装置及びその製造方法 | |
| JP3194921B1 (ja) | 隆起型ストラップ構造ｍｏｓトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |