JP3091800B2 - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
- Publication number
- JP3091800B2 JP3091800B2 JP04331426A JP33142692A JP3091800B2 JP 3091800 B2 JP3091800 B2 JP 3091800B2 JP 04331426 A JP04331426 A JP 04331426A JP 33142692 A JP33142692 A JP 33142692A JP 3091800 B2 JP3091800 B2 JP 3091800B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- layer
- substrate
- soi
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ基板の製造方
法に関し、特に、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎの略）法によ
るＳＯＩ基板の製造方法に関する。
法に関し、特に、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎの略）法によ
るＳＯＩ基板の製造方法に関する。
【０００２】
【従来の技術】絶縁性基板上に単結晶シリコン薄膜を形
成したウェハーは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒの略）と言われ、この単結晶シリコン
薄膜上にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒの略）型電界効果トランジスタのよう
な半導体素子を形成すると、寄生容量の低減及び電流駆
動能力の増大によって、素子の高速化が図れることや、
短チャネル効果が低減されるという効果がある。従来、
ＳＯＩ構造を形成するために多くの手法が提案されてお
り、高濃度の酸素イオンをシリコン基板に注入してＳＯ
Ｉ構造を形成するというＳＩＭＯＸ法もその一つであ
る。以下、ＳＩＭＯＸ法について説明する。
成したウェハーは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒの略）と言われ、この単結晶シリコン
薄膜上にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒの略）型電界効果トランジスタのよう
な半導体素子を形成すると、寄生容量の低減及び電流駆
動能力の増大によって、素子の高速化が図れることや、
短チャネル効果が低減されるという効果がある。従来、
ＳＯＩ構造を形成するために多くの手法が提案されてお
り、高濃度の酸素イオンをシリコン基板に注入してＳＯ
Ｉ構造を形成するというＳＩＭＯＸ法もその一つであ
る。以下、ＳＩＭＯＸ法について説明する。
【０００３】ＳＩＭＯＸ法とは、例えば、シリコン基板
に、酸素イオンを加速エネルギー２００ｋｅＶ、ドーズ
量２．０×１０18／ｃｍ2 で注入し、その後、１３００
℃以上の高温でＡｒ／Ｏ2 またはＮ2 ／Ｏ2 の混合気体
中で十分に熱処理をすることにより、シリコン基板内部
に直接埋め込み膜（ＳｉＯ2 膜）を形成する方法であ
る。図４（ａ）〜（ｃ）は、ＳＩＭＯＸ法によるＳＯＩ
基板の製造方法を示す工程図である。図４（ａ）はシリ
コン基板を示す図であり、１はシリコン基板である。図
４（ｂ）は、シリコン基板１に対して、酸素イオンを注
入する工程を示した図である。シリコン基板１を５００
〜６００℃に加熱した状態で、シリコン基板１の上面か
ら酸素イオン２を、例えば、加速エネルギー２００ｋｅ
Ｖ，ドーズ量２．０×１０18／ｃｍ2 で注入する。酸素
イオン２を注入することで、シリコン基板１と酸素イオ
ン２の反応により、埋め込み絶縁膜（以下、ＳｉＯ2 膜
と称す）３が形成される。４は、ＳｉＯ2 膜３上にある
シリコン層である。図４（ｃ）は、図４（ｂ）での酸素
イオン２注入後の熱処理を行う工程を示す図である。例
えば、１３００℃以上の高温で、Ａｒ／Ｏ2 雰囲気中で
５時間程度の熱処理を行うことにより、酸素イオン２の
注入で生じた欠陥を消失させ、結晶性の回復により、単
結晶シリコン層（以下、ＳＯＩ層と称す）５を形成す
る。しかし、シリコン基板１では酸素イオン２が高注入
量で注入されるため、種々の欠陥が発生しており、１０
００℃以上の熱処理によってもこれらの欠陥は消失しな
い。逆に、高温の熱処理によって、これらの微小な欠陥
は成長し、線状の欠陥となってシリコン層４の表面から
シリコン層４とＳｉＯ2 膜３との境界面にまで達する。
これは貫通転位６と呼ばれる。さらに、熱処理の時に、
Ａｒ／Ｏ2 雰囲気中との反応を防ぐために、図４（ｄ）
に示すように、シリコン基板１の表面に保護膜７（Ｓｉ
Ｏ2 ）を形成させる場合もある。
に、酸素イオンを加速エネルギー２００ｋｅＶ、ドーズ
量２．０×１０18／ｃｍ2 で注入し、その後、１３００
℃以上の高温でＡｒ／Ｏ2 またはＮ2 ／Ｏ2 の混合気体
中で十分に熱処理をすることにより、シリコン基板内部
に直接埋め込み膜（ＳｉＯ2 膜）を形成する方法であ
る。図４（ａ）〜（ｃ）は、ＳＩＭＯＸ法によるＳＯＩ
基板の製造方法を示す工程図である。図４（ａ）はシリ
コン基板を示す図であり、１はシリコン基板である。図
４（ｂ）は、シリコン基板１に対して、酸素イオンを注
入する工程を示した図である。シリコン基板１を５００
〜６００℃に加熱した状態で、シリコン基板１の上面か
ら酸素イオン２を、例えば、加速エネルギー２００ｋｅ
Ｖ，ドーズ量２．０×１０18／ｃｍ2 で注入する。酸素
イオン２を注入することで、シリコン基板１と酸素イオ
ン２の反応により、埋め込み絶縁膜（以下、ＳｉＯ2 膜
と称す）３が形成される。４は、ＳｉＯ2 膜３上にある
シリコン層である。図４（ｃ）は、図４（ｂ）での酸素
イオン２注入後の熱処理を行う工程を示す図である。例
えば、１３００℃以上の高温で、Ａｒ／Ｏ2 雰囲気中で
５時間程度の熱処理を行うことにより、酸素イオン２の
注入で生じた欠陥を消失させ、結晶性の回復により、単
結晶シリコン層（以下、ＳＯＩ層と称す）５を形成す
る。しかし、シリコン基板１では酸素イオン２が高注入
量で注入されるため、種々の欠陥が発生しており、１０
００℃以上の熱処理によってもこれらの欠陥は消失しな
い。逆に、高温の熱処理によって、これらの微小な欠陥
は成長し、線状の欠陥となってシリコン層４の表面から
シリコン層４とＳｉＯ2 膜３との境界面にまで達する。
これは貫通転位６と呼ばれる。さらに、熱処理の時に、
Ａｒ／Ｏ2 雰囲気中との反応を防ぐために、図４（ｄ）
に示すように、シリコン基板１の表面に保護膜７（Ｓｉ
Ｏ2 ）を形成させる場合もある。
【０００４】次に、ＳＯＩ基板を製造するのに採用され
ているイオン注入条件について下記に記述する。図５
は、酸素イオン２注入量に対するシリコン基板１中の酸
素濃度を表す図である。ここでは、加速エネルギーを２
００ｋｅＶとする。図において、酸素イオン２の注入量
が少ないと、酸素はシリコン基板１内でガウス分布をと
り、シリコン基板１中でＳｉＯ2 膜３は形成されない。
しかし、酸素イオン２の注入量が、シリコン基板１中で
ＳｉＯ2 膜３が形成されるのに必要な臨界注入量（１．
３５×１０18／ｃｍ2 ）以上になると、注入ピーク付近
の酸素濃度が、ＳｉＯ2 中に含まれる１ｃｍ3 当たりの
酸素原子の数、即ち、ＳｉＯ2 の化学量論的濃度（４．
４×１０22／ｃｍ3 ）を越える。そのため、過剰の酸素
は分布の裾野に向かって拡散してゆき、シリコン基板１
と反応してＳｉＯ2 を形成し、シリコン基板１内で急峻
な界面のＳｉＯ2 膜３を得ることができる。この時の反
応を式で表すと次のようになる。 ｘＳｉ＋２Ｏｉ→ＳｉＯ2 ＋（ｘ−１）Ｓｉｉ ……………………（１） （Ｏｉ：格子間酸素、Ｓｉｉ：格子間シリコン）ここ
で、格子間酸素とは格子の間に割り込んだ他の原子とは
結合していない酸素原子であり、格子間シリコンとは格
子の間に割り込んだ他の原子とは結合していないシリコ
ン原子である。臨界注入量以上の酸素イオン２を注入す
ることにより、ＳｉＯ2 は生成されるが、同時に起こる
体積増加を緩和するために格子間シリコンの放出が起こ
る。この格子間シリコンは、シンクとなるシリコン基板
１の表面に吸収される。しかし、酸素イオン２の注入量
の増加に伴い、発生する格子間シリコンの数が増加し、
やがて、過剰の格子間シリコンは互いに合体して、シリ
コン層４の層中に欠陥として残る。この欠陥が、後の熱
処理の段階で、シリコン基板１の表面とＳｉＯ2 膜３と
の間に固定された貫通転位６として安定化し、シリコン
基板１の結晶品質を劣化させる原因となる。
ているイオン注入条件について下記に記述する。図５
は、酸素イオン２注入量に対するシリコン基板１中の酸
素濃度を表す図である。ここでは、加速エネルギーを２
００ｋｅＶとする。図において、酸素イオン２の注入量
が少ないと、酸素はシリコン基板１内でガウス分布をと
り、シリコン基板１中でＳｉＯ2 膜３は形成されない。
しかし、酸素イオン２の注入量が、シリコン基板１中で
ＳｉＯ2 膜３が形成されるのに必要な臨界注入量（１．
３５×１０18／ｃｍ2 ）以上になると、注入ピーク付近
の酸素濃度が、ＳｉＯ2 中に含まれる１ｃｍ3 当たりの
酸素原子の数、即ち、ＳｉＯ2 の化学量論的濃度（４．
４×１０22／ｃｍ3 ）を越える。そのため、過剰の酸素
は分布の裾野に向かって拡散してゆき、シリコン基板１
と反応してＳｉＯ2 を形成し、シリコン基板１内で急峻
な界面のＳｉＯ2 膜３を得ることができる。この時の反
応を式で表すと次のようになる。 ｘＳｉ＋２Ｏｉ→ＳｉＯ2 ＋（ｘ−１）Ｓｉｉ ……………………（１） （Ｏｉ：格子間酸素、Ｓｉｉ：格子間シリコン）ここ
で、格子間酸素とは格子の間に割り込んだ他の原子とは
結合していない酸素原子であり、格子間シリコンとは格
子の間に割り込んだ他の原子とは結合していないシリコ
ン原子である。臨界注入量以上の酸素イオン２を注入す
ることにより、ＳｉＯ2 は生成されるが、同時に起こる
体積増加を緩和するために格子間シリコンの放出が起こ
る。この格子間シリコンは、シンクとなるシリコン基板
１の表面に吸収される。しかし、酸素イオン２の注入量
の増加に伴い、発生する格子間シリコンの数が増加し、
やがて、過剰の格子間シリコンは互いに合体して、シリ
コン層４の層中に欠陥として残る。この欠陥が、後の熱
処理の段階で、シリコン基板１の表面とＳｉＯ2 膜３と
の間に固定された貫通転位６として安定化し、シリコン
基板１の結晶品質を劣化させる原因となる。
【０００５】貫通転位６の密度は、イオン注入条件に依
存している。図６はＳＯＩ層中の転位密度の酸素イオン
注入量および加速電圧依存性を示した図である。図６に
示すように、酸素イオンの注入量が増加するほど、ま
た、加速電圧が低いほど転位密度は増加する傾向にあ
る。そこで、貫通転位６を発生させずに良質なＳｉＯ2
膜３を形成させるために、注入量と欠陥密度の相関性を
利用したマルチイオン注入（多段注入）法がある。この
方法は、転位密度を低減させるために、従来に比べて注
入量を低くして（０．５〜１．０×１０18／ｃｍ2 ）酸
素イオン注入を行い、次に熱処理により結晶性の回復と
ＳｉＯ2 の析出を図った後、所定の注入量を得るため
に、この注入・熱処理の工程を数回繰り返す方法であ
る。この方法では、Ｓｉ／ＳｉＯ2 界面が非常に急峻
で、ＳＯＩ層内の転位密度も１０3 ／ｃｍ2以下のきわ
めて良質のＳｉＯ2 膜を有するＳＯＩ基板が実現でき
る。しかし、この方法では、プロセスが煩雑化するため
商業的な量産に適さない。
存している。図６はＳＯＩ層中の転位密度の酸素イオン
注入量および加速電圧依存性を示した図である。図６に
示すように、酸素イオンの注入量が増加するほど、ま
た、加速電圧が低いほど転位密度は増加する傾向にあ
る。そこで、貫通転位６を発生させずに良質なＳｉＯ2
膜３を形成させるために、注入量と欠陥密度の相関性を
利用したマルチイオン注入（多段注入）法がある。この
方法は、転位密度を低減させるために、従来に比べて注
入量を低くして（０．５〜１．０×１０18／ｃｍ2 ）酸
素イオン注入を行い、次に熱処理により結晶性の回復と
ＳｉＯ2 の析出を図った後、所定の注入量を得るため
に、この注入・熱処理の工程を数回繰り返す方法であ
る。この方法では、Ｓｉ／ＳｉＯ2 界面が非常に急峻
で、ＳＯＩ層内の転位密度も１０3 ／ｃｍ2以下のきわ
めて良質のＳｉＯ2 膜を有するＳＯＩ基板が実現でき
る。しかし、この方法では、プロセスが煩雑化するため
商業的な量産に適さない。
【０００６】また、ＳＯＩ基板が薄膜ＳＯＩ／ＭＯＳ型
電界効果トランジスタ作成用基板として用いられるため
には、ＳＯＩ層の膜厚が１０００Å以下であることが要
求される。図７は、ＳＯＩ層の膜厚の酸素イオン注入量
および加速電圧依存性を示した図である。ＳＯＩ層の膜
厚は図７に示すように、酸素イオン注入量が増加するほ
ど、また、加速電圧が低いほど薄くすることができる。
しかし、これらの条件は、いずれも転位密度を増加させ
るため、ＳＯＩ層の膜厚と転位密度の両方を満足させる
手法はまだ開発されていない。さらに、ＳＩＭＯＸ法に
おけるイオン注入および熱処理の工程においては、シリ
コン基板１が装置から不純物汚染を受けるという問題が
残されている。
電界効果トランジスタ作成用基板として用いられるため
には、ＳＯＩ層の膜厚が１０００Å以下であることが要
求される。図７は、ＳＯＩ層の膜厚の酸素イオン注入量
および加速電圧依存性を示した図である。ＳＯＩ層の膜
厚は図７に示すように、酸素イオン注入量が増加するほ
ど、また、加速電圧が低いほど薄くすることができる。
しかし、これらの条件は、いずれも転位密度を増加させ
るため、ＳＯＩ層の膜厚と転位密度の両方を満足させる
手法はまだ開発されていない。さらに、ＳＩＭＯＸ法に
おけるイオン注入および熱処理の工程においては、シリ
コン基板１が装置から不純物汚染を受けるという問題が
残されている。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
製造方法によるＳＯＩ基板においては、貫通転位が残留
したり、不純物で汚染されたりするため、結晶品質が劣
り、該ＳＯＩ基板上にＭＯＳ型電界効果トランジスタを
作成すると、ゲート酸化膜形成時にゲート酸化膜に欠陥
や不純物が取り込まれることによる耐圧不良や、空乏層
内に存在する欠陥により発生した発生電流による消費電
力の増加をひきおこし、デバイスの特性を劣化させると
いう問題点があった。さらに、貫通転位を残留させず
に、膜厚１０００Å以下の薄膜ＳＯＩ層を得ることがで
きないため、薄膜ＳＯＩ／ＭＯＳ型電界効果トランジス
タ作成用基板に適さないという問題点があった。
製造方法によるＳＯＩ基板においては、貫通転位が残留
したり、不純物で汚染されたりするため、結晶品質が劣
り、該ＳＯＩ基板上にＭＯＳ型電界効果トランジスタを
作成すると、ゲート酸化膜形成時にゲート酸化膜に欠陥
や不純物が取り込まれることによる耐圧不良や、空乏層
内に存在する欠陥により発生した発生電流による消費電
力の増加をひきおこし、デバイスの特性を劣化させると
いう問題点があった。さらに、貫通転位を残留させず
に、膜厚１０００Å以下の薄膜ＳＯＩ層を得ることがで
きないため、薄膜ＳＯＩ／ＭＯＳ型電界効果トランジス
タ作成用基板に適さないという問題点があった。
【０００８】本発明は上記のような問題点を解消するた
めになされたもので、ＳＯＩ層の結晶性および不純物汚
染を改善し、かつ、ＳＯＩ層の膜厚を１０００Å以下に
形成することのできるＳＯＩ基板の製造方法を提供する
ことを目的とする。
めになされたもので、ＳＯＩ層の結晶性および不純物汚
染を改善し、かつ、ＳＯＩ層の膜厚を１０００Å以下に
形成することのできるＳＯＩ基板の製造方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るシリコン
基板の製造方法は、シリコン基板の第１の表面に多結晶
シリコン層を積層させる工程と、前記シリコン基板の第
１の表面からイオン注入を行い、シリコン基板中にシリ
コン酸化膜を形成させる工程と、前記多結晶シリコン層
とシリコン酸化膜との間のシリコン層に対し、熱処理を
行う工程とを備えたものである。
基板の製造方法は、シリコン基板の第１の表面に多結晶
シリコン層を積層させる工程と、前記シリコン基板の第
１の表面からイオン注入を行い、シリコン基板中にシリ
コン酸化膜を形成させる工程と、前記多結晶シリコン層
とシリコン酸化膜との間のシリコン層に対し、熱処理を
行う工程とを備えたものである。
【００１０】また、前記多結晶シリコン層の代わりに、
アモルファスシリコン層を積層させたものである。
アモルファスシリコン層を積層させたものである。
【００１１】さらに、この発明に係るシリコン基板の製
造方法は、シリコン基板の第１の表面からイオン注入を
行い、シリコン基板中に第１のシリコン酸化膜を形成さ
せる工程と、前記第１のシリコン酸化膜上のシリコン層
の表面の素子形成領域外に第２のシリコン酸化膜を形成
させる工程と、前記シリコン層の表面及び第２のシリコ
ン酸化膜の表面に多結晶シリコン層を積層させる工程
と、前記多結晶シリコン層を積層させた後に前記シリコ
ン層に対し、熱処理を行う工程と、前記熱処理工程の後
に前記シリコン酸化膜をストッパー膜として前記多結晶
シリコン層を研磨除去する工程と、前記研磨除去する工
程の後に前記シリコン層の表面に残されている多結晶シ
リコン層を選択エッチングによって除去する工程とを備
えたものである。
造方法は、シリコン基板の第１の表面からイオン注入を
行い、シリコン基板中に第１のシリコン酸化膜を形成さ
せる工程と、前記第１のシリコン酸化膜上のシリコン層
の表面の素子形成領域外に第２のシリコン酸化膜を形成
させる工程と、前記シリコン層の表面及び第２のシリコ
ン酸化膜の表面に多結晶シリコン層を積層させる工程
と、前記多結晶シリコン層を積層させた後に前記シリコ
ン層に対し、熱処理を行う工程と、前記熱処理工程の後
に前記シリコン酸化膜をストッパー膜として前記多結晶
シリコン層を研磨除去する工程と、前記研磨除去する工
程の後に前記シリコン層の表面に残されている多結晶シ
リコン層を選択エッチングによって除去する工程とを備
えたものである。
【００１２】
【作用】この発明の製造方法では、シリコン基板の第１
の表面に多結晶層を積層させてから、前記シリコン基板
中にシリコン酸化膜を形成させるイオン注入を行い、イ
オン注入の後に熱処理を行うので、ＳｉＯ2 の形成に伴
ってシリコン酸化膜上のシリコン層内に発生する多量の
格子間シリコンを多結晶層内の結晶粒界が吸収し、前記
シリコン層内で貫通転位が発生するのを防止できる。ま
た、多結晶層の膜厚により、酸素イオンの注入深さを浅
くし、薄膜ＳＯＩ層を形成できる。
の表面に多結晶層を積層させてから、前記シリコン基板
中にシリコン酸化膜を形成させるイオン注入を行い、イ
オン注入の後に熱処理を行うので、ＳｉＯ2 の形成に伴
ってシリコン酸化膜上のシリコン層内に発生する多量の
格子間シリコンを多結晶層内の結晶粒界が吸収し、前記
シリコン層内で貫通転位が発生するのを防止できる。ま
た、多結晶層の膜厚により、酸素イオンの注入深さを浅
くし、薄膜ＳＯＩ層を形成できる。
【００１３】また、イオン注入の後に第１のシリコン酸
化膜上のシリコン層の表面の素子形成領域外に第２のシ
リコン酸化膜を形成し、前記シリコン層の表面及びシリ
コン酸化膜の表面に多結晶層を積層させてからシリコン
層に対して熱処理を行うので、上述したように素子形成
領域下のシリコン層内で貫通転位が発生するのを防止で
きる。さらに、前記第２のシリコン酸化膜をストッパー
膜として前記多結晶層を研磨除去し、前記シリコン層の
表面に残されている多結晶層を選択エッチングによって
除去するので、多結晶層と第２のシリコン酸化膜との研
磨速度の違いにより第２のシリコン酸化膜がストッパー
層となり、多結晶層の膜厚を第２のシリコン酸化膜の膜
厚と同じ厚さに薄く形成できるので、多結晶層のエッチ
ング時間を短くすることができ、多結晶層のエッチング
に伴ってシリコン層がオーバーエッチングされるのを防
止できる。よって、シリコン層の膜厚を均一にすること
ができる。
化膜上のシリコン層の表面の素子形成領域外に第２のシ
リコン酸化膜を形成し、前記シリコン層の表面及びシリ
コン酸化膜の表面に多結晶層を積層させてからシリコン
層に対して熱処理を行うので、上述したように素子形成
領域下のシリコン層内で貫通転位が発生するのを防止で
きる。さらに、前記第２のシリコン酸化膜をストッパー
膜として前記多結晶層を研磨除去し、前記シリコン層の
表面に残されている多結晶層を選択エッチングによって
除去するので、多結晶層と第２のシリコン酸化膜との研
磨速度の違いにより第２のシリコン酸化膜がストッパー
層となり、多結晶層の膜厚を第２のシリコン酸化膜の膜
厚と同じ厚さに薄く形成できるので、多結晶層のエッチ
ング時間を短くすることができ、多結晶層のエッチング
に伴ってシリコン層がオーバーエッチングされるのを防
止できる。よって、シリコン層の膜厚を均一にすること
ができる。
【００１４】
【実施例】実施例１．図１は、この発明の一実施例を示
すＳＯＩ基板の製造方法を示す工程図である。図におい
て、１〜５は、従来技術と同一または相当する部分を示
す。８はポリシリコン層である。次に、製造工程につい
て説明する。基本的な製造工程は従来技術で述べたもの
とほぼ同一であるので、従来技術と異なる点のみを説明
する。図１（ａ）に示すように、酸素イオン注入前にシ
リコン基板１表面にポリシリコン層を積層させる。図１
（ｂ）に示すように、酸素イオン２を注入させることに
より、ＳｉＯ2 膜３が形成される。４はＳｉＯ2 膜３上
のシリコン層である。次に図１（ｃ）に示すように、１
３００℃程度の熱処理を行うと、シリコン層４の結晶性
改善が行われ、ＳＯＩ層５が得られる。熱処理後、図１
（ｄ）に示すように、表面のポリシリコン層８を選択エ
ッチング除去することにより、結晶性の改善された良質
のＳＯＩ基板が得られる。
すＳＯＩ基板の製造方法を示す工程図である。図におい
て、１〜５は、従来技術と同一または相当する部分を示
す。８はポリシリコン層である。次に、製造工程につい
て説明する。基本的な製造工程は従来技術で述べたもの
とほぼ同一であるので、従来技術と異なる点のみを説明
する。図１（ａ）に示すように、酸素イオン注入前にシ
リコン基板１表面にポリシリコン層を積層させる。図１
（ｂ）に示すように、酸素イオン２を注入させることに
より、ＳｉＯ2 膜３が形成される。４はＳｉＯ2 膜３上
のシリコン層である。次に図１（ｃ）に示すように、１
３００℃程度の熱処理を行うと、シリコン層４の結晶性
改善が行われ、ＳＯＩ層５が得られる。熱処理後、図１
（ｄ）に示すように、表面のポリシリコン層８を選択エ
ッチング除去することにより、結晶性の改善された良質
のＳＯＩ基板が得られる。
【００１５】このポリシリコン層８には、格子間シリコ
ンのシンクと成り得る結晶粒界が多数存在している。イ
オン注入時および熱処理時のＳｉＯ2 の形成に伴って発
生する多量の格子間シリコンを吸収することができ、欠
陥の発生、成長を大幅に抑制できる。例えば、酸素イオ
ンを加速エネルギー２００ｋｅＶ、ドーズ量２．０×１
０18／ｃｍ2 の注入条件で作成したＳＯＩ層５の転位密
度は、従来の１．０×１０8 ／ｃｍ2 から１．０×１０
3 ／ｃｍ2 程度に大幅に低減でき、著しく結晶性が改善
される。
ンのシンクと成り得る結晶粒界が多数存在している。イ
オン注入時および熱処理時のＳｉＯ2 の形成に伴って発
生する多量の格子間シリコンを吸収することができ、欠
陥の発生、成長を大幅に抑制できる。例えば、酸素イオ
ンを加速エネルギー２００ｋｅＶ、ドーズ量２．０×１
０18／ｃｍ2 の注入条件で作成したＳＯＩ層５の転位密
度は、従来の１．０×１０8 ／ｃｍ2 から１．０×１０
3 ／ｃｍ2 程度に大幅に低減でき、著しく結晶性が改善
される。
【００１６】次に、ＳＯＩ層５の薄膜化について記述す
る。図１（ｂ）に示すように、ポリシリコン層８を通過
させて、酸素イオン２が注入されるので、酸素イオン２
の侵入深さは、ポリシリコン層８がない場合に比べ、ポ
リシリコン層８膜厚分だけ浅くなる。例えば、酸素イオ
ンを加速エネルギー２００ｋｅＶ、ドーズ量２．０×１
０18／ｃｍ2 の条件で注入すると、図６より、約２００
０ÅのＳＯＩ層５が形成されるが、この発明において
は、ポリシリコン層８の膜厚を所望の膜厚のＳＯＩ層５
が得られるように設定することにより、容易にＳＯＩ層
の膜厚を１０００Å以下の薄膜に形成させることができ
る。例えば、ポリシリコン層８の膜厚を１５００Åに設
定することにより、膜厚５００Åの薄膜ＳＯＩ層５を得
ることが可能である。
る。図１（ｂ）に示すように、ポリシリコン層８を通過
させて、酸素イオン２が注入されるので、酸素イオン２
の侵入深さは、ポリシリコン層８がない場合に比べ、ポ
リシリコン層８膜厚分だけ浅くなる。例えば、酸素イオ
ンを加速エネルギー２００ｋｅＶ、ドーズ量２．０×１
０18／ｃｍ2 の条件で注入すると、図６より、約２００
０ÅのＳＯＩ層５が形成されるが、この発明において
は、ポリシリコン層８の膜厚を所望の膜厚のＳＯＩ層５
が得られるように設定することにより、容易にＳＯＩ層
の膜厚を１０００Å以下の薄膜に形成させることができ
る。例えば、ポリシリコン層８の膜厚を１５００Åに設
定することにより、膜厚５００Åの薄膜ＳＯＩ層５を得
ることが可能である。
【００１７】さらに、ポリシリコン層８をシリコン基板
１に積層すると、シリコン中の不純物をゲッタリングす
る作用がある。よって、この積層したポリシリコン層８
は、イオン注入および熱処理時に混入されている不純物
をゲッタリングし、ＳＯＩ層５中の不純物を大幅に低減
することが可能である。
１に積層すると、シリコン中の不純物をゲッタリングす
る作用がある。よって、この積層したポリシリコン層８
は、イオン注入および熱処理時に混入されている不純物
をゲッタリングし、ＳＯＩ層５中の不純物を大幅に低減
することが可能である。
【００１８】この実施例においては、従来技術で示した
マルチイオン注入法のように工程が煩雑でないため、量
産性に優れた製造方法である。また、ＳＯＩ基板５の上
にＭＯＳ型電界効果トランジスタを構成した場合、ゲー
ト酸化膜の耐圧不良は改善され、リーク電流の１つの原
因である転位により発生した発生電流が減少するので、
ソースドレイン間の接合リーク電流が低減され、消費電
力を減らすことができる。
マルチイオン注入法のように工程が煩雑でないため、量
産性に優れた製造方法である。また、ＳＯＩ基板５の上
にＭＯＳ型電界効果トランジスタを構成した場合、ゲー
ト酸化膜の耐圧不良は改善され、リーク電流の１つの原
因である転位により発生した発生電流が減少するので、
ソースドレイン間の接合リーク電流が低減され、消費電
力を減らすことができる。
【００１９】実施例２．上記実施例１では、酸素イオン
注入から熱処理の工程まで同一のポリシリコン層を用い
たが、図２（ａ）に示すように、酸素イオン注入後さら
にポリシリコン層８を積層しても、また、図２（ｂ）〜
（ｃ）に示すように酸素イオン注入後、いったんポリシ
リコン層８を除去し、新しくポリシリコン層８を積層し
てもよく、上記実施例１と同様の効果を奏する。
注入から熱処理の工程まで同一のポリシリコン層を用い
たが、図２（ａ）に示すように、酸素イオン注入後さら
にポリシリコン層８を積層しても、また、図２（ｂ）〜
（ｃ）に示すように酸素イオン注入後、いったんポリシ
リコン層８を除去し、新しくポリシリコン層８を積層し
てもよく、上記実施例１と同様の効果を奏する。
【００２０】実施例３．さらに、転位密度低減と不純物
汚染低減の効果のみを考えれば、酸素イオン注入時ある
いは熱処理時のどちらか一つの工程のみポリシリコン層
８を積層して処理を行っても上記効果を得ることが可能
である。
汚染低減の効果のみを考えれば、酸素イオン注入時ある
いは熱処理時のどちらか一つの工程のみポリシリコン層
８を積層して処理を行っても上記効果を得ることが可能
である。
【００２１】実施例４．上記実施例１では、格子間シリ
コンのシンクおよび酸素イオン侵入深さ制御のためにポ
リシリコン層８を積層した場合について述べたが、表面
層は格子間シリコンのシンクとなれば他の材料の多結晶
層またはアモルファス層（アモルファスシリコン層を含
む）およびシリコン表面にダメージ処理を施したもので
もよく、上記実施例１と同様の効果を奏する。
コンのシンクおよび酸素イオン侵入深さ制御のためにポ
リシリコン層８を積層した場合について述べたが、表面
層は格子間シリコンのシンクとなれば他の材料の多結晶
層またはアモルファス層（アモルファスシリコン層を含
む）およびシリコン表面にダメージ処理を施したもので
もよく、上記実施例１と同様の効果を奏する。
【００２２】実施例５．また、上記実施例１では、シリ
コン半導体基板と、イオン注入原子として酸素を用いて
説明したが、イオン注入法により、半導体基板中に絶縁
物を形成できるものであれば、いずれの半導体基板とイ
オン原子を用いても同様の効果が得られることはいうま
でもない。
コン半導体基板と、イオン注入原子として酸素を用いて
説明したが、イオン注入法により、半導体基板中に絶縁
物を形成できるものであれば、いずれの半導体基板とイ
オン原子を用いても同様の効果が得られることはいうま
でもない。
【００２３】実施例６．図３はこの発明の他の実施例を
示すＳＯＩ基板の製造方法を示す工程図である。図にお
いて、１〜５は、従来技術と同一または相当する部分を
示す。８はポリシリコン層、９はＳｉＯ2 薄膜、１０は
素子形成領域である。次に、製造工程について説明す
る。基本的な製造工程は、従来技術で述べたものとほぼ
同一であるので、従来技術と異なる点のみを説明する。
まずはじめに図３（ａ）に示すように、酸素イオン２を
加速エネルギー１５０ｋｅＶ、ドーズ量２．０×１０18
／ｃｍ2 で注入させ、ＳｉＯ2 膜３を形成する。４はＳ
ｉＯ2 膜３上のシリコン層である。次に、図３（ｂ）お
よび（ｃ）に示すように、通常のパターニングの技法を
用いて素子形成領域外に膜厚３００ÅのＳｉＯ2 薄膜９
を形成し、素子形成領域１０を露出させる。さらに図３
（ｄ）に示すように、シリコン基板１の全表面に膜厚５
０００Åのポリシリコン層８を積層させ、その後、図３
（ｅ）に示すように、シリコン層４に対し、Ａｒ＋１％
Ｏ2 の雰囲気中で１３００℃、６時間の熱処理を行う。
該熱処理によって、シリコン層４の結晶性は改善され、
膜厚１０００ÅのＳＯＩ層５が得られる。次に、図３
（ｆ）に示すように、ＳｉＯ2 薄膜９をストッパー層と
して、ポリシリコン層８を研磨除去する。次に、図３
（ｇ）に示すように、ＳｉＯ2 薄膜９を選択エッチング
により除去し、膜厚３００Åのポリシリコン層８を残
す。さらに、図３（ｈ）に示すように、ポリシリコン層
８を選択エッチングにより除去し、結晶性の改善された
良質のＳＯＩ基板を形成する。
示すＳＯＩ基板の製造方法を示す工程図である。図にお
いて、１〜５は、従来技術と同一または相当する部分を
示す。８はポリシリコン層、９はＳｉＯ2 薄膜、１０は
素子形成領域である。次に、製造工程について説明す
る。基本的な製造工程は、従来技術で述べたものとほぼ
同一であるので、従来技術と異なる点のみを説明する。
まずはじめに図３（ａ）に示すように、酸素イオン２を
加速エネルギー１５０ｋｅＶ、ドーズ量２．０×１０18
／ｃｍ2 で注入させ、ＳｉＯ2 膜３を形成する。４はＳ
ｉＯ2 膜３上のシリコン層である。次に、図３（ｂ）お
よび（ｃ）に示すように、通常のパターニングの技法を
用いて素子形成領域外に膜厚３００ÅのＳｉＯ2 薄膜９
を形成し、素子形成領域１０を露出させる。さらに図３
（ｄ）に示すように、シリコン基板１の全表面に膜厚５
０００Åのポリシリコン層８を積層させ、その後、図３
（ｅ）に示すように、シリコン層４に対し、Ａｒ＋１％
Ｏ2 の雰囲気中で１３００℃、６時間の熱処理を行う。
該熱処理によって、シリコン層４の結晶性は改善され、
膜厚１０００ÅのＳＯＩ層５が得られる。次に、図３
（ｆ）に示すように、ＳｉＯ2 薄膜９をストッパー層と
して、ポリシリコン層８を研磨除去する。次に、図３
（ｇ）に示すように、ＳｉＯ2 薄膜９を選択エッチング
により除去し、膜厚３００Åのポリシリコン層８を残
す。さらに、図３（ｈ）に示すように、ポリシリコン層
８を選択エッチングにより除去し、結晶性の改善された
良質のＳＯＩ基板を形成する。
【００２４】本実施例の製造方法においては、ＳＯＩ層
５の膜厚が１０００Åに形成されるような酵素イオン注
入条件を採用したとしても、シリコン層４上に積層され
たポリシリコン層８の作用（実施例１に詳細記述）によ
り、ＳＯＩ層５中に貫通転位が発生するのを抑制するこ
とができ、結晶性の改善されたＳＯＩ層５を得ることが
できる。さらに、ＳｉＯ2薄膜９のストッパー層の効果
によりポリシリコン層８の膜厚を３００Åと薄くするこ
とができ、これにより、ポリシリコン層８のエッチング
時間を短くすることができるので、ポリシリコン層８の
エッチングに伴ってＳＯＩ層がオーバーエッチングされ
るのを防止できる。よって、上記実施例１よりもＳＯＩ
層５の膜厚均一性が良好なＳＯＩ基板を得ることができ
る。
５の膜厚が１０００Åに形成されるような酵素イオン注
入条件を採用したとしても、シリコン層４上に積層され
たポリシリコン層８の作用（実施例１に詳細記述）によ
り、ＳＯＩ層５中に貫通転位が発生するのを抑制するこ
とができ、結晶性の改善されたＳＯＩ層５を得ることが
できる。さらに、ＳｉＯ2薄膜９のストッパー層の効果
によりポリシリコン層８の膜厚を３００Åと薄くするこ
とができ、これにより、ポリシリコン層８のエッチング
時間を短くすることができるので、ポリシリコン層８の
エッチングに伴ってＳＯＩ層がオーバーエッチングされ
るのを防止できる。よって、上記実施例１よりもＳＯＩ
層５の膜厚均一性が良好なＳＯＩ基板を得ることができ
る。
【００２５】従来の製造方法によるＳＯＩ基板の転位密
度が１．０×１０8 ／ｃｍ2 であるのに対し、本実施例
を採用することにより作成されたＳＯＩ基板の転位密度
は１．０×１０3 ／ｃｍ2 である。つまり、従来に比べ
て、ＳＯＩ基板の転位密度は大幅に低減され、結晶性も
著しく改善されることになる。さらに、膜厚均一性につ
いてであるが、本実施例を採用することにより、ポリシ
リコン層８を用いない従来の製造方法によるＳＯＩ基板
の膜厚均一性と同程度の０．１±０．０１μｍと良好に
することができる。
度が１．０×１０8 ／ｃｍ2 であるのに対し、本実施例
を採用することにより作成されたＳＯＩ基板の転位密度
は１．０×１０3 ／ｃｍ2 である。つまり、従来に比べ
て、ＳＯＩ基板の転位密度は大幅に低減され、結晶性も
著しく改善されることになる。さらに、膜厚均一性につ
いてであるが、本実施例を採用することにより、ポリシ
リコン層８を用いない従来の製造方法によるＳＯＩ基板
の膜厚均一性と同程度の０．１±０．０１μｍと良好に
することができる。
【００２６】実施例７．上記実施例６では、ＳｉＯ2 薄
膜９を選択エッチングにより除去した後に、ポリシリコ
ン層８を選択エッチングにより除去したが、ポリシリコ
ン層８を選択エッチングした後に、ＳｉＯ2 薄膜９を選
択エッチングしても実施例６と同様に、結晶性の改善さ
れた良質のＳＯＩ基板を形成できる。
膜９を選択エッチングにより除去した後に、ポリシリコ
ン層８を選択エッチングにより除去したが、ポリシリコ
ン層８を選択エッチングした後に、ＳｉＯ2 薄膜９を選
択エッチングしても実施例６と同様に、結晶性の改善さ
れた良質のＳＯＩ基板を形成できる。
【００２７】
【発明の効果】以上のように、この発明のＳＯＩ基板の
製造方法によれば、シリコン基板表面に多結晶シリコン
層を積層させてから熱処理を行うことにより、欠陥の発
生源である格子間シリコンのシンクを供給することがで
き、さらに多結晶シリコン層は不純物のゲッタリング作
用をもつことから、積層させた多結晶シリコン層に欠陥
をトラップし、後に除去することにより下層の半導体層
そのものに欠陥や不純物（金属等）を残さず、不純物汚
染の少ない結晶性の優れた膜厚１０００Å以下のＳＯＩ
層を持つＳＯＩ基板を得られる。
製造方法によれば、シリコン基板表面に多結晶シリコン
層を積層させてから熱処理を行うことにより、欠陥の発
生源である格子間シリコンのシンクを供給することがで
き、さらに多結晶シリコン層は不純物のゲッタリング作
用をもつことから、積層させた多結晶シリコン層に欠陥
をトラップし、後に除去することにより下層の半導体層
そのものに欠陥や不純物（金属等）を残さず、不純物汚
染の少ない結晶性の優れた膜厚１０００Å以下のＳＯＩ
層を持つＳＯＩ基板を得られる。
【００２８】また、シリコン基板表面の素子形成領域外
に、ストッパー膜としてのＳｉＯ2薄膜を形成した後に
多結晶シリコン層を積層させ、多結晶シリコン層を研磨
除去し、さらにシリコン基板上に残された多結晶シリコ
ン層を選択エッチングすることにより、多結晶シリコン
層の選択エッチングの時間を短くすることができるの
で、多結晶シリコン層の選択エッチングに伴うＳＯＩ層
のオーバーエッチングを防止でき、膜厚均一性が良好な
ＳＯＩ基板を得られる。
に、ストッパー膜としてのＳｉＯ2薄膜を形成した後に
多結晶シリコン層を積層させ、多結晶シリコン層を研磨
除去し、さらにシリコン基板上に残された多結晶シリコ
ン層を選択エッチングすることにより、多結晶シリコン
層の選択エッチングの時間を短くすることができるの
で、多結晶シリコン層の選択エッチングに伴うＳＯＩ層
のオーバーエッチングを防止でき、膜厚均一性が良好な
ＳＯＩ基板を得られる。
【図１】この発明の実施例１を示すＳＯＩ基板の製造工
程図である。
程図である。
【図２】この発明の実施例２を示すＳＯＩ基板の製造工
程図である。
程図である。
【図３】この発明の実施例６を示すＳＯＩ基板の製造工
程図である。
程図である。
【図４】ＳＩＭＯＸ法による従来のＳＯＩ基板の製造工
程図である。
程図である。
【図５】酸素イオン注入量に対するシリコン基板中の酸
素濃度を表す図である。
素濃度を表す図である。
【図６】ＳＯＩ層中の転位密度の酸素イオン注入量およ
び加速電圧依存性を示した図である。
び加速電圧依存性を示した図である。
【図７】ＳＯＩ層の膜厚の酸素イオン注入量および加速
電圧依存性を示した図である。
電圧依存性を示した図である。
１ シリコン基板 ２ 酸素イオン ３ 埋め込み絶縁膜（ＳｉＯ2 膜） ４ シリコン層 ５ 単結晶シリコン層（ＳＯＩ層） ６ 貫通転位 ８ ポリシリコン層 ９ ＳｉＯ2 薄膜 １０ 素子形成領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 正 伊丹市瑞原４丁目１番地 三菱電機株式 会社 エル・エス・アイ研究所内 (56)参考文献 特開 平２−237033（ＪＰ，Ａ) 特開 平４−737（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 21/76 H01L 27/12
Claims (3)
- 【請求項１】 シリコン基板の第１の表面に多結晶シリ
コン層を積層させる工程と、 前記シリコン基板の第１の表面からイオン注入を行い、
シリコン基板中にシリコン酸化膜を形成させる工程と、 前記多結晶シリコン層とシリコン酸化膜との間のシリコ
ン層に対し、熱処理を行う工程とを備えたことを特徴と
するＳＯＩ基板の製造方法。 - 【請求項２】 前記多結晶シリコン層の代わりに、アモ
ルファスシリコン層を積層させることを特徴とする請求
項第１項記載のＳＯＩ基板の製造方法。 - 【請求項３】 シリコン基板の第１の表面からイオン注
入を行い、シリコン基板中に第１のシリコン酸化膜を形
成させる工程と、 前記第１のシリコン酸化膜上のシリコン層の表面の素子
形成領域外に第２のシリコン酸化膜を形成させる工程
と、 前記シリコン層の表面及び第２のシリコン酸化膜の表面
に多結晶シリコン層を積層させる工程と、 前記多結晶シリコン層を積層させた後に前記シリコン層
に対し、熱処理を行う工程と、 前記熱処理工程の後、前記第２のシリコン酸化膜をスト
ッパー膜として前記第２のシリコン酸化膜表面まで前記
多結晶シリコン層を研磨除去する工程と、 前記研磨除去する工程の後に前記第１のシリコン酸化膜
上の前記シリコン層の表面に残されている多結晶シリコ
ン層を選択エッチングによって除去する工程とを備えた
ことを特徴とするＳＯＩ基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/017,257 US5441899A (en) | 1992-02-18 | 1993-02-12 | Method of manufacturing substrate having semiconductor on insulator |
| EP93102468A EP0556795B1 (en) | 1992-02-18 | 1993-02-17 | Method of manufacturing substrate having semiconductor on insulator |
| DE69333173T DE69333173T2 (de) | 1992-02-18 | 1993-02-17 | Verfahren zur Herstellung eines Substrates mit einer Halbleiterschicht auf einem Isolator |
| US08/444,590 US5616507A (en) | 1992-02-18 | 1995-05-19 | Method of manufacturing substrate having semiconductor on insulator |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060692 | 1992-02-18 | ||
| JP4-30606 | 1992-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299349A JPH05299349A (ja) | 1993-11-12 |
| JP3091800B2 true JP3091800B2 (ja) | 2000-09-25 |
Family
ID=12308537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04331426A Expired - Lifetime JP3091800B2 (ja) | 1992-02-18 | 1992-12-11 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091800B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193072A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体基板の製造方法 |
| USRE43450E1 (en) | 1994-09-29 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating semiconductor thin film |
| JP4559397B2 (ja) * | 1994-09-29 | 2010-10-06 | 株式会社半導体エネルギー研究所 | 結晶性珪素膜の作製方法、及び薄膜トランジスタの作製方法 |
-
1992
- 1992-12-11 JP JP04331426A patent/JP3091800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05299349A (ja) | 1993-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5616507A (en) | Method of manufacturing substrate having semiconductor on insulator | |
| US5244819A (en) | Method to getter contamination in semiconductor devices | |
| JP2752799B2 (ja) | Ｓｏｉ基板の製造方法 | |
| US5334556A (en) | Method for improving gate oxide integrity using low temperature oxidation during source/drain anneal | |
| JP2003282885A (ja) | 半導体装置およびその製造方法 | |
| US6670259B1 (en) | Inert atom implantation method for SOI gettering | |
| JP3091800B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2004055838A (ja) | 薄膜トランジスタの製造方法 | |
| JP2800743B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH07273121A (ja) | 半導体装置の製造方法 | |
| JP3538679B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPS6120337A (ja) | 半導体装置の製造方法 | |
| IE52979B1 (en) | Method of manufacturing a semiconductor device | |
| JPH1022289A (ja) | 半導体装置およびその製造方法 | |
| JP2811763B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| US5391509A (en) | Method of manufacturing a semiconductor device forming a high concentration impurity region through a CVD insulating film | |
| US5635752A (en) | Semiconductor device having source and drain regions which include horizontally extending secondary defect layers | |
| JPH06283421A (ja) | Ｓｏｉ基板およびその製造方法 | |
| JP3384439B2 (ja) | 半導体装置の製造方法 | |
| JP3185396B2 (ja) | 半導体装置の製造方法 | |
| JP2773203B2 (ja) | 半導体装置の製造方法 | |
| JPH04186634A (ja) | 薄膜半導体装置の製造方法 | |
| JPH11150118A (ja) | 半導体装置の製造方法 | |
| JP3346060B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH07201873A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000704 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 13 |