JPH11150118A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11150118A
JPH11150118A JP25527398A JP25527398A JPH11150118A JP H11150118 A JPH11150118 A JP H11150118A JP 25527398 A JP25527398 A JP 25527398A JP 25527398 A JP25527398 A JP 25527398A JP H11150118 A JPH11150118 A JP H11150118A
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amorphous silicon
film
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Kosuke Miyoshi
康介 三好
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清一 獅子口
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Abstract

(57)【要約】 【課題】 シリコン基板にゲート電極を形成する方法に
おいて、重金属汚染によるゲート酸化膜耐圧特性や接合
リーク特性の劣化を防止する。 【解決手段】 シリコン基板１００上にゲート酸化膜１
０１及び非晶質シリコン膜１０２を形成する。非晶質シ
リコン膜１０２にシリコン酸化膜１０５をマスクとして
酸素イオン１０６をイオン注入する。シリコン基板１０
０に熱処理を施し、酸素注入領域に重金属をゲッタリン
グさせ、その領域をドライエッチングにより除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、シリコン基板の最表面のデバイス活
性領域の重金属をゲッタリングする方法に関するもので
ある。
【０００２】
【従来の技術】近年、半導体素子の微細化，高集積化に
伴い、半導体素子の製造工程における微量な重金属汚染
が半導体素子の電気特性に悪影響を及ぼすことが指摘さ
れている。
【０００３】微量な重金属による汚染は、ゲート酸化膜
の近傍に存在してＭＯＳトランジスタの酸化膜耐圧を劣
化させたり、あるいはトレンチ容量素子の容量絶縁膜近
傍に存在して電荷保持特性を劣化させたりする。さらに
は、禁制帯中に深いエネルギー準位をつくって少数キャ
リヤの再結合中心となり、ＰＮ接合のリーク電流を増大
させたりする。
【０００４】このようなシリコン基板表面近傍の素子活
性領域に存在する重金属をゲッタリングする方法の一例
が、特開平１−２６８５６号公報に記載されている。
【０００５】特開平１−２６８５６号公報に記載された
重金属のゲッタリング方法を図２３〜図２５を用いて説
明する。特開平１−２６８５６号公報に記載された重金
属のゲッタリング方法は、まず図２３（ａ）に示される
ように、シリコン基板８００上にゲート酸化膜８０１が
形成される。
【０００６】次に、図２３（ｂ）に示されるように、ゲ
ート酸化膜８０１上にゲート電極となる多結晶シリコン
膜８０２が形成される。
【０００７】引続いて、図２４（ｃ）に示されるよう
に、多結晶シリコン膜８０２中にＢ（ボロン）イオン８
０３が１×１０15／ｃｍ2〜１×１０16／ｃｍ2の濃度範
囲でイオン注入される。
【０００８】さらに、図２４（ｄ）に示されるように、
多結晶シリコン膜８０２中にＰ（リン）イオン８０４が
５×１０13／ｃｍ2〜５×１０14／ｃｍ2の濃度範囲でイ
オン注入される。
【０００９】次に、ボロンとリンがドーピングされた多
結晶シリコン膜８０２中に熱処理が行なわれると、ゲー
ト酸化膜８０１中に存在する金属８０６（図２５
（ｅ））は図２５（ｆ）に示されるように、多結晶シリ
コン膜８０５中にゲッタリングされる。
【００１０】以上のように、特開平１−２６８５６号公
報に記載された重金属のゲッタリング方法は、ゲート電
極のシート抵抗に大きな影響を及ぼさない程度のＰをド
ープすることにより、ゲート絶縁膜中の金属などをゲッ
タリングし、半導体素子の電気特性（トランジスタのし
きい値電圧など）の変動を抑制するものである。
【００１１】
【発明が解決しようとする課題】しかしながら、特開平
１−２６８５６号公報に記載された重金属のゲッタリン
グ方法では、後工程での熱処理を受けて、多結晶シリコ
ン膜８０２中にゲッタリングされた重金属は再放出さ
れ、その再放出された重金属は、シリコン基板の表面近
傍の素子活性領域に存在し、半導体素子の電気特性に悪
影響を及ぼすという問題がある。
【００１２】本発明の目的は、ゲート酸化膜やトレンチ
容量絶縁膜の近傍の素子活性領域に存在する重金属を有
効にゲッタリングする半導体装置の製造方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、基板上の素
子領域に存在する重金属を該素子領域以外にゲッタリン
グし、重金属がゲッタリングされた領域を除去するもの
である。
【００１４】また前記素子領域をマスクして、該素子領
域以外の領域にイオンを注入し、かつ、前記素子領域以
外の領域での結晶粒径を小さくするための熱処理を行な
い、さらに、再度前記デバイス活性領域をマスクして、
デバイス活性領域以外の領域をエッチングにより除去す
るものである。
【００１５】また本発明に係る半導体装置の製造方法
は、基板上の重金属が存在する素子領域を金属シリサイ
ド化して、該素子領域内に重金属を固定するものであ
る。
【００１６】また前記素子領域内で、イオンの注入、及
び前記素子領域の結晶粒径を小さくするための熱処理を
行ない、さらに、前記素子領域に対して金属シリサイド
化して、該素子領域内に重金属を固定するものである。
【００１７】また本発明に係る半導体装置の製造方法
は、シリコン基板上に非晶質シリコン膜を形成する工程
と、前記非晶質シリコン膜の一部にその導電型を決定し
ない不純物元素を導入する工程と、前記シリコン基板を
熱処理することによって前記非晶質シリコン膜を多結晶
シリコン膜に変換する工程と、前記不純物元素を導入し
た多結晶シリコン膜の一部を除去する工程とを含むもの
である。
【００１８】また本発明に係る半導体装置の製造方法
は、シリコン基板上に非晶質シリコン膜を形成する工程
と、前記非晶質シリコン膜の一部にその導電型を決定し
ない不純物元素を導入する工程と、前記シリコン基板を
熱処理することによって前記非晶質シリコン膜を多結晶
シリコン膜に変換する工程と、前記不純物元素を導入し
た多結晶シリコン膜の一部を金属シリサイド化する工程
とを含むものである。
【００１９】また本発明に係る半導体装置の製造方法
は、シリコン基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に非晶質シリコン膜を形成する工程
と、前記非晶質シリコン膜上にシリコン酸化膜からなる
マスクパターンを形成する工程と、前記非晶質シリコン
膜にその導電型を決定しない不純物元素イオンをイオン
注入をする工程と、前記シリコン基板を熱処理すること
によって前記非晶質シリコン膜を多結晶シリコン膜に変
換する工程と、前記導電型を決定しない不純物元素がイ
オン注入された多結晶シリコン膜をドライエッチングに
より除去してゲート電極を形成する工程とを含むもので
ある。
【００２０】また本発明に係る半導体装置の製造方法
は、シリコン基板にトレンチを形成する工程と、前記シ
リコン基板に非晶質シリコン膜を形成して前記トレンチ
を充填する工程と、前記非晶質シリコン膜の表面部にそ
の導電型を決定しない不純物元素をイオン注入する工程
と、前記シリコン基板を熱処理することによって前記非
晶質シリコン膜を多結晶シリコン膜に変換する工程と、
前記シリコン基板表面上に存在する前記多結晶シリコン
膜を除去する工程とを含むものである。
【００２１】また本発明に係る半導体装置の製造方法
は、シリコン基板にトレンチを形成する工程と、前記シ
リコン基板に第１の非晶質シリコン膜を形成し前記トレ
ンチを充填する工程と、前記第１の非晶質シリコン膜上
にその導電型を決定しない不純物元素が導入された第２
の非晶質シリコン膜を形成する工程と、前記シリコン基
板を熱処理することによって前記第１および第２の非晶
質シリコン膜を多結晶シリコン膜に変換する工程と、前
記シリコン基板表面上に存在する多結晶化した前記第２
の非晶質シリコン膜を除去する工程とを含むものであ
る。
【００２２】また本発明に係る半導体装置の製造方法
は、シリコン基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に非晶質シリコン膜を形成する工程
と、前記非晶質シリコン膜の表面部にその導電型を決定
しない不純物元素イオンをイオン注入する工程と、前記
シリコン基板を熱処理することによって前記非晶質シリ
コン膜を多結晶シリコン膜に変換する工程と、前記多結
晶シリコン膜をパターニングしゲート電極を形成する工
程と、前記シリコン基板に金属シリサイドを形成する工
程とを含むものである。
【００２３】また本発明に係る半導体装置の製造方法
は、シリコン基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に第１の非晶質シリコン膜を形成す
る工程と、前記非晶質シリコン膜上にその導電型を決定
しない不純物元素が導入された第２の非晶質シリコン膜
を形成する工程と、前記シリコン基板を熱処理すること
によって前記第１および２の非晶質シリコン膜を多結晶
シリコン膜に変換する工程と、前記多結晶シリコン膜を
パターニングしゲート電極を形成する工程と、前記シリ
コン基板に金属シリサイドを形成する工程とを含むもの
である。
【００２４】また前記導電型を決定しない不純物元素
は、酸素、窒素またはハロゲン元素の中から選ばれた元
素である。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
【００２６】多結晶膜中にゲッタリングされた重金属が
後工程での熱処理で再放出されないようにするために
は、重金属がゲッタリングされた領域を除去してしまう
か、または再放出しないように重金属を固着すればよ
い。
【００２７】本発明の第１の方法においては、基板上の
素子領域に存在する重金属を該素子領域以外にゲッタリ
ングし、重金属がゲッタリングされた領域を除去するも
のであり、前記素子領域をマスクして、該素子領域以外
の領域にイオンを注入し、かつ、前記素子領域以外の領
域での結晶粒径を小さくするための熱処理を行ない、さ
らに、再度前記デバイス活性領域をマスクして、デバイ
ス活性領域以外の領域をエッチングにより除去するもの
である。
【００２８】次に、素子領域がゲート電極である場合を
具体例として説明する。ゲート電極となる非晶質シリコ
ン膜上に、シリコン酸化膜のマスクパターンを形成し、
非晶質シリコン膜中に酸素又は窒素イオンを注入し、熱
処理（結晶化）を行なう。
【００２９】酸素または窒素イオンが注入された領域
は、シリコン酸化膜にマスキングされて注入されない領
域に比べて、結晶粒の成長が抑制され、結晶粒径が小さ
くなる。多結晶シリコン膜中の結晶粒界では、格子不整
合によるひずみ場が形成されることによって、重金属が
ゲッタリングされることが知られている。
【００３０】結晶粒径が小さいほど単位体積当たりのゲ
ッタリングサイトが増加するため、ゲート酸化膜および
トレンチ容量絶縁膜近傍や基板表面のデバイス活性領域
に存在する重金属は、多結晶化したシリコン膜中のより
結晶粒径が小さい領域、すなわち酸素または窒素がドー
ピングされた領域に優先的にゲッタリングされる。
【００３１】その後、シリコン酸化膜をマスクとして多
結晶シリコン膜をドライエッチング法により除去して形
成されたゲート電極は、重金属をほとんど含まないた
め、その後の熱処理工程で重金属が再放出することはな
い。
【００３２】また本方法は、トレンチ容量電極形成工程
にも応用可能である。この場合、トレンチ容量電極とな
る非晶質シリコン膜の表面部に酸素または窒素をイオン
注入するか、もしくは、第１の非晶質シリコン膜を形成
した後、酸素または窒素をドーピングした第２の非晶質
シリコンを形成する。
【００３３】その後、熱処理を行ない非晶質シリコンを
結晶化すると、トレンチ近傍のデバイス活性領域に存在
する重金属は、多結晶化したシリコン膜中のより結晶粒
径が小さい領域、すなわち酸素または窒素がドーピング
された領域に優先的にゲッタリングされる。
【００３４】その後、シリコン基板上のトレンチ上部に
存在する重金属を含んだ多結晶シリコン膜を除去すれ
ば、トレンチ部に形成された容量電極は重金属をほとん
ど含まないため、その後の熱処理工程で重金属が再放出
することはない。
【００３５】また本発明の第２の方法においては、基板
上の重金属が存在する素子領域を金属シリサイド化し
て、該素子領域内に重金属を固定するものであり、前記
素子領域内で、イオンの注入、及び前記素子領域の結晶
粒径を小さくするための熱処理を行ない、さらに、前記
素子領域に対して金属シリサイド化して、該素子領域内
に重金属を固定するものである。
【００３６】次に、素子領域がゲート電極である場合を
具体例として説明する。ゲート電極となる第１の多結晶
シリコン膜の最表面にイオン注入によって酸素または窒
素イオンをドーピングするか、もしくは第１の多結晶シ
リコン膜上にその導電型を決定しない不純物（酸素また
は窒素）をドーピングした第２の多結晶シリコン膜を形
成する。
【００３７】このような構造をもつ非晶質シリコン膜を
熱処理によって結晶化すると、第１の多結晶シリコン膜
の上部に存在する酸素または窒素がドーピングされた領
域は、その結晶粒径が第１の多結晶シリコン膜の結晶粒
径に比べ小さくなるため、前記本発明の第１の方法と同
様に、格子不整合によるひずみ場が増加し、ゲッタリン
グ能力が増加する。
【００３８】したがって、ゲート酸化膜近傍のデバイス
活性領域に存在する重金属は、第１の多結晶シリコン膜
の上部に存在する酸素または窒素がドーピングされた領
域に優先的にゲッタリングされる。
【００３９】このような状態で、ゲート電極のパターニ
ング、サイドウォール膜の形成後、拡散層およびゲート
電極の金属シリサイド化を行なうと、第１の多結晶シリ
コン膜の上部に存在する酸素、窒素またはハロゲンがド
ーピングされた領域にゲッタリングされていた重金属も
同時に金属シリサイド化され、ゲート電極に固着され
る。
【００４０】したがって、その後の熱処理工程で重金属
が再放出することはない。これらの方法を用いれば、重
金属がゲート酸化膜近傍やトレンチ容量素子近傍といっ
た基板表面の素子活性領域から効果的に除去されるた
め、ゲート酸化膜耐圧、電荷保持特性および接合リーク
特性などの劣化を抑制できる。
【００４１】次に、本発明の具体例を実施形態として図
面を用いて説明する。
【００４２】（実施形態１）図１〜図５は、本発明の実
施形態１に係る半導体装置の製造方法をゲート電極の形
成工程に適用した場合を工程順に示す断面図である。
【００４３】まず、図１（ａ）に示すように、シリコン
基板１００上にゲート酸化膜１０１を形成する。
【００４４】次に、図１（ｂ）に示すように、ゲート酸
化膜１０１上にゲート電極となる非晶質シリコン膜１０
２を公知のＣＶＤ法を用いて形成する。
【００４５】引続いて、図２（ｃ）に示すように、非晶
質シリコン膜１０２上にシリコン酸化膜１０３を公知の
ＣＶＤ法を用いて形成する。
【００４６】さらに、図２（ｄ）に示すように、シリコ
ン酸化膜１０３上にフォトレジスト１０４を塗布し、公
知のフォトリソグラフィー技術を用いてゲート電極のパ
ターニングを行なう。
【００４７】次に、図３（ｅ）に示すように、フォトレ
ジスト１０４をマスクとして、不要なシリコン酸化膜１
０３を公知のドライエッチング技術を用いて除去し、シ
リコン酸化膜１０３からなるシリコン酸化膜パターン１
０５を形成する。
【００４８】引続いて、フォトレジスト１０４を除去し
た後、図３（ｆ）に示すように、シリコン酸化膜パター
ン１０５をマスクとして、非晶質シリコン膜１０２に酸
素イオン１０６を注入し、非晶質シリコン膜１０２中に
高濃度酸素注入領域１０７を形成する。
【００４９】酸素イオン１０６の注入ドーズ量は、１×
１０15／ｃｍ2〜１×１０17／ｃｍ2の濃度範囲であり、
好ましくは１×１０16／ｃｍ2で注入する。また、注入
エネルギーは、酸素イオン１０６が非晶質シリコン膜１
０２を突き抜けてしまわないようなエネルギー値に設定
すればよく、例えば、非晶質シリコン膜１０２の膜厚が
０．２μｍの場合、注入エネルギーは４０〜６０ＫｅＶ
の範囲に設定すればよい。
【００５０】次に、図４（ｇ）に示すように、非晶質シ
リコン膜１０２を窒素雰囲気中で熱処理し、多結晶シリ
コン膜にする。
【００５１】その熱処理条件としては、例えば９５０℃
で３０分程度行なう。このとき、高濃度酸素注入領域１
０７は、シリコン酸化膜１０５によってマスクされた非
酸素注入領域に比べ、その結晶粒径が小さくなり、ゲッ
タリングサイトとなる結晶粒界の密度が増加するため、
ゲッタリング能力が向上する。
【００５２】従って、ゲート酸化膜１０１や基板表面近
傍の素子活性領域１０８に存在する重金属１０９（図４
（ｈ））は図５（ｉ）に示すように、多結晶シリコン膜
１０２中の高濃度酸素注入領域１０７に選択的にゲッタ
リングされる。
【００５３】引き続いて、図５（ｊ）に示すように、シ
リコン酸化膜パターン１０５をマスクとして、多結晶シ
リコン膜１０２を公知のドライエッチング技術を用いて
除去し、ゲート電極１１０を形成する。
【００５４】図６は、本発明の実施形態１に係る製造方
法を用いて形成した半導体素子における重金属分布を示
す図である。
【００５５】図６から明らかなように、シリコン酸化膜
１０５にマスクされて酸素イオン１０６が注入されない
領域（図６の（ａ））には、ほとんど重金属が存在しな
いのに対して、酸素イオン１０６が注入された領域（図
６の（ｂ））では、多結晶シリコン膜中に重金属が存在
していることが分かる。
【００５６】本発明の実施形態１によれば、重金属１０
９を多く含んだ高濃度酸素注入領域１０８が除去されて
残留した多結晶シリコン膜、すなわちゲート電極１１０
には、重金属がほとんど存在しない。
【００５７】したがって、図５（ｊ）に続く後工程の半
導体素子製造工程における各種の熱処理によってゲート
電極１１０にゲッタリングされた重金属が再放出するこ
とがなくなるため、ゲート酸化膜１１０の耐圧特性や接
合リーク特性の劣化を防止することができる。
【００５８】なお、本発明の実施形態１では、ゲート電
極１１０の形成時にシリコン酸化膜をマスクとして多結
晶シリコンをドライエッチングで除去しているが、この
シリコン酸化膜の存在が後工程において不都合を生じる
場合は、酸素イオン注入＋結晶化熱処理を行なった後
に、一旦シリコン酸化膜をウェットエッチングによって
除去し、その後、改めてフォトレジストによってマスク
パターンを形成するようにしてもよい。
【００５９】（実施形態２）図７〜図１０は、本発明の
実施形態２に係る半導体装置の製造方法をトレンチ容量
電極の形成工程に適用した場合を工程順に示す断面図で
ある。
【００６０】本発明の実施形態２に係る半導体装置の製
造方法では、まず、図７（ａ）に示すように、シリコン
基板３００上にフォトレジスト３０１を塗布し、公知の
リソグラフィー技術を用いてトレンチ形成のためのパタ
ーニングを行なう。
【００６１】次に、図７（ｂ）に示すように、公知のド
ライエッチング技術を用いて、フォトレジスト３０１を
マスクとして、シリコン基板３００にトレンチ３０２を
形成する。
【００６２】引き続いて、フォトレジスト３０１を除去
した後、図８（ｃ）に示すように、シリコン基板３００
を熱酸化処理し、トテンチ３０２の表層にトレンチ容量
絶縁膜３０３を形成する。
【００６３】次に、図８（ｄ）に示すように、トテンチ
容量絶縁膜３０３上に容量電極となる非晶質シリコン膜
３０４を形成する。
【００６４】さらに、図９（ｅ）に示すように、非晶質
シリコン膜３０４の表面部に酸素イオン３０５を注入
し、高濃度酸素注入領域３０６を形成する。
【００６５】続いて、図９（ｆ）に示すように、シリコ
ン基板３００に熱処理を施し、非晶質シリコン膜３０４
を多結晶シリコン膜３０７に変換する。
【００６６】この熱処理は、例えば、窒素雰囲気中、９
５０℃の温度で３０分間行なう。このとき、高酸素濃度
注入領域３０６は、微細な結晶粒を有する多結晶シリコ
ン膜３０８に変換されるため、トレンチ容量部のシリコ
ン基板表面近傍に存在する重金属３０９（図１０
（ｇ））は、微細な結晶粒を有する多結晶シリコン膜３
０８に優先的にゲッタリングされる（図１０（ｈ））。
【００６７】次に、図１０（ｉ）に示すように、微細な
結晶粒を有する多結晶シリコン膜３０８をエッチングに
より除去する。
【００６８】本発明の実施形態２によれば、残留した多
結晶シリコン膜３０７は、図１０（ｉ）に続く後工程で
の熱処理工程によって重金属を放出することはなく、こ
の多結晶シリコン膜３０７をトレンチ容量電極として用
いれば、電荷保持特性の劣化を防止することができる。
【００６９】（実施形態３）図１１〜図１３は、本発明
の実施形態３に係る半導体装置の製造方法をトレンチ容
量電極の形成工程に適用した場合を工程順に示す断面図
である。
【００７０】本発明の実施形態３に係る半導体装置の製
造方法は、図７（ａ）〜（ｃ）に示される段階までは、
実施形態２と同様な工程で行われる。
【００７１】実施形態２では、図８（ｄ）及び（ｅ）に
示す工程段階にて、シリコン基板上に非晶質シリコン膜
を形成した後、酸素イオン注入を行なっている。
【００７２】これに対して、本発明の実施形態３では、
図１１（ａ）に示すように、シリコン基板４００上に第
１の非晶質シリコン膜４０４をＣＶＤ法により形成す
る。
【００７３】続けて、図１１（ｂ）に示すように、第１
の非晶質シリコン膜４０４上に、ＣＶＤ法を用いて酸素
がドーピングされた第２の非晶質シリコン膜４０６を形
成する。
【００７４】第２の非晶質シリコン膜４０６は、ＳｉＨ
4＋Ｎ2Ｏの混合ガスを用いて、５５０℃程度の温度で成
長させる。ガスの混合比は、ＳｉＨ4の分圧が６０ｐａ
に対してＮ2Ｏの分圧が３．０ｐａで行なう。
【００７５】引き続いて、図１２（ｃ）に示すように、
シリコン基板４００に窒素雰囲気中、９５０℃で３０分
の熱処理を施し、第１の非晶質シリコン膜４０４および
第２の非晶質シリコン膜４０６を結晶化して、多結晶シ
リコン膜にする。
【００７６】このとき、酸素がドーピングされている第
２の非晶質シリコン膜４０６は、平均結晶粒径１５ｎｍ
の第２の多結晶シリコン膜４０８に、酸素がドーピング
されていない第１の非晶質シリコン膜４０４は平均結晶
粒径２００ｎｍの第１の多結晶シリコン膜４０７にな
る。
【００７７】このとき、トレンチ近傍に存在する重金属
４０９（図１２（ｄ））は、図１３（ｅ）に示すよう
に、ゲッタリングサイトとなる結晶粒界の密度が増大し
てゲッタリング能力が向上した第２の多結晶シリコン膜
４０８に優先的にゲッタリングされる。
【００７８】引き続いて、図１３（ｆ）に示すように、
第２の多結晶シリコン膜４０８を除去する。
【００７９】その結果、実施形態２と同様に、重金属汚
染の少ないトレンチ容量素子及びデバイス活性領域を形
成することができる。
【００８０】（実施形態４）図１４〜図１９は、本発明
の実施形態４に係る半導体装置の製造方法をゲート電極
形成工程及びソース・ドレイン領域形成工程に適用した
場合を工程順に示す断面図である。
【００８１】本発明の実施形態４に係る半導体装置の製
造方法では図１４（ａ）に示すように、シリコン基板５
００上にゲート酸化膜５０１を形成する。
【００８２】次に、図１４（ｂ）に示すように、ゲート
酸化膜上５０１に非晶質シリコン膜５０２を公知のＣＶ
Ｄ技術を用いて約０．２５μｍ程度形成する。
【００８３】続いて、図１５（ｃ）に示すように、非晶
質シリコン膜５０２の表面に酸素イオン５０３をイオン
注入し、高濃度酸素領域５０４を形成する。
【００８４】ここで、酸素イオン注入の注入エネルギー
は、１０〜２０ＫｅＶのエネルギー範囲に設定され、好
ましくは１５ＫｅＶで注入する。また、注入ドーズ量
は、１×１０15／ｃｍ2〜１×１０17／ｃｍ2の濃度範囲
に設定され、好ましくは１×１０16／ｃｍ2で注入す
る。
【００８５】引き続いて、図１５（ｄ）に示すように、
シリコン基板５００に対して９５０℃で３０分間、窒素
雰囲気中の熱処理を施し、非晶質シリコン５０２を多結
晶シリコン膜５０５にする。
【００８６】このとき、高濃度酸素注入領域５０４は、
酸素が注入されていない領域に比べて、結晶粒の成長が
抑制されるため、微細な結晶粒をもつ多結晶シリコン膜
５０６になる。
【００８７】その結果、この領域では、ゲッタリングサ
イトとなる結晶粒界の密度が増加するため、ゲッタリン
グ能力が向上する。
【００８８】したがって、ゲート酸化膜５０１や素子活
性領域５０７に存在する重金属５０８（図１５（ｄ））
は図１６（ｅ）に示すように、ゲート電極となる多結晶
シリコン膜５０５の最上部に存在する微細な結晶粒をも
つ多結晶シリコン膜５０６に優先的にゲッタリングされ
る。このときの半導体素子中の重金属分布を図２０に示
す。
【００８９】次に、図１６（ｆ）に示すように、多結晶
シリコン膜５０５上にフォトレジスト５０９を塗布し、
公知のフォトリソグラフィー技術を用いてゲート電極の
パターニングを行なう。
【００９０】次に、図１７（ｇ）に示すように、フォト
レジスト５０９をマスクとして、多結晶シリコン膜５０
５を公知のドライエッチング技術を用いて除去し、ゲー
ト電極５１０を形成する。
【００９１】さらに、図１７（ｈ）に示すように、ゲー
ト電極５１０上に公知のＣＶＤ技術を用いてシリコン酸
化膜５１１を形成する。
【００９２】次に、図１８（ｉ）に示すように、公知の
ドライエッチングを用いてシリコン酸化膜５１１をエッ
チバックし、ゲート電極５１０にサイドウォール５１２
を形成する。
【００９３】さらに、図１８（ｊ）に示すように、公知
のスパッタ法によりチタン膜５１３をシリコン基板５０
０の表面に被着する。
【００９４】次に、図１９（ｋ）に示すように、シリコ
ン基板５００を窒素雰囲気中で加熱し、拡散層上および
ゲート電極上のチタン膜５１３をシリサイド化する。
【００９５】最後に、拡散層とゲート電極以外の部分に
残る未反応チタン５１４をウェットエッチングで選択的
に除去し、図１９（ｌ）に示すように、サリサイド構造
を形成する。
【００９６】本発明の実施形態４によれば、重金属が優
先的にゲッタリングされていた第２の多結晶シリコン膜
は、チタンと反応してシリサイド化するため、ゲッタリ
ングされた重金属は、ゲート電極表面のシリサイド膜中
に固着される。
【００９７】したがって、図１９（ｌ）に続く後工程の
熱処理によってゲート酸化膜や素子活性領域に重金属が
再放出することはなくなり、ゲート酸化膜の耐圧特性や
接合リーク特性の劣化を防止することができる。
【００９８】（実施形態５）図２１〜図２２は、本発明
の実施形態５に係る半導体装置の製造方法をゲート電極
形成工程及びソース・ドレイン領域形成工程に適用した
場合を工程順に示す断面図である。
【００９９】本発明の実施形態５に係る半導体装置の製
造方法では、図１４（ａ）〜（ｂ）に示される段階まで
は、実施形態２と同様な工程で行われる。
【０１００】実施形態４では、図１５（ｃ）に示す工程
段階で、シリコン基板上に非晶質シリコン膜を形成した
後、酸素イオン注入を行なっている。
【０１０１】本発明の実施形態５に係る半導体装置の製
造方法では、図２１（ａ）に示すように、シリコン基板
７００上に形成した第１の非晶質シリコン膜７０２上
に、酸素がドーピングされた第２の非晶質シリコン膜７
０４を形成する。
【０１０２】第２の非晶質シリコン膜７０４は、ＳｉＨ
4＋Ｎ2Ｏの混合ガスを用いて、５５０℃程度の温度で成
長させる。ガスの混合比は、ＳｉＨ4の分圧が６０ｐａ
に対してＮ2Ｏの分圧が３．０ｐａで行なう。
【０１０３】引き続いて、図２１（ｂ）に示すように、
シリコン基板７００に窒素雰囲気中、９５０℃で３０分
の熱処理を施し、第１の非晶質シリコン膜７０２および
第２の非晶質シリコン膜７０４を結晶化して多結晶シリ
コン膜にする。
【０１０４】このとき、酸素がドーピングされている第
２の非晶質シリコン膜７０４は平均結晶粒径１５ｎｍの
第２の多結晶シリコン膜７０６に、酸素がドーピングさ
れていない第１の非晶質シリコン膜７０２は平均結晶粒
径２００ｎｍの第１の多結晶シリコン膜７０５になる。
【０１０５】その結果、結晶粒径の小さい第２の多結晶
シリコン膜７０６では、ゲッタリングサイトとなる結晶
粒界の密度が増大するため、ゲッタリング能力が向上す
る。したがって、ゲート酸化膜近傍の素子活性領域７０
７に存在する重金属７０８（図２２（ｃ））は、図２２
（ｄ）に示すように、第２の多結晶シリコン膜７０６中
に選択的にゲッタリングされる。
【０１０６】その後、実施形態４に示したゲート電極パ
ターン形成工程、すなわち図１６（ｆ）から図１９
（ｌ）に示した工程を経ることにより、重金属が優先的
にゲッタリングされていた第２の多結晶シリコン膜７０
６はチタンと反応してシリサイド化するため、ゲッタリ
ングされた重金属は、ゲート電極表面のシリサイド膜中
に固着される。
【０１０７】したがって、その後の熱処理によってゲー
ト酸化膜や素子活性領域に重金属が再放出することはな
くなり、ゲート酸化膜の耐圧特性や接合リーク特性の劣
化を防ぐことができる。
【０１０８】なお、上述した５つの実施形態では、ゲッ
タリング領域形成すなわち微細な結晶粒をもつ多結晶シ
リコン膜形成のために導入する不純物元素として酸素を
用いているが、窒素を用いることも可能であり、導電型
を決定しない不純物元素は、酸素、窒素またはハロゲン
元素の中から適宜選択して用いればよい。
【０１０９】また、素子領域としては、ゲート電極及び
トレンチ容量電極の場合を説明したが、これ以外のもの
でもよい。
【０１１０】
【発明の効果】以上説明したように本発明によれば、半
導体装置のゲート電極やトレンチ容量電極等の素子領域
を形成する方法において、結晶化熱処理時における素子
領域の結晶粒の成長を抑制し、素子領域以外での結晶粒
界の密度増大によって、重金属が優先的に素子領域以外
の領域にゲッタリングされ、その領域を除去するか、も
しくはシリサイド化して重金属を固着するため、ゲッタ
リングされた重金属がその後の熱処理工程で素子領域に
再放出するのを防止することができる。
【０１１１】したがって、本発明を用いることにより、
ゲート酸化膜の初期耐圧特性やＴＤＤＢ特性、電荷保持
特性及び接合リーク特性等の半導体デバイスの電気特性
劣化を防止することができ、半導体装置の特性及び製造
歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置の製造方
法をゲート電極の形成工程に適用した場合を工程順に示
す断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法をゲート電極の形成工程に適用した場合を工程順に示
す断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方
法をゲート電極の形成工程に適用した場合を工程順に示
す断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方
法をゲート電極の形成工程に適用した場合を工程順に示
す断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方
法をゲート電極の形成工程に適用した場合を工程順に示
す断面図である。
【図６】本発明の実施形態１に係る製造方法を用いて形
成した半導体素子における重金属分布を示す図である。
【図７】本発明の実施形態２に係る半導体装置の製造方
法をトレンチ容量電極の形成工程に適用した場合を工程
順に示す断面図である。
【図８】本発明の実施形態２に係る半導体装置の製造方
法をトレンチ容量電極の形成工程に適用した場合を工程
順に示す断面図である。
【図９】本発明の実施形態２に係る半導体装置の製造方
法をトレンチ容量電極の形成工程に適用した場合を工程
順に示す断面図である。
【図１０】本発明の実施形態２に係る半導体装置の製造
方法をトレンチ容量電極の形成工程に適用した場合を工
程順に示す断面図である。
【図１１】本発明の実施形態３に係る半導体装置の製造
方法をトレンチ容量電極の形成工程に適用した場合を工
程順に示す断面図である。
【図１２】本発明の実施形態３に係る半導体装置の製造
方法をトレンチ容量電極の形成工程に適用した場合を工
程順に示す断面図である。
【図１３】本発明の実施形態３に係る半導体装置の製造
方法をトレンチ容量電極の形成工程に適用した場合を工
程順に示す断面図である。
【図１４】本発明の実施形態４に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図１５】本発明の実施形態４に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図１６】本発明の実施形態４に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図１７】本発明の実施形態４に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図１８】本発明の実施形態４に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図１９】本発明の実施形態４に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図２０】本発明の実施形態４に係る製造方法を用いて
形成した半導体素子における重金属分布を示す図であ
る。
【図２１】本発明の実施形態５に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図２２】本発明の実施形態５に係る半導体装置の製造
方法をゲート電極形成工程及びソース・ドレイン領域形
成工程に適用した場合を工程順に示す断面図である。
【図２３】従来例に係る半導体装置の製造方法を工程順
に示す断面図である。
【図２４】従来例に係る半導体装置の製造方法を工程順
に示す断面図である。
【図２５】従来例に係る半導体装置の製造方法を工程順
に示す断面図である。
【符合の説明】
１００ シリコン基板 １０１ ゲート酸化膜 １０２非晶質シリコン膜 １０３ シリコン酸化膜 １０４ フォトレジスト １０５ シリコン酸化膜マスク １０６ 酸素イオン １０７ 高濃度酸素注入領域 １０８素子活性領域 １０９ 重金属 １１０ ゲート電極 ３００ シリコン基板 ３０１ フォトレジスト ３０２ トレンチ ３０３ 容量絶縁膜 ３０４ 非晶質シリコン膜 ３０５ 酸素イオン ３０６ 高濃度酸素注入領域 ３０７ 多結晶シリコン膜 ３０８ 微細な結晶粒を有する多結晶シリコン膜 ３０９ 重金属 ４００ シリコン基板 ４０３ 容量絶縁膜 ４０４ 第１の非晶質シリコン膜 ４０６ 第２の非晶質シリコン膜 ４０７ 第１の多結晶シリコン膜 ４０８ 第２の多結晶シリコン膜 ４０９ 重金属 ５００ シリコン基板 ５０１ ゲート酸化膜 ５０２ 非晶質シリコン膜 ５０３ 酸素イオン ５０４ 高濃度酸素注入領域 ５０５ 多結晶シリコン ５０６ 微細な結晶粒をもつ多結晶シリコン ５０７ 素子活性領域 ５０８ 重金属 ５０９ フォトレジスト ５１０ ゲート電極 ５１１ シリコン酸化膜 ５１２ サイドウォール ５１３ チタン膜 ５１４ 未反応チタン膜 ７００ シリコン基板 ７０１ ゲート酸化膜 ７０２ 第１の非晶質シリコン膜 ７０４ 第２の非晶質シリコン膜 ７０５ 第１の多結晶シリコン ７０６ 第２の多結晶シリコン ７０７ 素子活性領域 ７０８ 重金属

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基板上の素子領域に存在する重金属を該
    素子領域以外にゲッタリングし、重金属がゲッタリング
    された領域を除去することを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記素子領域をマスクして、該素子領域
    以外の領域にイオンを注入し、かつ、前記素子領域以外
    の領域での結晶粒径を小さくするための熱処理を行な
    い、 さらに、再度前記デバイス活性領域をマスクして、デバ
    イス活性領域以外の領域をエッチングにより除去するこ
    とを特徴とする請求項１に記載の半導体装置の製造方
    法。
  3. 【請求項３】 基板上の重金属が存在する素子領域を金
    属シリサイド化して、該素子領域内に重金属を固定する
    ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 前記素子領域内で、イオンの注入、及び
    前記素子領域の結晶粒径を小さくするための熱処理を行
    ない、 さらに、前記素子領域に対して金属シリサイド化して、
    該素子領域内に重金属を固定することを特徴とする請求
    項３に記載の半導体装置の製造方法。
  5. 【請求項５】 シリコン基板上に非晶質シリコン膜を形
    成する工程と、前記非晶質シリコン膜の一部にその導電
    型を決定しない不純物元素を導入する工程と、前記シリ
    コン基板を熱処理することによって前記非晶質シリコン
    膜を多結晶シリコン膜に変換する工程と、前記不純物元
    素を導入した多結晶シリコン膜の一部を除去する工程と
    を含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 シリコン基板上に非晶質シリコン膜を形
    成する工程と、前記非晶質シリコン膜の一部にその導電
    型を決定しない不純物元素を導入する工程と、前記シリ
    コン基板を熱処理することによって前記非晶質シリコン
    膜を多結晶シリコン膜に変換する工程と、前記不純物元
    素を導入した多結晶シリコン膜の一部を金属シリサイド
    化する工程とを含むことを特徴とする半導体装置の製造
    方法。
  7. 【請求項７】 シリコン基板上にゲート酸化膜を形成す
    る工程と、前記ゲート酸化膜上に非晶質シリコン膜を形
    成する工程と、前記非晶質シリコン膜上にシリコン酸化
    膜からなるマスクパターンを形成する工程と、前記非晶
    質シリコン膜にその導電型を決定しない不純物元素イオ
    ンをイオン注入をする工程と、前記シリコン基板を熱処
    理することによって前記非晶質シリコン膜を多結晶シリ
    コン膜に変換する工程と、前記導電型を決定しない不純
    物元素がイオン注入された多結晶シリコン膜をドライエ
    ッチングにより除去してゲート電極を形成する工程とを
    含むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 シリコン基板にトレンチを形成する工程
    と、前記シリコン基板に非晶質シリコン膜を形成して前
    記トレンチを充填する工程と、前記非晶質シリコン膜の
    表面部にその導電型を決定しない不純物元素をイオン注
    入する工程と、前記シリコン基板を熱処理することによ
    って前記非晶質シリコン膜を多結晶シリコン膜に変換す
    る工程と、前記シリコン基板表面上に存在する前記多結
    晶シリコン膜を除去する工程とを含むことを特徴とする
    半導体装置の製造方法。
  9. 【請求項９】 シリコン基板にトレンチを形成する工程
    と、前記シリコン基板に第１の非晶質シリコン膜を形成
    し前記トレンチを充填する工程と、前記第１の非晶質シ
    リコン膜上にその導電型を決定しない不純物元素が導入
    された第２の非晶質シリコン膜を形成する工程と、前記
    シリコン基板を熱処理することによって前記第１および
    第２の非晶質シリコン膜を多結晶シリコン膜に変換する
    工程と、前記シリコン基板表面上に存在する多結晶化し
    た前記第２の非晶質シリコン膜を除去する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 シリコン基板上にゲート酸化膜を形成
    する工程と、前記ゲート酸化膜上に非晶質シリコン膜を
    形成する工程と、前記非晶質シリコン膜の表面部にその
    導電型を決定しない不純物元素イオンをイオン注入する
    工程と、前記シリコン基板を熱処理することによって前
    記非晶質シリコン膜を多結晶シリコン膜に変換する工程
    と、前記多結晶シリコン膜をパターニングしゲート電極
    を形成する工程と、前記シリコン基板に金属シリサイド
    を形成する工程とを含むことを特徴とする半導体装置の
    製造方法。
  11. 【請求項１１】 シリコン基板上にゲート酸化膜を形成
    する工程と、前記ゲート酸化膜上に第１の非晶質シリコ
    ン膜を形成する工程と、前記非晶質シリコン膜上にその
    導電型を決定しない不純物元素が導入された第２の非晶
    質シリコン膜を形成する工程と、前記シリコン基板を熱
    処理することによって前記第１および２の非晶質シリコ
    ン膜を多結晶シリコン膜に変換する工程と、前記多結晶
    シリコン膜をパターニングしゲート電極を形成する工程
    と、前記シリコン基板に金属シリサイドを形成する工程
    とを含むことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 前記導電型を決定しない不純物元素
    は、酸素、窒素またはハロゲン元素の中から選ばれた元
    素であることを特徴とする請求項５〜１１に記載の半導
    体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045880A (ja) * 2001-07-31 2003-02-14 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP2006332221A (ja) * 2005-05-25 2006-12-07 Fuji Electric Holdings Co Ltd 半導体ウェハの不純物除去方法および半導体装置の製造方法
JP2007324614A (ja) * 2007-07-20 2007-12-13 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2008263181A (ja) * 2007-03-19 2008-10-30 Semiconductor Energy Lab Co Ltd 不揮発性半導体記憶装置

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