JP3207551B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に素子形成領域から重金属等の汚染物質を
除去する工程を有する半導体装置の製造方法に関する。
に係わり、特に素子形成領域から重金属等の汚染物質を
除去する工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程中に侵入する汚染
物質、例えば、鉄，銅等の重金属は、Ｓｉ基板のＳｉ中
の格子位置や，格子間位置に析出する。この結果、少数
キャリアの生成消滅中心の形成，ｐｎ接合のリ−ク電流
の増大又は過剰キャリア寿命の短命化等が起こり、半導
体装置の電気的特性が劣化する。
物質、例えば、鉄，銅等の重金属は、Ｓｉ基板のＳｉ中
の格子位置や，格子間位置に析出する。この結果、少数
キャリアの生成消滅中心の形成，ｐｎ接合のリ−ク電流
の増大又は過剰キャリア寿命の短命化等が起こり、半導
体装置の電気的特性が劣化する。
【０００３】例えば、ＭＯＳ型メモリ素子においては、
発生した過剰電子又は過剰正孔がＳｉ基板内を拡散する
ため、電荷蓄積セル内に蓄積された電荷が減少し、これ
により蓄積電荷が臨界電荷以下になると、メモリセルの
状態が１から０へ反転し、蓄積情報が失われる。
発生した過剰電子又は過剰正孔がＳｉ基板内を拡散する
ため、電荷蓄積セル内に蓄積された電荷が減少し、これ
により蓄積電荷が臨界電荷以下になると、メモリセルの
状態が１から０へ反転し、蓄積情報が失われる。
【０００４】このように重金属汚染は、素子の電気的特
性の劣化を引き起こし、特に超ＬＳＩの生産において
は、少量の汚染でも素子特性が劣化・変動するため、生
産歩留まりを低下させる大きな原因となっていた。
性の劣化を引き起こし、特に超ＬＳＩの生産において
は、少量の汚染でも素子特性が劣化・変動するため、生
産歩留まりを低下させる大きな原因となっていた。
【０００５】このような汚染物質を除去するために、従
来より、ゲッタリングが行なわれている。ゲッタリング
には、ウエハ裏面ダメ−ジゲッタリング，イントリンシ
ックゲッタリング等がある。ウエハ裏面ダメ−ジゲッタ
リングでは、ウエハ裏面に故意に機械的歪みを形成す
る。この機械的歪みを核にして欠陥が発生し、そこに重
金属が偏析する。
来より、ゲッタリングが行なわれている。ゲッタリング
には、ウエハ裏面ダメ−ジゲッタリング，イントリンシ
ックゲッタリング等がある。ウエハ裏面ダメ−ジゲッタ
リングでは、ウエハ裏面に故意に機械的歪みを形成す
る。この機械的歪みを核にして欠陥が発生し、そこに重
金属が偏析する。
【０００６】イントリンシックゲッタリングでは、６５
０℃〜７５０℃の低温熱処理によって酸素の析出核を形
成した後、１０００℃〜１１００℃の高温熱処理で酸素
を析出させ、この酸素に重金属を取り込んでいる。しか
しながら、上記ゲッタリングに次のような問題があっ
た。
０℃〜７５０℃の低温熱処理によって酸素の析出核を形
成した後、１０００℃〜１１００℃の高温熱処理で酸素
を析出させ、この酸素に重金属を取り込んでいる。しか
しながら、上記ゲッタリングに次のような問題があっ
た。
【０００７】即ち、素子の微細化が進むにつれて、各素
子間の距離が短くなるので、例えば、８００〜８５０℃
程度の低温熱処理で行なう必要がある。ウエハ裏面ダメ
−ジゲッタリングでは、欠陥を成長させるために約１０
００℃以上の高温熱処理を必要とする。また、イントリ
ンシックゲッタリングでは、酸素の析出のために約９０
０℃以上の高温熱処理を必要とする。
子間の距離が短くなるので、例えば、８００〜８５０℃
程度の低温熱処理で行なう必要がある。ウエハ裏面ダメ
−ジゲッタリングでは、欠陥を成長させるために約１０
００℃以上の高温熱処理を必要とする。また、イントリ
ンシックゲッタリングでは、酸素の析出のために約９０
０℃以上の高温熱処理を必要とする。
【０００８】したがって、素子の微細化が進むにつれ
て、より低い温度の熱処理が要求されるため、従来のゲ
ッタリングでは、汚染物質を十分に取り除くことが困難
であるという問題があった。
て、より低い温度の熱処理が要求されるため、従来のゲ
ッタリングでは、汚染物質を十分に取り除くことが困難
であるという問題があった。
【０００９】
【発明が解決しようとする課題】上述の如く、素子の微
細化により、より少量の汚染でも素子特性が低下するた
め、ゲッタリングによる汚染物質の除去は超ＬＳＩの製
造に不可欠な工程となっている。しかしながら、素子の
微細化が進むにつれて、より低い温度でゲッタリングを
行なわなければならず、汚染物質を十分に取り除くこと
が困難であるという問題があった。
細化により、より少量の汚染でも素子特性が低下するた
め、ゲッタリングによる汚染物質の除去は超ＬＳＩの製
造に不可欠な工程となっている。しかしながら、素子の
微細化が進むにつれて、より低い温度でゲッタリングを
行なわなければならず、汚染物質を十分に取り除くこと
が困難であるという問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、低温熱処理でも十分に
汚染物質を取り除くことができるゲッタリング工程を有
する半導体装置の製造方法を提供することにある。
ので、その目的とするところは、低温熱処理でも十分に
汚染物質を取り除くことができるゲッタリング工程を有
する半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法（請求項１）は、
半導体基板に、アモルファス化するのに必要なドーズ量
よりも少ない量のイオンを注入し、点欠陥領域を前記半
導体基板の表面近傍に形成する工程と、この点欠陥領域
を形成する前又は後に、前記半導体基板の表面から所定
の深さまでの領域にIII族又はＶ族の元素からなる不純
物領域を形成する工程と、熱処理によって、前記不純物
領域を構成する元素と前記半導体基板中の汚染物質とを
結合させ、これを前記半導体基板の表面に移動させる工
程とを備えたことを特徴とする。
めに、本発明の半導体装置の製造方法（請求項１）は、
半導体基板に、アモルファス化するのに必要なドーズ量
よりも少ない量のイオンを注入し、点欠陥領域を前記半
導体基板の表面近傍に形成する工程と、この点欠陥領域
を形成する前又は後に、前記半導体基板の表面から所定
の深さまでの領域にIII族又はＶ族の元素からなる不純
物領域を形成する工程と、熱処理によって、前記不純物
領域を構成する元素と前記半導体基板中の汚染物質とを
結合させ、これを前記半導体基板の表面に移動させる工
程とを備えたことを特徴とする。
【００１２】半導体基板に、アモルファス化するのに必
要なドーズ量よりも少ない量のイオンを注入し、点欠陥
領域を前記半導体基板の表面近傍に形成する工程と、こ
の点欠陥領域を形成する前又は後に、前記半導体基板の
表面から所定の深さまでの領域にIII族又はＶ族の元素
からなる不純物領域を形成する工程と、熱処理によっ
て、前記不純物領域の不純物濃度分布を、前記半導体基
板の表面で不純物濃度が最大となり、且つ注入される前
記イオンの分布が最大となる深さの２倍より浅い深さで
不純物濃度が極小となる不純物濃度分布に変える工程と
を備えたことを特徴とする。
要なドーズ量よりも少ない量のイオンを注入し、点欠陥
領域を前記半導体基板の表面近傍に形成する工程と、こ
の点欠陥領域を形成する前又は後に、前記半導体基板の
表面から所定の深さまでの領域にIII族又はＶ族の元素
からなる不純物領域を形成する工程と、熱処理によっ
て、前記不純物領域の不純物濃度分布を、前記半導体基
板の表面で不純物濃度が最大となり、且つ注入される前
記イオンの分布が最大となる深さの２倍より浅い深さで
不純物濃度が極小となる不純物濃度分布に変える工程と
を備えたことを特徴とする。
【００１３】また、本発明の他の半導体装置の製造方法
（請求項３）は、加速電圧１０ｋｅＶ以下，ドーズ量１
×１０14ｃｍ-2以上１×１０15ｃｍ-2以下の条件でシリ
コン基板にシリコンイオンを注入する工程と、このシリ
コンイオンの注入工程の前又は後に前記シリコン基板の
表面から１００ｎｍ未満の深さの領域に、１×１０18ｃ
ｍ-3以上の不純物濃度を有するIII 族元素又はＶ族元素
からなる不純物領域を形成する工程と、７００℃以上の
熱処理を前記シリコン基板に施す工程とを備えたことを
特徴とする。なお、注入する前記イオンは、前記半導体
基板と同導電型のものであることが好ましい。また、前
記所定の深さとは、前記イオンを注入する際のプロジェ
クションレンジイオン最大分布となる深さの２倍以下の
深さであることが望ましい。
（請求項３）は、加速電圧１０ｋｅＶ以下，ドーズ量１
×１０14ｃｍ-2以上１×１０15ｃｍ-2以下の条件でシリ
コン基板にシリコンイオンを注入する工程と、このシリ
コンイオンの注入工程の前又は後に前記シリコン基板の
表面から１００ｎｍ未満の深さの領域に、１×１０18ｃ
ｍ-3以上の不純物濃度を有するIII 族元素又はＶ族元素
からなる不純物領域を形成する工程と、７００℃以上の
熱処理を前記シリコン基板に施す工程とを備えたことを
特徴とする。なお、注入する前記イオンは、前記半導体
基板と同導電型のものであることが好ましい。また、前
記所定の深さとは、前記イオンを注入する際のプロジェ
クションレンジイオン最大分布となる深さの２倍以下の
深さであることが望ましい。
【００１４】
【作用】本発明者等の研究によれば、点欠陥からなるア
モルファス状でない損傷領域と、III 族元素又はＶ族元
素からなる不純物領域とが形成された半導体基板に対し
て熱処理を施すと、この熱処理の温度が低くても、効果
的に半導体基板内の汚染物質を損傷領域に集め、上記点
欠陥とともに基板表面方向に外方拡散させることができ
ことが分かった。
モルファス状でない損傷領域と、III 族元素又はＶ族元
素からなる不純物領域とが形成された半導体基板に対し
て熱処理を施すと、この熱処理の温度が低くても、効果
的に半導体基板内の汚染物質を損傷領域に集め、上記点
欠陥とともに基板表面方向に外方拡散させることができ
ことが分かった。
【００１５】本発明者等の研究によれば、アモルファス
状でない点欠陥領域と、III 族元素又はＶ族元素からな
る不純物領域とが形成された半導体基板に対して熱処理
を施して、前記III 族元素又はＶ族元素と汚染物質とを
結合させ、これを点欠陥領域に移動させることにより、
効果的に半導体基板内の汚染物質を点欠陥領域に集めら
れることが分かった。即ち、低温のゲッタリングでも、
汚染物質の除去ができるようになった。
状でない点欠陥領域と、III 族元素又はＶ族元素からな
る不純物領域とが形成された半導体基板に対して熱処理
を施して、前記III 族元素又はＶ族元素と汚染物質とを
結合させ、これを点欠陥領域に移動させることにより、
効果的に半導体基板内の汚染物質を点欠陥領域に集めら
れることが分かった。即ち、低温のゲッタリングでも、
汚染物質の除去ができるようになった。
【００１６】また、点欠陥領域及び不純物領域は、イオ
ン注入により形成できるので、通常の素子形成における
イオン注入工程に、不純物領域を形成するためのイオン
注入，点欠陥領域を形成するためのイオン注入の２つの
イオン注入工程を追加するだけで済む。このため、素子
の微細化が進んでも、プロセスの複雑化を招くこと無
く、半導体基板内の特定領域に効果的なゲッタリングを
行なうことができる。
ン注入により形成できるので、通常の素子形成における
イオン注入工程に、不純物領域を形成するためのイオン
注入，点欠陥領域を形成するためのイオン注入の２つの
イオン注入工程を追加するだけで済む。このため、素子
の微細化が進んでも、プロセスの複雑化を招くこと無
く、半導体基板内の特定領域に効果的なゲッタリングを
行なうことができる。
【００１７】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明に係るゲッタリングの実験結果を示
す図であり、ボロン及び鉄の基板表面からの深さと濃度
との関係を示している。
る。図１は、本発明に係るゲッタリングの実験結果を示
す図であり、ボロン及び鉄の基板表面からの深さと濃度
との関係を示している。
【００１８】この実験では、表面が酸化膜等で被覆され
ていない、基板表面が露出した単結晶シリコン基板を用
いた。そして、この単結晶シリコン基板に加速電圧１０
ｋｅＶ，ドーズ量５×１０14ｃｍ-2の条件でシリコンの
イオン注入を行なって、基板表面から数１０ｎｍの深さ
までの領域に高濃度の点欠陥領域を形成した。
ていない、基板表面が露出した単結晶シリコン基板を用
いた。そして、この単結晶シリコン基板に加速電圧１０
ｋｅＶ，ドーズ量５×１０14ｃｍ-2の条件でシリコンの
イオン注入を行なって、基板表面から数１０ｎｍの深さ
までの領域に高濃度の点欠陥領域を形成した。
【００１９】次いで上記単結晶シリコン基板に加速電圧
５ｋｅＶ，ドーズ量２．５×１０14ｃｍ-2の条件でボロ
ンイオンを注入し、上記単結晶シリコン基板に７００℃
の熱処理を施すことにより、ゲッタリングを行なう。こ
のゲッタリングの効果を二次イオン質量分析により調べ
て見た。
５ｋｅＶ，ドーズ量２．５×１０14ｃｍ-2の条件でボロ
ンイオンを注入し、上記単結晶シリコン基板に７００℃
の熱処理を施すことにより、ゲッタリングを行なう。こ
のゲッタリングの効果を二次イオン質量分析により調べ
て見た。
【００２０】図１（ａ）は、ボロンイオンを注入した直
後のボロン及び汚染物質である鉄の深さと濃度との関係
を示している。ボロンの濃度は、基板表面から３０ｎｍ
程度の深さのところでピーク（１×１０20ｃｍ-3程度）
となり、一方、鉄の濃度は、基板表面でピークとなり、
基板表面から４０ｎｍ以内の深さの領域まで観測され
た。
後のボロン及び汚染物質である鉄の深さと濃度との関係
を示している。ボロンの濃度は、基板表面から３０ｎｍ
程度の深さのところでピーク（１×１０20ｃｍ-3程度）
となり、一方、鉄の濃度は、基板表面でピークとなり、
基板表面から４０ｎｍ以内の深さの領域まで観測され
た。
【００２１】図１（ｂ）は、７００℃の熱処理後の鉄及
びボロンの深さと濃度との関係を示している。鉄の濃度
は、基板表面でピークとなり、基板表面から３ｎｍ以内
の深さの領域のみで観測され、それより深い領域では検
出限界以下の低濃度であった。即ち、上述した方法によ
り、基板表面に鉄がゲッタリングされている。また、ボ
ロンの濃度は、鉄の濃度と同様に基板表面でピークとな
り、基板表面から約２５ｎｍの深さで極小となり、そし
て、これより深い領域で極大となり、それ以降は深さと
共に小さくなっていた。また、ボロンの濃度が極小とな
る深さは、シリコンのイオン注入で形成される点欠陥領
域の点欠陥密度が最大となるところであることが分かっ
た。
びボロンの深さと濃度との関係を示している。鉄の濃度
は、基板表面でピークとなり、基板表面から３ｎｍ以内
の深さの領域のみで観測され、それより深い領域では検
出限界以下の低濃度であった。即ち、上述した方法によ
り、基板表面に鉄がゲッタリングされている。また、ボ
ロンの濃度は、鉄の濃度と同様に基板表面でピークとな
り、基板表面から約２５ｎｍの深さで極小となり、そし
て、これより深い領域で極大となり、それ以降は深さと
共に小さくなっていた。また、ボロンの濃度が極小とな
る深さは、シリコンのイオン注入で形成される点欠陥領
域の点欠陥密度が最大となるところであることが分かっ
た。
【００２２】図１（ａ），（ｂ）からボロンの濃度のピ
ークが基板表面に移動すると、鉄の濃度も基板表面で高
くなることが分かる。また、このときのボロンプロファ
イルから、基板表面方向に拡散するボロンは、基板表面
から３２ｎｍ、換言すれば、加速電圧１０ｋｅＶでシリ
コンのイオン注入をしたときのプロジェクションレンジ
である１６ｎｍの２倍の深さまでの領域に限られている
ことが分かる。また、ボロンの濃度のピークが基板表面
に移動すると、酸素の濃度も基板表面で高くなることを
確認した。これらのことからこのゲッタリングの機構は
次のように考えられる。即ち、まず、鉄とボロンとの複
合体が形成され、熱処理によって、この複合体がシリコ
ンイオンの注入よって形成された基板表面の点欠陥領域
に移動することにより、上記複合体は熱処理により点欠
陥と共に基板表面方向へ外方拡散し、鉄がゲッタリング
されると考えられる。
ークが基板表面に移動すると、鉄の濃度も基板表面で高
くなることが分かる。また、このときのボロンプロファ
イルから、基板表面方向に拡散するボロンは、基板表面
から３２ｎｍ、換言すれば、加速電圧１０ｋｅＶでシリ
コンのイオン注入をしたときのプロジェクションレンジ
である１６ｎｍの２倍の深さまでの領域に限られている
ことが分かる。また、ボロンの濃度のピークが基板表面
に移動すると、酸素の濃度も基板表面で高くなることを
確認した。これらのことからこのゲッタリングの機構は
次のように考えられる。即ち、まず、鉄とボロンとの複
合体が形成され、熱処理によって、この複合体がシリコ
ンイオンの注入よって形成された基板表面の点欠陥領域
に移動することにより、上記複合体は熱処理により点欠
陥と共に基板表面方向へ外方拡散し、鉄がゲッタリング
されると考えられる。
【００２３】本発明者等は、上記ゲッタリングを、４０
０〜９００℃の範囲で熱処理温度を変えて行なってみ
た。なお、熱処理時間は１時間である。図２は、その結
果を示す図で、５ｎｍより深い領域に残った鉄の濃度と
熱処理温度との関係を表している。熱処理温度が７００
℃以上の場合には、鉄の濃度は測定限界以下の低レベル
であった。これからゲッタリングを効果的に行なうに
は、熱処理温度は７００℃以上であること望ましいこと
が分かる。図３は、本発明のゲッタリングを用いたＬＤ
Ｄ構造を有するｐ型ＭＯＳトランジスタの形成工程を示
す断面図である。
０〜９００℃の範囲で熱処理温度を変えて行なってみ
た。なお、熱処理時間は１時間である。図２は、その結
果を示す図で、５ｎｍより深い領域に残った鉄の濃度と
熱処理温度との関係を表している。熱処理温度が７００
℃以上の場合には、鉄の濃度は測定限界以下の低レベル
であった。これからゲッタリングを効果的に行なうに
は、熱処理温度は７００℃以上であること望ましいこと
が分かる。図３は、本発明のゲッタリングを用いたＬＤ
Ｄ構造を有するｐ型ＭＯＳトランジスタの形成工程を示
す断面図である。
【００２４】まず、図３（ａ）に示すように、例えば、
面方位が（１００）で、比抵抗が４〜６Ωｃｍ程度のｎ
型単結晶シリコン基板１上に、通常の熱酸化によって、
厚さ０．６μｍ程度の素子分離用の二酸化シリコン膜２
を形成する。引き続き、熱酸化によって、厚さ１０ｎｍ
のゲート酸化膜１１を形成した後、このゲート酸化膜１
１上に厚さ１００ｎｍの不純物ドープ多結晶シリコン膜
１２，厚さ３００ｎｍのタングステンシリサイド膜１３
を順次形成する。次いでＬＰＣＶＤ法を用いて、タング
ステンシリサイド膜１３の表面に厚さ１５０ｎｍのシリ
コン酸化膜１４を形成した後、ゲート酸化膜１１，不純
物ドープ多結晶シリコン膜１２，タングステンシリサイ
ド膜１３及びシリコン酸化膜１４からなる積層膜を、反
応性イオンエッチングを用いてゲート電極部状にパター
ニングする。次いでこのようにして形成されたゲート電
極部をマスクとして、ＢＦ2 イオンをｎ型シリコン基板
１に注入し、ｎ型シリコン基板１に熱処理を施すことに
より、ソース・ドレイン領域に低濃度の浅いｐ型不純物
層１５を自己整合的に形成する。このイオン注入の条件
は、加速電圧１０ｋｅＶ，ドーズ量４×１０13ｃｍ-2で
あり、イオン注入後の熱処理の条件は、７００℃，３０
秒である。
面方位が（１００）で、比抵抗が４〜６Ωｃｍ程度のｎ
型単結晶シリコン基板１上に、通常の熱酸化によって、
厚さ０．６μｍ程度の素子分離用の二酸化シリコン膜２
を形成する。引き続き、熱酸化によって、厚さ１０ｎｍ
のゲート酸化膜１１を形成した後、このゲート酸化膜１
１上に厚さ１００ｎｍの不純物ドープ多結晶シリコン膜
１２，厚さ３００ｎｍのタングステンシリサイド膜１３
を順次形成する。次いでＬＰＣＶＤ法を用いて、タング
ステンシリサイド膜１３の表面に厚さ１５０ｎｍのシリ
コン酸化膜１４を形成した後、ゲート酸化膜１１，不純
物ドープ多結晶シリコン膜１２，タングステンシリサイ
ド膜１３及びシリコン酸化膜１４からなる積層膜を、反
応性イオンエッチングを用いてゲート電極部状にパター
ニングする。次いでこのようにして形成されたゲート電
極部をマスクとして、ＢＦ2 イオンをｎ型シリコン基板
１に注入し、ｎ型シリコン基板１に熱処理を施すことに
より、ソース・ドレイン領域に低濃度の浅いｐ型不純物
層１５を自己整合的に形成する。このイオン注入の条件
は、加速電圧１０ｋｅＶ，ドーズ量４×１０13ｃｍ-2で
あり、イオン注入後の熱処理の条件は、７００℃，３０
秒である。
【００２５】次に図３（ｂ）に示すように、ゲート電極
部の側壁部に厚さ１００ｎｍ程度のシリコン酸化膜１６
を形成する。このシリコン酸化膜１６は、例えば、ＣＶ
Ｄ法を用いて全面に厚さ１５０ｎｍのシリコン酸化膜を
堆積し、このシリコン酸化膜を異方性ドライエッチング
によって全面エッチングすることにより得られる。
部の側壁部に厚さ１００ｎｍ程度のシリコン酸化膜１６
を形成する。このシリコン酸化膜１６は、例えば、ＣＶ
Ｄ法を用いて全面に厚さ１５０ｎｍのシリコン酸化膜を
堆積し、このシリコン酸化膜を異方性ドライエッチング
によって全面エッチングすることにより得られる。
【００２６】次に図３（ｃ）に示すように、基板表面に
露出したｐ型不純物層１５にＢＦ2イオンを注入し、高
濃度の深いｐ型不純物層４を形成する。このイオン注入
は、例えば、加速電圧４５ｋｅＶ，ドーズ量４×１０15
ｃｍ-2の条件で行なう。これによって、シリコン基板１
の表面から２８ｎｍより浅い領域には、III 族元素であ
るボロンの濃度が１０18ｃｍ-3以上の不純物領域が形成
される。
露出したｐ型不純物層１５にＢＦ2イオンを注入し、高
濃度の深いｐ型不純物層４を形成する。このイオン注入
は、例えば、加速電圧４５ｋｅＶ，ドーズ量４×１０15
ｃｍ-2の条件で行なう。これによって、シリコン基板１
の表面から２８ｎｍより浅い領域には、III 族元素であ
るボロンの濃度が１０18ｃｍ-3以上の不純物領域が形成
される。
【００２７】この後、ゲッタリングのためのイオン注入
及び熱処理を行なう。即ち、ｐ型不純物層４に加速電圧
８ｋｅＶ，ドーズ量１×１０15ｃｍ-2の条件でシリコン
イオンを注入した後、８００℃，２０秒の熱処理をシリ
コン基板１に施す。なお、本実施例では、ｐ型不純物層
４を形成する工程が不純物領域を形成する工程を兼ねて
いるので、ゲッタリング工程が簡略化される
及び熱処理を行なう。即ち、ｐ型不純物層４に加速電圧
８ｋｅＶ，ドーズ量１×１０15ｃｍ-2の条件でシリコン
イオンを注入した後、８００℃，２０秒の熱処理をシリ
コン基板１に施す。なお、本実施例では、ｐ型不純物層
４を形成する工程が不純物領域を形成する工程を兼ねて
いるので、ゲッタリング工程が簡略化される
【００２８】なお、上記不純物領域は、その大部分がシ
リコンのイオン注入を加速電圧８ｋｅＶで行なった場合
のプロジェクションレンジ（１４ｎｍ）の２倍である２
８ｎｍ以下の深さに形成されている。このような深さに
することでゲッタリング効果を高められることが分かっ
た。特に不純物領域を不純物のイオン注入により形成す
る場合には、点欠陥形成のためのイオン注入のプロジェ
クションレンジの２倍以下の深さに、上記不純物のイオ
ン注入のプロジェクションレンジが収まるようにするこ
とがより好ましい。
リコンのイオン注入を加速電圧８ｋｅＶで行なった場合
のプロジェクションレンジ（１４ｎｍ）の２倍である２
８ｎｍ以下の深さに形成されている。このような深さに
することでゲッタリング効果を高められることが分かっ
た。特に不純物領域を不純物のイオン注入により形成す
る場合には、点欠陥形成のためのイオン注入のプロジェ
クションレンジの２倍以下の深さに、上記不純物のイオ
ン注入のプロジェクションレンジが収まるようにするこ
とがより好ましい。
【００２９】次に全面に厚さ３００ｎｍのシリコン酸化
膜１７をＣＶＤ法によって堆積した後、異方性ドライエ
ッチングを用いて、ｐ型不純物層４上のシリコン酸化膜
１７にコンタクトホール３を開口する。次いでシリコン
と銅をそれぞれ０．５％ずつ含有するアルミニウム膜５
を全面に厚さ８００ｎｍ堆積する。
膜１７をＣＶＤ法によって堆積した後、異方性ドライエ
ッチングを用いて、ｐ型不純物層４上のシリコン酸化膜
１７にコンタクトホール３を開口する。次いでシリコン
と銅をそれぞれ０．５％ずつ含有するアルミニウム膜５
を全面に厚さ８００ｎｍ堆積する。
【００３０】最後に、アルミニウム膜５をパターニング
した後、水素含有量が１０％の窒素雰囲気中での４００
℃，１５分の熱処理を行なって、ＬＤＤ構造のＭＯＳト
ランジスタが完成する。
した後、水素含有量が１０％の窒素雰囲気中での４００
℃，１５分の熱処理を行なって、ＬＤＤ構造のＭＯＳト
ランジスタが完成する。
【００３１】以上述べた方法により、チャネル長０．８
μｍ，チャネル幅１．１μｍのＭＯＳトランジスタを形
成し、ドレイン電圧が０．０５Ｖ，３．３Ｖの場合につ
いてチャネルのオフ電流を測定したところ、それぞれ２
×１０-2ｎＡ，３×１０-1ｎＡであった。比較のため、
シリコンイオンを注入しなかった場合について、同一条
件のもとでオフ電流を測定したところ、６×１０-2ｎＡ
（ドレイン電圧０．０５Ｖ），４×１０-1ｎＡ（ドレイ
ン電圧３．３Ｖ）であった。
μｍ，チャネル幅１．１μｍのＭＯＳトランジスタを形
成し、ドレイン電圧が０．０５Ｖ，３．３Ｖの場合につ
いてチャネルのオフ電流を測定したところ、それぞれ２
×１０-2ｎＡ，３×１０-1ｎＡであった。比較のため、
シリコンイオンを注入しなかった場合について、同一条
件のもとでオフ電流を測定したところ、６×１０-2ｎＡ
（ドレイン電圧０．０５Ｖ），４×１０-1ｎＡ（ドレイ
ン電圧３．３Ｖ）であった。
【００３２】このようにシリコンイオンの注入を行なっ
た場合のほうが、オフ電流が小さくなるのは、シリコン
イオンの注入によってゲッタリング効果が高まり、より
多くの鉄などの重金属が基板表面に集められ、ドレイン
端部のｐ+ ｎ接合領域に再結合発生電流の原因となる深
い準位が形成されなかったためと考えられる。
た場合のほうが、オフ電流が小さくなるのは、シリコン
イオンの注入によってゲッタリング効果が高まり、より
多くの鉄などの重金属が基板表面に集められ、ドレイン
端部のｐ+ ｎ接合領域に再結合発生電流の原因となる深
い準位が形成されなかったためと考えられる。
【００３３】本発明者等は、上記ゲッタリングの工程に
おいて、シリコンの加速電圧を変えてゲッタリングを行
なってみた。なお、ボロンのドーズ量は５×１０14ｃｍ
-2とした。
おいて、シリコンの加速電圧を変えてゲッタリングを行
なってみた。なお、ボロンのドーズ量は５×１０14ｃｍ
-2とした。
【００３４】図４は、その結果を示す図で、５ｎｍより
深い領域に残った鉄の濃度とシリコンの加速電圧との関
係を示している。加速電圧が１０ｋｅＶを越えると、鉄
の濃度が加速電圧の増加と共に高くなることが分かる。
この図４からゲッタリングを効果的に行なうには、シリ
コンの加速電圧は１０ｋｅＶ以下であることが望まし
い。
深い領域に残った鉄の濃度とシリコンの加速電圧との関
係を示している。加速電圧が１０ｋｅＶを越えると、鉄
の濃度が加速電圧の増加と共に高くなることが分かる。
この図４からゲッタリングを効果的に行なうには、シリ
コンの加速電圧は１０ｋｅＶ以下であることが望まし
い。
【００３５】加速電圧が高くなると、ゲッタリング効果
が低下するのは、シリコンのイオン注入で形成されるべ
き過剰な点欠陥領域が失われ、このために基板表面方向
への鉄の外方拡散が進まないからだと考えられる。
が低下するのは、シリコンのイオン注入で形成されるべ
き過剰な点欠陥領域が失われ、このために基板表面方向
への鉄の外方拡散が進まないからだと考えられる。
【００３６】本実施例では、シリコンのイオン注入によ
って、基板表面に点欠陥領域を形成したが、他の元素を
イオン注入しても良い。また、このイオン注入による後
工程での電気的影響を防止するには、炭素，シリコン，
ゲルマニウム又は錫などのＩＶ族元素が望ましい。
って、基板表面に点欠陥領域を形成したが、他の元素を
イオン注入しても良い。また、このイオン注入による後
工程での電気的影響を防止するには、炭素，シリコン，
ゲルマニウム又は錫などのＩＶ族元素が望ましい。
【００３７】また、十分な量の点欠陥を形成できるドー
ズ量未満又はシリコン基板をアモルファス化するのに必
要なドーズ量以上では、ゲッタリング効果が得られなく
なることが分かった。図５は、そのことを示す図で、５
ｎｍより深い領域に残った鉄の濃度とシリコンのドーズ
量との関係を示している。この図からドーズ量が１×１
０14ｃｍ-2より小さくなると、ドーズ量の低下と共に鉄
の濃度が高くなり、また、ドーズ量が１×１０15ｃｍ-2
より大きくなると、ドーズ量の増加と共に鉄の濃度が高
くなることが分かる。
ズ量未満又はシリコン基板をアモルファス化するのに必
要なドーズ量以上では、ゲッタリング効果が得られなく
なることが分かった。図５は、そのことを示す図で、５
ｎｍより深い領域に残った鉄の濃度とシリコンのドーズ
量との関係を示している。この図からドーズ量が１×１
０14ｃｍ-2より小さくなると、ドーズ量の低下と共に鉄
の濃度が高くなり、また、ドーズ量が１×１０15ｃｍ-2
より大きくなると、ドーズ量の増加と共に鉄の濃度が高
くなることが分かる。
【００３８】ドーズ量が１×１０14ｃｍ-2未満になる
と、ゲッタリング効果が得られなくなるのは、十分な量
の点欠陥を形成できなくなるからだと考えられる。ま
た、ドーズ量が１×１０15ｃｍ-2を越えると、ゲッタリ
ング効果が得られなくなるのは、シリコン基板がアモル
ファス化されると、結晶回復が固相成長によって起こ
り、過剰な点欠陥が失われてしまうからだと考えられ
る。
と、ゲッタリング効果が得られなくなるのは、十分な量
の点欠陥を形成できなくなるからだと考えられる。ま
た、ドーズ量が１×１０15ｃｍ-2を越えると、ゲッタリ
ング効果が得られなくなるのは、シリコン基板がアモル
ファス化されると、結晶回復が固相成長によって起こ
り、過剰な点欠陥が失われてしまうからだと考えられ
る。
【００３９】なお、本実施例では、シリコンイオンの注
入後の熱処理は、８５０℃，２０秒としたが、７００℃
以上の熱処理であれば、同様のゲッタリング効果を得る
ことができた。また、これより低い温度の場合には、鉄
が基板表面まで十分に拡散せずゲッタリング効果は得ら
れなかった。
入後の熱処理は、８５０℃，２０秒としたが、７００℃
以上の熱処理であれば、同様のゲッタリング効果を得る
ことができた。また、これより低い温度の場合には、鉄
が基板表面まで十分に拡散せずゲッタリング効果は得ら
れなかった。
【００４０】かくして本実施例によれば、高温熱処理が
不要で、しかもプロセスの複雑化を招くこと無く、ソー
ス・ドレイン領域の汚染物質を十分に取り除くことがで
きるようになる。図６は、本発明の他の実施例に係るＬ
ＤＤ構造を有するｎ型ＭＯＳトランジスタの形成工程を
示す断面図である。なお、図３のＭＯＳトランジスタと
対応する部分には図３と同一符号を付してある。
不要で、しかもプロセスの複雑化を招くこと無く、ソー
ス・ドレイン領域の汚染物質を十分に取り除くことがで
きるようになる。図６は、本発明の他の実施例に係るＬ
ＤＤ構造を有するｎ型ＭＯＳトランジスタの形成工程を
示す断面図である。なお、図３のＭＯＳトランジスタと
対応する部分には図３と同一符号を付してある。
【００４１】先ず、図６（ａ）に示すように、先の実施
例と同様な方法を用いて、比抵抗４〜６Ωｃｍ程度のｐ
型単結晶シリコン基板６上に二酸化シリコン膜２を形成
した後、ゲート酸化膜１１，不純物ドープ多結晶シリコ
ン膜１２，タングステンシリサイド膜１３，シリコン酸
化膜１４からなるゲート電極部を形成する。次いでこの
ゲート電極部をマスクとして、例えば、加速電圧１５ｋ
ｅＶ，ドーズ量４×１０13ｃｍ-2の条件で砒素のイオン
注入により、低濃度の浅いｎ型不純物層１８を形成した
後、７５０℃，３０秒の熱処理をシリコン基板６に施
す。
例と同様な方法を用いて、比抵抗４〜６Ωｃｍ程度のｐ
型単結晶シリコン基板６上に二酸化シリコン膜２を形成
した後、ゲート酸化膜１１，不純物ドープ多結晶シリコ
ン膜１２，タングステンシリサイド膜１３，シリコン酸
化膜１４からなるゲート電極部を形成する。次いでこの
ゲート電極部をマスクとして、例えば、加速電圧１５ｋ
ｅＶ，ドーズ量４×１０13ｃｍ-2の条件で砒素のイオン
注入により、低濃度の浅いｎ型不純物層１８を形成した
後、７５０℃，３０秒の熱処理をシリコン基板６に施
す。
【００４２】次に図６（ｂ）に示すように、ゲート電極
部の側壁部に厚さ１００ｎｍ程度のシリコン酸化膜１６
を形成する。このシリコン酸化膜１６は、例えば、全面
に厚さ１５０ｎｍ程度のシリコン酸化膜をＣＶＤ法によ
り堆積した後、異方性エッチングにより全面エッチング
することにより得られる。
部の側壁部に厚さ１００ｎｍ程度のシリコン酸化膜１６
を形成する。このシリコン酸化膜１６は、例えば、全面
に厚さ１５０ｎｍ程度のシリコン酸化膜をＣＶＤ法によ
り堆積した後、異方性エッチングにより全面エッチング
することにより得られる。
【００４３】次に図６（ｃ）に示すように、基板表面に
露出したｎ型不純物層１８に、リンイオンを注入して高
濃度のｎ型拡散層７を形成する。このイオン注入の条件
は、例えば、加速電圧３００ｋｅＶ，ドーズ量６×１０
15ｃｍ-2とする。次いで加速電圧８ｋｅＶ，ドーズ量１
×１０15ｃｍ-2のシリコンのイオン注入を行ない、点欠
陥領域を形成すると共に、加速電圧３．５ｋｅＶ，ドー
ズ量２×１０15ｃｍ-2のボロンのイオン注入を行ない、
点欠陥・不純物領域１９を形成する。このシリコンのイ
オン注入及びボロンのイオン注入はどちらが先でも良
い。次いで乾燥酸素雰囲気中での８００℃，２０秒の熱
処理によりゲッタリングを行なった後、１％弗化水素水
溶液に１分間浸すことにより、上記熱処理の際に形成さ
れた酸化膜を剥離する。この熱処理及び酸化膜剥離によ
って、点欠陥・不純物領域１９が取り除かれる。ここ
で、上記ゲッタリングの雰囲気を非酸化性雰囲気、例え
ば、アルゴン雰囲気としも良く、この場合には、アルカ
リ系水溶液等で点欠陥・不純物領域を除去すれば良い。
露出したｎ型不純物層１８に、リンイオンを注入して高
濃度のｎ型拡散層７を形成する。このイオン注入の条件
は、例えば、加速電圧３００ｋｅＶ，ドーズ量６×１０
15ｃｍ-2とする。次いで加速電圧８ｋｅＶ，ドーズ量１
×１０15ｃｍ-2のシリコンのイオン注入を行ない、点欠
陥領域を形成すると共に、加速電圧３．５ｋｅＶ，ドー
ズ量２×１０15ｃｍ-2のボロンのイオン注入を行ない、
点欠陥・不純物領域１９を形成する。このシリコンのイ
オン注入及びボロンのイオン注入はどちらが先でも良
い。次いで乾燥酸素雰囲気中での８００℃，２０秒の熱
処理によりゲッタリングを行なった後、１％弗化水素水
溶液に１分間浸すことにより、上記熱処理の際に形成さ
れた酸化膜を剥離する。この熱処理及び酸化膜剥離によ
って、点欠陥・不純物領域１９が取り除かれる。ここ
で、上記ゲッタリングの雰囲気を非酸化性雰囲気、例え
ば、アルゴン雰囲気としも良く、この場合には、アルカ
リ系水溶液等で点欠陥・不純物領域を除去すれば良い。
【００４４】次に図６（ｄ）に示すように、全面に厚さ
３００ｎｍのシリコン酸化膜１７をＣＶＤ法により形成
した後、ｎ型拡散層７上のシリコン酸化膜１７を異方性
エッチングを用いてエッチングしてコンタクトホールを
開口し、続いて、このコンタクトホール内のｎ型拡散層
７をケミカルドライエッチングにより１００ｎｍエッチ
ングする。
３００ｎｍのシリコン酸化膜１７をＣＶＤ法により形成
した後、ｎ型拡散層７上のシリコン酸化膜１７を異方性
エッチングを用いてエッチングしてコンタクトホールを
開口し、続いて、このコンタクトホール内のｎ型拡散層
７をケミカルドライエッチングにより１００ｎｍエッチ
ングする。
【００４５】最後に、シリコン，銅の含有量がともに５
％のアルミニウム膜５を全面に堆積した後、このアルミ
ニウム膜５をパターニングして、ＬＤＤ構造のＭＯＳト
ランジスタが完成する。
％のアルミニウム膜５を全面に堆積した後、このアルミ
ニウム膜５をパターニングして、ＬＤＤ構造のＭＯＳト
ランジスタが完成する。
【００４６】以上述べた方法により、チャネル長０．８
μｍ，チャネル幅１．１μｍのＭＯＳトランジスタを形
成し、ドレイン電圧が０．０５Ｖ，３．３Ｖの場合につ
いてチャネルのオフ電流を測定したところ、それぞれ４
×１０-2ｎＡ，６×１０-1ｎＡであった。比較のため、
シリコンイオン及びボロンイオンを注入しなかった場合
について、同一条件のもとでオフ電流を測定したとこ
ろ、８×１０-2ｎＡ（ドレイン電圧０．０５Ｖ），３×
１０0 ｎＡ（ドレイン電圧３．３Ｖ）であった。本発明
者等は、シリコンイオン及びボロンイオンの注入の効果
を調べるため、リンのみのイオン注入した場合、リンの
イオン注入にシリコンのイオン注入を追加した場合、リ
ンのイオン注入にボロンのイオン注入を追加した場合，
リンのイオン注入にシリコンとボロンとのイオン注入を
追加した場合について、鉄，ボロンの基板表面からの深
さと濃度との関係をＳＩＭＳによって調べてみた。な
お、イオン注入後の熱処理は、８００℃，２０秒とし
た。
μｍ，チャネル幅１．１μｍのＭＯＳトランジスタを形
成し、ドレイン電圧が０．０５Ｖ，３．３Ｖの場合につ
いてチャネルのオフ電流を測定したところ、それぞれ４
×１０-2ｎＡ，６×１０-1ｎＡであった。比較のため、
シリコンイオン及びボロンイオンを注入しなかった場合
について、同一条件のもとでオフ電流を測定したとこ
ろ、８×１０-2ｎＡ（ドレイン電圧０．０５Ｖ），３×
１０0 ｎＡ（ドレイン電圧３．３Ｖ）であった。本発明
者等は、シリコンイオン及びボロンイオンの注入の効果
を調べるため、リンのみのイオン注入した場合、リンの
イオン注入にシリコンのイオン注入を追加した場合、リ
ンのイオン注入にボロンのイオン注入を追加した場合，
リンのイオン注入にシリコンとボロンとのイオン注入を
追加した場合について、鉄，ボロンの基板表面からの深
さと濃度との関係をＳＩＭＳによって調べてみた。な
お、イオン注入後の熱処理は、８００℃，２０秒とし
た。
【００４７】リンのみをイオン注入した場合には、図７
（ａ）に示すように、基板表面から２０ｎｍの深さまで
高濃度の鉄の存在が認められた。これに対し、シリコン
のみの追加イオン注入を行なった場合には、図７（ｂ）
に示すように、基板表面から８ｎｍの深さまで高濃度の
鉄の存在が認められた。また、ボロンのみの追加イオン
注入を行なった場合には、図７（ｃ）に示すように、基
板表面から１５ｎｍの深さのところに鉄のパイルアップ
が認められた。これらのイオン注入対して、シリコン及
びボロンの追加イオン注入を行なった場合には、図７
（ｄ）に示すように、基板表面から２ｎｍの深さまでし
か高濃度の鉄の存在が認められなかった。以上のことか
ら、シリコンとボロンの両元素をイオン注入することが
鉄のゲッタリングに効果的であることが分かる。図８
は、本発明の他の実施例に係る拡散層と金属配線との接
続方法を示す工程断面図である。
（ａ）に示すように、基板表面から２０ｎｍの深さまで
高濃度の鉄の存在が認められた。これに対し、シリコン
のみの追加イオン注入を行なった場合には、図７（ｂ）
に示すように、基板表面から８ｎｍの深さまで高濃度の
鉄の存在が認められた。また、ボロンのみの追加イオン
注入を行なった場合には、図７（ｃ）に示すように、基
板表面から１５ｎｍの深さのところに鉄のパイルアップ
が認められた。これらのイオン注入対して、シリコン及
びボロンの追加イオン注入を行なった場合には、図７
（ｄ）に示すように、基板表面から２ｎｍの深さまでし
か高濃度の鉄の存在が認められなかった。以上のことか
ら、シリコンとボロンの両元素をイオン注入することが
鉄のゲッタリングに効果的であることが分かる。図８
は、本発明の他の実施例に係る拡散層と金属配線との接
続方法を示す工程断面図である。
【００４８】まず、図８（ａ）に示すように、例えば、
面方位が（１００）で、比抵抗が４〜６Ωｃｍ程度のｎ
型シリコン基板３１上に、通常の選択熱酸化によって、
厚さ０．６μｍ程度の素子分離絶縁膜３２を形成する。
次いで露出した基板表面にボロンイオンを注入して、高
濃度のｐ型拡散層３３を形成する。このイオン注入の条
件は、例えば、加速電圧２５ｋｅＶ，ドーズ量３×１０
15ｃｍ-2とする。
面方位が（１００）で、比抵抗が４〜６Ωｃｍ程度のｎ
型シリコン基板３１上に、通常の選択熱酸化によって、
厚さ０．６μｍ程度の素子分離絶縁膜３２を形成する。
次いで露出した基板表面にボロンイオンを注入して、高
濃度のｐ型拡散層３３を形成する。このイオン注入の条
件は、例えば、加速電圧２５ｋｅＶ，ドーズ量３×１０
15ｃｍ-2とする。
【００４９】次に図８（ｂ）に示すように、全面に厚さ
３００ｎｍのシリコン酸化膜３４を形成した後、反応性
イオンエッチング等の異方性ドライエッチングにより、
ｐ型拡散層３３上のシリコン酸化膜３４をエッチングし
て、コンタクトホール３５を形成する。この後、ゲッタ
リングを行なう。即ち、加速電圧８ｋｅＶ，ドーズ量１
×１０15ｃｍ-2の条件によるシリコンのイオン注入，加
速電圧３．５ｋｅＶ，ドーズ量２×１０15ｃｍ-2の条件
によるボロンのイオン注入を行なって、点欠陥・不純物
領域３６を形成した後、乾燥酸素雰囲気中での８００
℃，２０秒の熱処理を行なう。この後、１％弗化水素溶
液にシリコン基板３１を１分間浸して、上記熱処理の際
に形成された酸化膜を除去する。この酸化膜剥離及び熱
処理によって、点欠陥・不純物領域３６が取り除かれ
る。
３００ｎｍのシリコン酸化膜３４を形成した後、反応性
イオンエッチング等の異方性ドライエッチングにより、
ｐ型拡散層３３上のシリコン酸化膜３４をエッチングし
て、コンタクトホール３５を形成する。この後、ゲッタ
リングを行なう。即ち、加速電圧８ｋｅＶ，ドーズ量１
×１０15ｃｍ-2の条件によるシリコンのイオン注入，加
速電圧３．５ｋｅＶ，ドーズ量２×１０15ｃｍ-2の条件
によるボロンのイオン注入を行なって、点欠陥・不純物
領域３６を形成した後、乾燥酸素雰囲気中での８００
℃，２０秒の熱処理を行なう。この後、１％弗化水素溶
液にシリコン基板３１を１分間浸して、上記熱処理の際
に形成された酸化膜を除去する。この酸化膜剥離及び熱
処理によって、点欠陥・不純物領域３６が取り除かれ
る。
【００５０】次に図８（ｃ）に示すように、厚さ２０ｎ
ｍのチタン膜と厚さ３０ｎｍの窒化チタン膜との積層膜
（不図示）を全面に堆積した後、乾燥窒素雰囲気中での
６００℃，３０秒の熱処理によって、ｐ型拡散層３３の
表面に接した上記積層膜を選択的に珪化チタン膜３７に
変える。この後、弗化水素水溶液及び硫酸／過酸化水溶
液との混合溶液を用いて上記積層膜の選択エッチングを
行ない、珪化チタン膜３７を残す。
ｍのチタン膜と厚さ３０ｎｍの窒化チタン膜との積層膜
（不図示）を全面に堆積した後、乾燥窒素雰囲気中での
６００℃，３０秒の熱処理によって、ｐ型拡散層３３の
表面に接した上記積層膜を選択的に珪化チタン膜３７に
変える。この後、弗化水素水溶液及び硫酸／過酸化水溶
液との混合溶液を用いて上記積層膜の選択エッチングを
行ない、珪化チタン膜３７を残す。
【００５１】最後に、シリコン，銅を例えば０．５％ず
つ含有するアルミニウム膜３８を８００ｎｍ堆積し、所
定の電極形状にパターニングした後、シリコン酸化膜３
４と珪化チタン膜３７との密着性を向上するために、水
素を１０％含む窒素雰囲気中での４５０℃，１５分の熱
処理を行なう。
つ含有するアルミニウム膜３８を８００ｎｍ堆積し、所
定の電極形状にパターニングした後、シリコン酸化膜３
４と珪化チタン膜３７との密着性を向上するために、水
素を１０％含む窒素雰囲気中での４５０℃，１５分の熱
処理を行なう。
【００５２】以上述べた方法により形成した１辺が１μ
ｍのサイズの素子の拡散層と金属配線とのコンタクト抵
抗を測定したところ、２２Ωの値が得られた。これに対
し、本実施例の方法からシリコン及びボロンのイオン注
入によるゲッタリングを除いた方法により形成した同サ
イズの素子の拡散層と金属配線とのコンタクト抵抗を測
定したところ、４３Ωであった。このようにコンタクト
抵抗を低減できたのは、先の実施例と同様に、ゲッタリ
ング効果によって、コンタクト界面のおける鉄などの汚
染物質が除去されたからだと考えられる。
ｍのサイズの素子の拡散層と金属配線とのコンタクト抵
抗を測定したところ、２２Ωの値が得られた。これに対
し、本実施例の方法からシリコン及びボロンのイオン注
入によるゲッタリングを除いた方法により形成した同サ
イズの素子の拡散層と金属配線とのコンタクト抵抗を測
定したところ、４３Ωであった。このようにコンタクト
抵抗を低減できたのは、先の実施例と同様に、ゲッタリ
ング効果によって、コンタクト界面のおける鉄などの汚
染物質が除去されたからだと考えられる。
【００５３】なお、本実施例では、コンタクト部の形成
工程のおけるゲッタリングについて説明したが、本発明
は、他の工程、例えば、ＲＩＥ等のエッチング工程の場
合のように表面付近が重金属によって汚染される工程の
後工程にも適用できる。
工程のおけるゲッタリングについて説明したが、本発明
は、他の工程、例えば、ＲＩＥ等のエッチング工程の場
合のように表面付近が重金属によって汚染される工程の
後工程にも適用できる。
【００５４】
【発明の効果】以上詳述したように本発明によれば、低
温熱処理で、しかもプロセスの複雑化を招くこと無く、
半導体基板内の特定領域に効果的なゲッタリングを行な
うことができる。
温熱処理で、しかもプロセスの複雑化を招くこと無く、
半導体基板内の特定領域に効果的なゲッタリングを行な
うことができる。
【図１】ボロン及び鉄の深さと濃度との関係を示す図。
【図２】鉄濃度と熱処理温度との関係を示す図。
【図３】本発明の一実施例に係るＬＤＤ構造を有するｐ
型ＭＯＳトランジスタの形成工程断面図。
型ＭＯＳトランジスタの形成工程断面図。
【図４】鉄濃度とシリコン加速電圧との関係を示す図。
【図５】鉄濃度とシリコンドーズ量との関係を示す図。
【図６】本発明の他の実施例に係るＬＤＤ構造を有する
ｎ型ＭＯＳトランジスタの形成工程断面図。
ｎ型ＭＯＳトランジスタの形成工程断面図。
【図７】シリコンイオン及びボロンイオンの注入効果を
説明するための図。
説明するための図。
【図８】本発明の他の実施例に係る拡散層と金属配線と
の接続方法を示す工程断面図。
の接続方法を示す工程断面図。
１…ｎ型単結晶シリコン基板、２…二酸化シリコン膜、
３，３５…コンタクトホール、４，３３…高濃度ｐ型不
純物層、５，３８…アルミニウム膜、６…ｐ型単結晶シ
リコン基板、７…高濃度ｎ型拡散層、１１…ゲート酸化
膜、１２…不純物ドープ多結晶シリコン膜、１３…タン
グステンシリサイド膜、１４，１６，１７，３４…シリ
コン酸化膜、１５…低濃度ｐ型不純物層、１８…低濃度
ｎ型不純物層、１９，３６…点欠陥・不純物領域、３１
…ｎ型シリコン基板、３２…素子分離絶縁膜、３７…珪
化チタン膜。
３，３５…コンタクトホール、４，３３…高濃度ｐ型不
純物層、５，３８…アルミニウム膜、６…ｐ型単結晶シ
リコン基板、７…高濃度ｎ型拡散層、１１…ゲート酸化
膜、１２…不純物ドープ多結晶シリコン膜、１３…タン
グステンシリサイド膜、１４，１６，１７，３４…シリ
コン酸化膜、１５…低濃度ｐ型不純物層、１８…低濃度
ｎ型不純物層、１９，３６…点欠陥・不純物領域、３１
…ｎ型シリコン基板、３２…素子分離絶縁膜、３７…珪
化チタン膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/322 H01L 21/265
Claims (4)
- 【請求項１】半導体基板に、アモルファス化するのに必
要なドーズ量よりも少ないドーズ量のイオンを注入し、
点欠陥領域を前記半導体基板の表面近傍に形成する工程
と、 この点欠陥領域を形成する前又は後に、前記半導体基板
の表面から所定の深さまでの領域にIII族又はＶ族の元
素からなる不純物領域を形成する工程と、 熱処理によって、前記不純物領域を構成する元素と前記
半導体基板中の汚染物質とを結合させ、これを前記半導
体基板の表面に移動させる工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】半導体基板に、アモルファス化するのに必
要なドーズ量よりも少ないドーズ量のイオンを注入し、
点欠陥領域を前記半導体基板の表面近傍に形成する工程
と、 この点欠陥領域を形成する前又は後に、前記半導体基板
の表面から所定の深さまでの領域にIII族又はＶ族の元
素からなる不純物領域を形成する工程と、 熱処理によって、前記不純物領域の不純物濃度分布を、
前記半導体基板の表面で不純物濃度が最大となり、且つ
注入される前記イオンの分布が最大となる深さの２倍よ
り浅い深さで不純物濃度が極小となる不純物濃度分布に
変える工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】加速電圧１０ｋｅＶ以下，ドーズ量１×１
０14ｃｍ-2以上１×１０15ｃｍ-2以下の条件でシリコン
基板にシリコンイオンを注入する工程と、 このシリコンイオンの注入工程の前又は後に、前記シリ
コン基板の表面から１００ｎｍ未満の深さの領域に、１
×１０18ｃｍ-3以上の不純物濃度を有するIII族又はＶ
族の元素からなる不純物領域を形成する工程と、 ７００℃以上の熱処理を前記シリコン基板に施す工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項４】前記不純物領域は、加速電圧５ｋｅＶの条
件でボロンイオンを前記シリコン基板に注入して形成す
ることを特徴とする請求項３に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24998992A JP3207551B2 (ja) | 1992-09-18 | 1992-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24998992A JP3207551B2 (ja) | 1992-09-18 | 1992-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104266A JPH06104266A (ja) | 1994-04-15 |
| JP3207551B2 true JP3207551B2 (ja) | 2001-09-10 |
Family
ID=17201182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24998992A Expired - Lifetime JP3207551B2 (ja) | 1992-09-18 | 1992-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207551B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10124144B4 (de) * | 2001-05-17 | 2007-12-13 | Qimonda Ag | Verfahren zur Eliminierung morphologischer und kristallografischer Defekte in Halbleiteroberflächen |
-
1992
- 1992-09-18 JP JP24998992A patent/JP3207551B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104266A (ja) | 1994-04-15 |
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