DE10124144B4

DE10124144B4 - Verfahren zur Eliminierung morphologischer und kristallografischer Defekte in Halbleiteroberflächen

Info

Publication number: DE10124144B4
Application number: DE10124144A
Authority: DE
Inventors: Dietmar Temmler; Anke Krasemann; Erich Dornberger
Original assignee: Siltronic AG; Qimonda AG
Current assignee: Siltronic AG; Qimonda AG
Priority date: 2001-05-17
Filing date: 2001-05-17
Publication date: 2007-12-13
Anticipated expiration: 2021-05-18
Also published as: DE10124144A1

Abstract

Verfahren zur Eliminierung morphologischer und kristallografischer Defekte in Halbleiteroberflächen, wobei
– aus einem Halbleitermaterial ein Halbleitersubstrat mit einem Volumen und einer das Volumen umgebenden Fläche hergestellt wird, das in seinem Volumen COPs mit einer maximalen mittleren COP-Größe hat, die geringer ist als der minimale Abstand zwischen zwei Bauelementen,
– das Halbleitersubstrat einer Oberflächenbehandlung unterzogen wird, durch welche die Fläche des Halbleitersubstrats zumindest abschnittsweise aktiviert wird, und
– anschließend das Halbleitersubstrat im Ultrahochvakuum getempert wird, indem das Halbleitersubstrat für eine Zeitspanne zwischen 0,1 Sekunden und 1 Stunde auf eine Temperatur zwischen 600°C und 1200°C erhitzt wird, wobei Temperatur und Zeitspanne so gewählt sind, dass kristallografische und morphologische Defekte in der aktivierten Fläche des Halbleitersubstrats ausgeglichen werden und COPs im Volumen des Halbleitersubstrats unverändert oder nahezu unverändert bleiben.

Description

Die Erfindung betrifft ein Verfahren zur Eliminierung morphologischer und kristallografischer Defekte in Halbleiteroberflächen, sowie Mikrochips, die in ihrem Volumen keine COPs oder COPs mit einer unterkritischen mittleren Größe aufweisen und deren Fläche frei bzw. weitgehend frei von morphologischen und kristallografischen Defekten ist (COP = crystal originated particles).
Halbleitersubstrate weisen im Ausgangszustand, besonders aber nach abtragenden Prozessschritten, wie abrasiver mechanischer Bearbeitung (CMP), Ätzen bzw. Beschuss mit ionisierten oder neutralen Teilchen, durch Plasmaätzen (RIE), Sputtering oder Ionenimplantation, neben prozessbedingten Verunreinigungen, wie einer Kontamination durch Metalle, Kohlenstoff und Kohlenstoffverbindungen sowie durch Oxide, eine erhöhte Rauhigkeit und oberflächennahe Störungen des Kristallgitters auf. Diese bewirken eine Verschlechterung elektronischer Parameter der Substratoberfläche im Vergleich zur ungestörten Oberfläche und senken Ausbeute und Zuverlässigkeit elektronischer Bauelemente. Mit abnehmender Strukturgröße integrierter elektronischer Bauelemente erhöht sich der relative Beitrag solcher Oberflächendefekte, da der Anteil von Ober- und Grenzflächen gegenüber dem Volumen der Funktionsstrukturen zunimmt. Mit abnehmender Größe sind die Bauelemente auch zunehmend im oberflächennahen Bereich des Halbleitersubstrats angeordnet. Kommt die Ausdehnung von Kontaminationen, Rauhigkeit und Oberflächendefekten in den Bereich der Dicke von Gate- und Speicherdielektrika auf aktiven Oberflächenbereichen, nimmt der Einfluss von Störungen der Oberflächenstruktur auf die Funktion der integrierten Bauelemente zu. Dieser Einfluss steigert sich mit zunehmender Miniaturisierung der Bauelemente.
Kontaminationen der Oberfläche des Halbleitersubstrats können durch nass- und plasmachemische Reinigungsverfahren ausreichend entfernt werden. Bei diesen Verfahren bleiben jedoch die Rauhigkeit der Oberfläche sowie morphologische und kristallographische Defekte in der Oberfläche in der Regel unverändert bzw. werden diese eher verstärkt.
Halbleitermaterial, das für die Herstellung von Mikrochips verwendet wird, wird durch spezielle Kristallzüchtungsverfahren hergestellt, wie zum Beispiel dem Czochralski-Verfahren. Dabei entstehen im Kristall statistisch verteilte Leerstellencluster, die einen Durchmesser im Bereich von ungefähr 150 nm aufweisen. Ihre Dichte im Kristall liegt im Bereich von 10⁶ cm^–3. Der Durchmesser und die Dichte der Leerstellencluster lässt sich durch die Bedingungen beeinflussen, unter denen der Kristall gezogen wird. Die Entstehung solcher Leerstellencluster lässt sich jedoch mit dem bekannten Kristallziehverfahren nicht vermeiden. Die Leerstellencluster werden üblicherweise als COP (crystal originated particles) oder auch als Voids bezeichnet. Sind die COPs zufällig in elektrisch aktiven Bauelementzonen lokalisiert, wie an den Oberflächen, den Grenzflächen oder im Volumen, können diese Defekte verursachen, wie Gateoxid-Ausfälle oder Leckströme bei PN-Übergängen. Integrierte Bauelemente, die auch die Tiefendimension des Halbleitersubstrats funktionell nutzen, wie zum Beispiel dynamische Halbleiterspeicherzellen mit Trench-Speicherkondensator, sind besonders gefährdet. Beim Einätzen von Trenches in das Halbleitersubstrat können COPs angeschnitten werden. Beim Verfüllen der Trenches werden die angeschnittenen COPs ebenfalls mit dem Elektrodenmaterial verfüllt, so dass leitfähige Brücken zwischen benachbarten Trenches entstehen. Damit werden Trenches untereinander kurzgeschlossen oder es entstehen leitfähige Verbindungen zum Sub strat. Bei Verwendung der bisher bekannten Halbleitermaterialien verschärfen sich diese Schwierigkeiten noch mit zunehmender Miniaturisierung der Bauelemente.
Bei den zur Zeit hergestellten Mikrochips weisen die Bauelemente Abmessungen von > 100 nm auf. Die durch lokale morphologische und kristallografische Defekte an Ober- und Grenzflächen verursachten Schwierigkeiten konnten mit den bisher entwickelten Verfahren beherrscht werden.
Bekannt sind Reinigungsverfahren zum Abtrag von Fremdmaterial und Kontaminationen auf oder in der aktiven Fläche. Dabei kommen nasschemische, gasphasen- sowie plasmachemische Verfahren zum Einsatz. Diese Prozesse erhöhen jedoch in der Regel die Rauhigkeit der behandelten Oberfläche insgesamt, also auch in den zuvor glatten und defektfreien Bereichen. Nur wenige dieser Verfahren bewirken auch eine Einebnung der Oberfläche.
Ferner werden Verfahren eingesetzt, bei denen zur Entfernung von Defekten des Halbleitermaterials auf der aktiven Fläche Material abgetragen wird. Der zu eliminierende Defekt wird zusammen mit einer definierten "Opferschicht" des Substrats entfernt. Hierfür werden nasschemische, Gasphasen- und Plasmaätzverfahren eingesetzt. Ferner können oberflächliche Schichten abgedampft werden oder es wird das Material an der Oberfläche zunächst oxidiert und die entstandenen Oxide anschließend entfernt, zum Beispiel durch Verdampfen. Einige der Verfahren weisen einen Relief-Einebnungseffekt für größere morphologische Strukturen auf und wirken auch für lokalisierte, unregelmäßige Einzelstrukturdefekte in gewissem Umfang einebnend.
T. Yonehara et al., Appl. Phys. Letters, 64 (1994), S. 2108 sowie T. Sato et al., VLSI Tech. Dig. 1998, S. 206 beschreiben Verfahren, bei denen das Halbleitersubstrat bei hoher Temperatur unter einer desoxidierenden Wasserstoffatmosphäre getempert wird. Dabei werden morphologische oder kristallografische Defekte durch Oberflächendiffusion von Halbleiteratomen rekonstruiert und Oberflächen durch Minimierung der Oberflächenenergie atomar geglättet.
Ferner ist ein Verfahren bekannt, bei dem das Halbleitersubstrat bei hoher Temperatur im Ultrahochvakuum getempert wird. Dabei werden zunächst die auf der Oberfläche noch vorhandenen Oxide verdampft und anschließend wird durch Oberflächendiffusion von Halbleiteratomen prinzipiell dieselbe Wirkung wie beim Tempern unter einer desoxidierenden Atmosphäre erreicht.
Für die Eliminierung bzw. Reduzierung COP-induzierter Morphologie- und Kristalldefekte sind verschiedene Verfahren bekannt, bei denen COPs vollständig oder zumindest bis in eine gewisse Tiefe des Substrats entfernt werden können.
So kann unter besonderen Ziehbedinungen und/oder mit einer speziellen Nachbehandlung ein Halbleitermaterial hergestellt werden, das keine COPs mehr aufweist. Die Herstellung ist jedoch aufwändig und teuer.
Weiter kann für die Herstellung von Mikrochips ein Halbleitermaterial eingesetzt werden, das nur in den Bereichen eine ideale Struktur aufweist, die für elektronische Bauelemente verwendet werden. Dazu wird aus dem Halbleitermaterial, beispielsweise ein Siliziumeinkristall, welcher COPs aufweist, zunächst ein Halbleitersubstrat, ein sogenannter Wafer, hergestellt. Dieses Halbleitersubstrat wird anschließend einer thermischen Behandlung unterzogen, um eine COP-freie Oberflächenzone zu erzeugen, welche der Tiefe der späteren aktiven Bauelementeschicht entspricht. Die thermische Behandlung erfolgt bei Temperaturen im Bereich von 1200°C und erstreckt sich über längere Zeiträume im Bereich von mehreren Stunden.
Die Herstellung eines solchen partiell "idealen" Substratmaterials ist daher aufwändig.
Weiter lässt sich Halbleitermaterial einsetzen, bei dem auf einem Halbleitersubstrat eine Epitaxieschicht abgeschieden wurde. Die Epitaxieschicht, deren Dicke der späteren aktiven Bauelementetiefe entspricht, ist COP-frei. Die Abscheidung derartiger Schichten ist jedoch ebenfalls aufwändig und teuer.
Die nach der Behandlung mit dem oben beschriebenen Verfahren noch verbleibenden COPs und die damit verbundenen Defekte können durch Anwendung von Fehlertoleranzverfahren in ihrer Wirkung gemindert werden. Die Reparatur bzw. Tolerierung der Defekte kann in Abhängigkeit vom Typ der Schaltung jedoch nur für Strukturgrößen von mehr als 150 nm und nur für eine definierte Zahl von Defekten realisiert werden. Ferner kosten Fehlertoleranzverfahren Chipfläche und bedeuten Ausbeuteverlust.
Im Einzelnen beschreibt noch die DE 199 00 091 A1 ein Verfahren zum Entfernen von Hohlraumdefekten aus oberflächennahen Bereichen eines Siliziumwafers. Dazu wird ein aus einem nach dem Czochralski-Verfahren gezogenen Siliziumeinkristall zunächst ein Wafer abgetrennt. Der Wafer wird dann in einer Wasserstoff- oder Inertgasatmosphäre getempert, um Sauerstoffatome aus dem Siliziumwafer zu entfernen, die als Oxidschicht auf der Oberfläche von im Siliziumwafer angeordneten Hohlräumen vorhanden sind. Anschließend wird der getemperte Wafer in einer Sauerstoffatmosphäre erneut getempert, um eine Wanderung von auf Zwischengitterplätzen angeordneten Siliziumatomen anzuregen. Dadurch können die im Siliziumwafer vorhandenen Hohlräume vollständig verschlossen werden. Dieses bekannte Verfahren führt auch zu einem Verschluss von Hohlräumen, die im Volumen des Siliziumwafers, also in weiter von der Oberfläche des Siliziumwafers entfernt liegenden Berei chen, angeordnet sind. Das Tempern wird in einer Wasserstoff- und/oder Inertgasatmosphäre etwa 50 Stunden lang bei einer Temperatur von 1000°C durchgeführt. Durch eine Temperatursteigerung kann die für das Tempern benötigte Zeit verkürzt werden.
In der US 6,008,128 wird ein Verfahren zum Glätten der Oberfläche von Siliziumeinkristallsubstraten beschrieben. Dabei wird zunächst eine auf der Oberfläche des Siliziumsubstrats vorhandene Oxidschicht mit einer Gasmischung aus HF/H₂ bei einer ersten Temperatur entfernt, die so gewählt wird, dass in der Oxidschicht gebundenes Wasser nicht entfernt wird. Die erste Temperatur wird bevorzugt in einem Bereich von 0 bis 100°C gewählt. Anschließend wird bei einer zweiten Temperatur, die höher als die erste Temperatur ist, auf der Oberfläche des Siliziumsubstrats abgeschiedenes organisches Material in einer HCl/H₂-Gasmischung entfernt, so dass die Siliziumoberfläche freigelegt wird. Die zweite Temperatur wird so gewählt, dass auf der Oberfläche des Siliziumsubstrats vorhandene Rauhigkeiten nicht eingeebnet werden. Bevorzugt wird die zweite Temperatur zwischen 500 und 800°C gewählt. In einem dritten Schritt wird das Siliziumsubstrat schließlich in einer H₂-Atmosphäre auf eine dritte Temperatur erhitzt, die höher liegt als die zweite Temperatur. Die dritte Temperatur wird bevorzugt zwischen 800 und 1000°C gewählt. Während des dritten Temperschrittes werden Rauhigkeiten auf der Oberfläche des Siliziumsubstrats ausgeglichen, und es wird eine glatte Oberfläche erhalten. Die Glättung der Oberfläche wird über eine Gleichgewichtsreaktion erreicht, nach der sich aus den an der Oberfläche vorhandenen Siliziumatomen zunächst ein Silan bildet und dieses Silan an anderer Stelle unter Zersetzung zu Silizium wieder abgeschieden wird. Das Silan wird bevorzugt an den auf der Oberfläche vorhandenen Erhebungen gebildet, während die erneute Abscheidung des Siliziums bevorzugt in Vertiefungen der Oberfläche erfolgt.
In der EP 0 964 443 A2 wird ein Verfahren zum Tempern eines Siliziumwafers beschrieben, in welchem der Siliziumwafer in einer reduzierenden Atmosphäre, die Wasserstoffgas enthält, schrittweise bei verschiedenen Temperaturen getempert wird. Zum Tempern wird eine RTA-Vorrichtung (RTA = Rapid Thermal Annealing) verwendet. Die Temperatur eines Temperschritts wird jeweils niedriger als die Temperatur des vorhergehenden Temperschrittes gewählt. Dieses Verfahren kann auch zwischen einzelnen Prozessstufen während der Herstellung von Mikrochips durchgeführt werden, um während der Herstellung des Mikrochips an der Oberfläche des Siliziumsubstrats entstandene Fehlstellen auszuheilen. Bevorzugt wird das Tempern zweistufig ausgeführt, wobei der erste Schritt bei 1000 bis 1230°C ausgeführt wird, um COPs auszuheilen bzw. zu entfernen. Die Zeit für den ersten Temperschritt beträgt 10 s. Bevorzugt ist ein Temperaturbereich von 1200–1350°C und eine Temperzeit von 1 bis 300 s. Vor dem Tempern kann die Oxidschicht auf der Oberfläche des Siliziumsubstrats durch Fluorwasserstoffsäure entfernt werden. Der zweite Temperschritt wird bei einer Temperatur von 1000 bis 1150°C für eine Dauer von 10 s in einer Wasserstoffatmosphäre durchgeführt. Bevorzugt ist ein Temperaturbereich von 900 bis 1200°C bei einer Temperzeit von 1 bis 300 s. In diesem Schritt werden die CPOs nicht mehr verändert sondern nur noch Unregelmäßigkeiten auf der Oberfläche des Siliziumsubstrats geglättet.
Aus der DD 155 569 ist ein Verfahren zur Wärmebehandlung von Si-Substraten bekannt, welche einen hohen Sauerstoffgehalt aufweisen. Das Verfahren umfasst eine erste Stufe, die bei einer Temperatur von 900 bis 1300°C durchgeführt wird und eine anschließende zweite Stufe, in welcher bei einer Temperatur zwischen 600 und 900°C getempert wird. Durch das Verfahren sollen Defekte in oberflächennahen Bereichen verhindert werden. Durch den bei hoher Temperatur durchgeführten ersten Temperschritt verarmen die oberflächennahen Bereiche durch Ausdiffusion von Sauerstoff, so dass sich keine Präzi pitatkeime ausbilden können. Während des zweiten Temperschritts bilden sich in tieferen, oberflächenfernen Bereichen des Si-Substrats sauerstoffgekoppelte Präzipitate aus. Dieses bekannte Verfahren bewirkt in den oberflächennahen Bereichen eine Homogenisierung der Struktur des Si-Substrats, während in tieferen Bereichen gezielt größere sauerstoffgekoppelte Defekte erzeugt werden. Es wird zur Vorbereitung des Si-Substrates verwendet und vor einer Implantation von mikroelektronischen Bauelementen eingesetzt.
Weiterhin beschreibt die DD 251 856 A1 ein Verfahren zum Tempern von Si-Substraten, wobei die Halbleiterscheiben beginnend mit einer Temperatur von ca. 600 bis 700°C mit einer Heizrate von 0,5–3°C/min bis auf eine Temperatur von 750 bis 850°C erwärmt werden und anschließend in einem zweiten Temperschritt mit einer Heizrate von 5 bis 15°C/min bis auf eine Temperatur von 1100 bis 1300°C erhitzt werden. Die Temperatur wird sodann für 2 bis 20 Stunden gehalten. Es erfolgt eine Abkühlung auf eine Temperatur von etwa 800°C mit einer Kühlrate von 2 bis 5°C/min. Mit diesem Verfahren soll eine stabile und gleichmäßige Verteilung der vom Sauerstoffgehalt abhängigen Parameter erreicht werden, so dass während der Implantation von elektronischen Bauelementen genügend Getterzentren für ein Ausfällen von Fremdatomen zur Verfügung stehen, die jedoch andererseits nicht die implantierten elektronischen Bauelemente beeinflussen sollen.
Die JP 11168106 A beschreibt ein Verfahren zur Verminderung von Defekten in oberflächennahen Abschnitten von Si-Substraten. Das Si-Substrat wird zunächst gereinigt, um die Oberfläche des Si-Substrats freizulegen. Anschließend wird das Substrat bei Temperaturen von ca. 1000 bis 1300°C für ungefähr eine Stunde in einer Inertgasatmosphäre getempert. Dadurch werden Defekte an der Oberfläche des Substrats sowie in oberflächennahen Bereichen verringert.
Aus der EP 0 926 718 A2 ist ein Verfahren zur thermischen Behandlung von monokristallinen Siliziumwafern bekannt. Die Siliziumwafer werden in einer reduzierenden Atmosphäre für kurze Zeit auf eine Temperatur von zumindest 1200°C erhitzt, um an der Oberfläche bzw. im Volumen des Wafers COPs zu eliminieren. Die Wafer werden aus einem nach dem Czochralski-Verfahren gezogenen Siliziumeinkristall abgetrennt, der mit hoher Ziehgeschwindigkeit hergestellt wurde. Der Siliziumeinkristall weist daher eine hohe Dichte an COPs auf, die jedoch einen sehr geringen Durchmesser haben. Eine bevorzugte Größe der COPs beträgt 60 bis 130 nm.
Die JP 08045947 beschreibt ein Verfahren zur thermischen Behandlung von Siliziumsubstraten. Die Si-Substrate werden bei einer Temperatur von 1000 bis 1350°C für 10 Minuten in einer Wasserstoff- und/oder Inertgasatmosphäre getempert, die geringe Mengen an Mono- oder Disilan enthält.
Aus der EP 1 005 070 A2 ist ein Verfahren zur Herstellung integrierter Schaltkreise bekannt, bei dem auf der Rückseite eines Substrats, also auf der den integrierten Schaltkreisen gegenüberliegenden Seite, Material abgetragen wird, um das Substrat dünner zu gestalten. Auf diese Weise soll die Diffusion von Wasserstoff von der Substratrückseite zu den zu vergütenden Grenzflächen erleichtert werden.
Schließlich ist noch aus der JP 06 104266 ein Getterverfahren zur Eliminierung kristallographischer Defekte, wie Metallkontamination innerhalb des Siliziumgitters, bekannt, bei dem eine Ionenimplantation zur Aktivierung der Waferoberfläche sowie eine anschließende Temperung bei z. B. 700°C stattfinden.
Aufgabe der Erfindung ist es, ein Verfahren zur Verfügung zu stellen, das sich in den Herstellungsablauf von Mikrochips integrieren lässt und mit dem kristallografische und morpho logische Defekte im Volumen oder an der Oberfläche des Halbleiters, die zu Defekten im Mikrochip führen können, weitgehend vermieden werden können.
Die Aufgabe wird gelöst durch ein Verfahren zur Eliminierung morphologischer und kristallografischer Defekte in Halbleiteroberflächen, wobei

– aus einem Halbleitermaterial ein Halbleitersubstrat mit einem Volumen und einer das Volumen umgebenden Fläche hergestellt wird, das in seinem Volumen COPs mit einer maximalen mittleren COP-Größe hat, die geringer ist als der minimale Abstand zwischen zwei Bauelementen,
– das Halbleitersubstrat einer Oberflächenbehandlung unterzogen wird, durch welches die Fläche des Halbleitersubstrats zumindest abschnittsweise aktiviert wird, und
– anschließend das Halbleitersubstrat im Ultrahochvakuum getempert wird, indem das Halbleitersubstrat für eine Zeitspanne zwischen 0,1 Sekunden und 1 Stunde auf eine Temperatur zwischen 600°C und 1200°C erhitzt wird, wobei Temperatur und Zeitspanne so gewählt sind, dass kristallografische und morphologische Defekte in der aktivierten Fläche des Halbleitersubstrats ausgeglichen werden und COPs im Volumen des Halbleitersubstrats unverändert oder nahezu unverändert bleiben.

Das erfindungsgemäße Verfahren erfordert bei seiner Ausführung die Verwirklichung von zwei wesentlichen Merkmalen.
Es wird ein spezielles Halbleitermaterial verwendet, das zwar COPs aufweist, bei dem aber die mittlere Größe der COPs einen bestimmten Wert nicht überschreitet. Dieser Wert entspricht einer Größe der COPs, die mindestens erforderlich ist, um einen Ausfall eines Bauelementes zu bewirken. Diese COP-Größe ist eine für die jeweilige Technologie und Schaltungs- bzw. Bauelementekonstruktion spezifische Größe. Sie wird durch den minimalen Abstand von Bauelementen des Mikrochips bestimmt.
Um unterkritisch zu sein, muss die maximale mittlere Größe der COPs dann geringer sein als der minimale Abstand zwischen zwei Bauelementen. Durch dieses Merkmal bleiben alle potentiellen Defektstellen, für deren Aktivierung zu elektrisch wirksamen Defekten die COPs eine kritische Mindestgröße aufweisen müssen, elektrisch fehlerfrei.
Als zweites wesentliches Merkmal des Verfahrens werden unmittelbar oberflächennah liegende Defekte im Halbleitersubstrat eliminiert. Solche Defekte werden beispielsweise durch COPs verursacht, die eine geringere Größe als die oben erwähnte unterkritische mittlere COP-Größe aufweisen. Diese COPs sind an Grenzflächen und Oberflächen wirksam, zum Beispiel auf Flächen, die von einem Gate- oder Speicherdielektrikum bedeckt werden. Durch die spezielle Oberflächenbehandlung, die eine Aktivierung der Oberfläche und eine nachfolgende Temperaturbehandlung umfasst, können Halbleiteratome, die an Energiemaxima der Oberfläche lokalisiert sind, in Bereiche mit niedrigerer Energie diffundieren.
Die Atome an der Oberfläche des Halbleitersubstrats sind zunächst atomar passiviert. Dies bedeutet, dass die Atome im Kristallgitter des Halbleiters fixiert sind und es deshalb einer großen Aktivierungsenergie bedarf, um die Atome aus dem Gitter herauszulösen und zu verschieben. Um eine Änderung der Struktur der Oberfläche zu bewirken, muss daher das Halbleitersubstrat für einen längeren Zeitraum auf hohe Temperatur erhitzt werden.
Beim erfindungsgemäßen Verfahren werden die Atome an der Oberfläche des Halbleitersubstrats zunächst aktiviert. Sie liegen dann nicht mehr eingebunden in das Kristallgitter vor, sondern bilden eine dünne Schicht aus leicht beweglichen Atomen. Modellhaft kann diese Schicht wie eine zweidimensionale Flüssigkeit betrachtet werden. Die Atome lassen sich durch Zufuhr erheblich geringerer Energiemengen als im oben be schriebenen Fall auf der Oberfläche des Halbleitersubstrats bewegen. Die Atome dieser „zweidimensionalen Flüssigkeit" streben einem Energieminimum zu, weshalb Atome, die an Stellen der Oberfläche positioniert sind, die eine hohe Energie aufweisen, an Stellen mit niedrigerer Energie verschoben werden. Durch diesen Diffusionsvorgang erfolgt eine Glättung der Oberfläche und eine Eliminierung kristallografischer und morphologischer Defekte.
Eine Aktivierung der Oberfläche kann beispielsweise durch Niedrigenergie-Ionenbeschuss, zum Beispiel mit H-, He-, Si- oder Ar-Ionen, mittels nasschemischer Ätzung und H₂-Passivierung oder mittels Opferoxidation und Wiederentfernung der Oxidschicht erfolgen.
Bei dem erfindungsgemäßen Verfahren ist eine Diffusion der Halbleiteratome nur an der Oberfläche notwendig, während tiefere Schichten des Halbleiterkristalls unbeeinflusst bleiben. Dadurch benötigt das erfindungsgemäße Verfahren im Vergleich zu den bisher bekannten Verfahren ein erheblich geringeres Temperaturbudget. Für die Durchführung und die Wahl der Prozessparameter, also Temperatur und Zeitspanne des Temperns, ist es wesentlich, dass die Größenverteilung der im Halbleitersubstrat lokalisierten unterkritischen COPs nicht, bzw. wenig modifiziert wird, das heißt, dass diese COPs unterkritisch bleiben. Wird das Halbleitersubstrat auf eine zu hohe Temperatur oder für eine zu lange Zeitspanne getempert, erfolgt auch eine Umordnung der Atome im Volumen des Halbleitersubstrats. Es können dann COPs im Volumen des Halbleitersubstrats koagulieren, wodurch sich deren Größe erhöht. Dies bewirkt letztendlich einen Anstieg der elektrischen Fehlerrate des Mikrochips. Das erfindungsgemäße Verfahren ist in dieser Hinsicht jedoch vergleichsweise unkritisch, da für merkliche Änderungen von COP-Größen Temperaturen von mehr als 1100°C über eine Dauer von mehr als zwei Stunden auf das Halbleitersubstrat einwirken müssen.
Beim erfindungsgemäßen Verfahren wird also zwischen COPs unterschieden, die im Inneren des Substrats lokalisiert sind, also in dessen Volumen, und solchen COPs, die an der Fläche des Halbleitersubstrats lokalisiert sind. Unter der Fläche des Halbleitersubstrats wird dabei die Grenzfläche des Volumens des Halbleitersubstrats verstanden, also sowohl die Oberfläche des Halbleitersubstrats hin zur Umgebung als auch die Grenzfläche zwischen Halbleitersubstrat und den in das Halbleitersubstrat integrierten bzw. auf diesen angeordneten elektronischen Bauelementen.
Die wesentlichen Vorteile des erfindungsgemäßen Verfahrens bestehen darin, dass nur an der Oberfläche eine Umordnung der atomaren Struktur des Halbleitersubstrats erfolgt. Dadurch ist für eine Verminderung der Fehlerrate in Mikrochips, wie sie mit den bisher bekannten Verfahren erreicht wird, eine erheblich geringere Temperatur bzw. Wärmebelastung des Halbleitersubstrats erforderlich. Dadurch kann das Verfahren auch während des Integrationsprozesses, also während des Einbaus der Bauelemente in das Halbleitersubstrat, eingesetzt werden. Es können daher auch Morphologie- und Kristalldefekte, die erst im Verlauf des Integrationsprozesses entstehen, noch eliminiert werden. Solche Morphologie- und Kristalldefekte entstehen beispielsweise durch das Anschneiden von COPs beim Einätzen von Vertiefungen in das Halbleitersubstrat. Die bekannten Hochtemperaturverfahren sind dagegen auf den Beginn des Integrationsprozesses beschränkt, da sonst durch das hohe Temperaturbudget dieser Verfahren vorher prozessierte Strukturen und Dotierprofile unzulässig modifiziert werden. Durch die Reduzierung der Temperatur bzw. der Dauer, während der das Halbleitersubstrat bei der Temperatur gehalten wird, ist das Verfahren im Vergleich zu bekannten Hochtemperaturverfahren auch deutlich kostengünstiger. Weil ferner für das Verfahren Substratmaterial mit geringer COP-Größe eingesetzt werden kann, das mit höherer Ziehgeschwindigkeit der Kristal le hergestellt wird, ergeben sich auch bei der Herstellung des als Ausgangsmaterial verwendeten Halbleitermaterials durch den höheren Durchsatz wirtschaftliche Vorteile.
Im Gegensatz zu dem bekannten Verfahren können beim erfindungsgemäßen Verfahren COPs in den aktiven Gebieten des Halbleitersubstrats toleriert werden. Durch die unterkritische COP-Größe werden die sonst durch COPs verursachten Fehler im Halbleitervolumen vollständig vermieden. Im Unterschied dazu werden beim Stand der Technik die COPs aus den elektrisch aktiven Bauelementzonen mit vergleichsweise höherem Aufwand vollständig eliminiert.
Insbesondere beim Plasmaätzen entsteht auf der neu geschaffenen Oberfläche des Halbleitersubstrats ein Polymerfilm aus Bestandteilen des Ätzplasmas. Ein solches Polymer kann beispielsweise aus Kohlenstoff, Wasserstoff und Fluor bestehen. Diese Schicht muss vor der Oberflächenbehandlung gemäß dem erfindungsgemäßen Verfahren zunächst entfernt werden, um anschließend durch eine Aktivierung der Oberfläche bewegliche Atome erzeugen zu können und die für das Templern erforderlichen Temperaturen und Zeiten gering zu halten. Vor der Oberflächenbehandlung wird die Oberfläche des Halbleitersubstrats daher vorzugsweise gereinigt. Reinigung und Aktivierung der Oberfläche können auch in einem gemeinsamen Verfahrensschritt durchgeführt werden. Eine Reinigung kann daher vorzugsweise ebenfalls mittels Niedrigenergie-Ionenbeschuss, zum Beispiel mit H-, He-, Si- oder Ar-Ionen, mittels nasschemischer Ätzung und H₂-Passivierung oder mittels Opferoxidation und Wiederentfernung der Oxidschicht erfolgen.
Vor dem Tempern sollte die Oberfläche des Halbleitersubstrats einen Anteil an Fremdatomen von weniger als 0,5 Monolagen Fremdatome, vorzugsweise weniger als 0,1 Monolagen Fremdatome, insbesondere weniger als 0,001 Monolagen Fremdatome aufweisen. Fremdatome sind dabei beispielsweise die bereits er wähnten Kontaminationen durch Metalle, durch Kohlenstoff und Kohlenstoffverbindungen oder durch Oxide. Die Belegung der Oberfläche mit Fremdatomen lässt sich während der Herstellung des Mikrochips beispielsweise durch Sekundärionenmassenspektroskopie (SIMS) oder durch Auger-Spektroskopie bestimmen.
Das erfindungsgemäße Verfahren bedingt eine relativ geringe Wärmebelastung des Substrats. Daher kann das Halbleitersubstrat auch elektronische Bauelemente umfassen, beispielsweise ein Gate- oder Speicherdielektrikum, ohne dass diese Bauelemente während der Durchführung des erfindungsgemäßen Verfahren nachteilig beeinflusst werden. Als Halbleitersubstrat im Sinne der Erfindung kann daher sowohl ein Wafer vor dem Integrationsprozess der elektronischen Bauelemente verstanden werden, wie auch ein Wafer, auf dem bereits elektronische Bauelemente integriert oder aufgebracht wurden. Als Halbleitermaterial ohne COPs oder mit einer unterkritischen mittleren COP-Größe wird ein Material verstanden, aus dem ein Halbleitersubstrat hergestellt wird, also ein Wafer in den noch keine elektronischen Bauteile integriert sind. Ein solches Halbleitermaterial ist beispielsweise ein Siliziumeinkristall, der nach dem Czochralski-Verfahren gezogen wurde.
Durch das erfindungsgemäße Verfahren lassen sich kristallografische und morphologische Defekte auch in denjenigen Bereichen des Halbleiters eliminieren, deren Flächen erst während des Integrationsprozesses erstellt werden. Das Verfahren lässt sich daher auch mit einem Halbleitersubstrat durchführen, in das Vertiefungen, z. B. Trenches, eingebracht sind. Durch das erfindungsgemäße Verfahren werden Kristallfehler und sonstige morphologische Defekte an den Flächen dieser Vertiefungen bzw. Trenches eliminiert. Diese Flächen bilden im fertigen Mikrochip die Grenzfläche zwischen Halbleitersubstrat und einem in der Vertiefung angeordneten Dielektrikum.
Das erfindungsgemäße Verfahren lässt sich wegen der geringen Wärmebelastung des bearbeiteten Halbleitersubstrats in den Integrationsprozess der elektronischen Bauelemente in das Halbleitersubstrat integrieren. Während der Herstellung eines Mikrochips können daher mehrere erfindungsgemäße Oberflächenbehandlungen durchgeführt werden.
Bevorzugt wird das erfindungsgemäße Verfahren immer dann ausgeführt, wenn durch einen Prozessschritt neue Flächen geschaffen werden, in denen kristallographische und morphologische Defekte, beispielsweise durch angeschnittene COPs, entstanden sind. Bevorzugt wird die erfindungsgemäße Oberflächenbehandlung daher nach einer abrasiven Bearbeitung des Halbleitersubstrats durchgeführt, um die dabei entstandenen Defekte wieder zu eliminieren.
Die Bedingungen, die beim Tempern eingehalten werden müssen, insbesondere die Temperatur und die Dauer des Temperns, können vom Fachmann durch entsprechende Vorversuche empirisch ermittelt werden.
Die nach der Oberflächenaktivierung zum Tempern verwendeten Temperaturen liegen zwischen 600°C und 1200°C, insbesondere bevorzugt zwischen 600 und 800°C. Die Dauer, für welche das Halbleitersubstrat getempert wird, liegt zwischen 0,1 Sekunden und 1 Stunde, vorzugsweise einer Sekunde und 30 Minuten. Entscheidend für das Verfahren ist das auf das Halbleitersubstrat einwirkende Temperaturbudget. Unter einem Temperaturbudget wird das Produkt aus Temperatur und der Zeit verstanden, während der das Halbleitersubstrat auf der Temperatur gehalten wird. Bei einer hohen Temperatur ist nur eine geringe Zeit für das Tempern erforderlich, während mit abnehmender Temperatur sich die Zeitdauer verlängert, während der das Halbleitersubstrat getempert werden muss. Entscheidend ist, dass das Temperaturbudget so gewählt wird, dass nur Defekte an der Oberfläche bzw. nahe der Oberfläche eliminiert werden, während unterkritische COPs im Inneren, d.h. im Volumen des Halbleitersubstrats, nicht verändert werden. Die Tiefe der Schicht, in der gemessen von der Oberfläche des Halbleitersubstrats aus eine Veränderung der atomaren Struktur durch das Tempern erreicht wird, ist dabei bevorzugt kleiner oder gleich der mittleren kritischen COP-Größe.
Das für die Herstellung des Mikrochips als Ausgangsmaterial verwendete Halbleitermaterial weist vorzugsweise eine mittlere COP-Größe von weniger als 0,4 F auf. Mit "F" wird die "Feature Size" bezeichnet. Man versteht darunter die minimale lithographische Strukturgröße der Bauelemente. Durch Fortschritte bei der Prozessierung von Mikrochips, verringern sich die Bauelementabmessungen stetig. So betrug in den vergangenen Jahren die minimale Strukturgröße F ungefähr 0,2 μm, während gegenwärtig Abmessungen von ≧ 0,17 μm verwirklicht werden können. Zur Zeit befinden sich Bauelemente mit Abmessungen von ≧ 0,14 μm in der Entwicklung. Entsprechend mit der abnehmenden Größe der Bauelemente verringert sich auch die noch zu tolerierende unterkritische mittlere COP-Größe. Diese wird vorzugsweise zu ≦ 0,4 F gewählt.
Das Tempern des Halbleitersubstrats wird vorzugsweise in einer desoxidierenden Atmosphäre, insbesondere in einer Wasserstoffatmosphäre oder im Ultrahochvakuum durchgeführt. Dabei werden Kontaminationen auf der Oberfläche des Halbleitersubstrats zunächst verdampft, ehe anschließend durch Diffusion von Halbleiteratomen ein Ausgleich von Defekten auf der Oberfläche des Halbleitersubstrats erfolgt.
Die Diffusion der Atome auf der Oberfläche des Halbleitersubstrats wird erleichtert, wenn während des Temperns eine dünne Schicht aus den Atomen des Halbleitermaterials auf der aktivierten Fläche abgeschieden wird. Die dünne Schicht umfasst im Allgemeinen eine Stärke von 0,5 bis 2 Monolagen der Atome. Die Ablagerung dieser Atome wird erreicht, indem während des Temperns der Atmosphäre über dem Halbleitersubstrat, beispielsweise einer Wasserstoffatmosphäre, eine flüchtige Verbindung des Halbleitermaterials beigegeben wird. Besteht das Halbleitermaterial aus Silizium, kann dies beispielsweise ein Silan, ein Dichlorsilan oder ein Trichlorsilan sein.
Die gegenwärtig verwendeten Mikrochips beruhen überwiegend auf einer Siliziumbasis. Bevorzugt besteht daher das Halbleitermaterial aus Silizium, das heißt ein Mikrochip wird ausgehend von einem Siliziumeinkristall hergestellt.
Durch das oben beschriebene Verfahren lassen sich Mikrochips, die eine geringe Fehlerrate aufweisen, unter wirtschaftlich günstigen Bedingungen herstellen. Ein solcher Mikrochip besteht aus einem Halbleitersubstrat mit einem Volumen und einer das Volumen umgebenden Fläche, wobei in das Halbleitersubstrat elektronische Bauelemente integriert sind und das Halbleitersubstrat im Volumen COPs aufweist, die eine unterkritische mittlere Größe besitzen, und wobei die Fläche zumindest Abschnitte hat, die eine geringere Dichte der COPs aufweist als die Fläche eines Querschnitts durch das Halbleitersubstrat.
Wie bereits oben erläutert, wird mit dem Volumen des Halbleitersubstrats der Bereich bezeichnet, der sich im Inneren des Halbleitersubstrats befindet und der aus dem Halbleitermaterial, beispielsweise Silizium aufgebaut ist. Die Fläche des Halbleitersubstrats wird sowohl von der Oberfläche gebildet, die das Halbleitersubstrat zur Umgebung hin abgrenzt wie auch von denjenigen Grenzflächen, die zwischen dem Halbleitersubstrat und einem elektronischen Bauteil angeordnet sind. In denjenigen Bereichen, die mit dem oben beschriebenen Verfahren prozessiert wurden, sind keine kristallinen oder morphologischen Defekte vorhanden bzw. sind diese Defekte wesentlich vermindert. Vergleicht man diese Fläche mit einer Fläche, die durch einen Schnitt durch das Halbleitersubstrat de finiert wird, zeigen die mit dem Verfahren prozessierten Flächen eine verringerte Dichte der COPs.
Bei dem Mikrochip kann das Halbleitersubstrat elektronische Bauelemente umfassen, welche im Volumen des Halbleitersubstrats angeordnet sind, also teilweise unterhalb der Oberfläche des Halbleitersubstrats. Die Grenzfläche zwischen Halbleitersubstrat und elektronischen Bauelement ist dabei frei von COPs, insbesondere frei von angeschnittenen COPs.
Ein derartiger Mikrochip umfasst beispielsweise Trench-Speicherzellen, insbesondere MINT-Speicherzellen.
Die Erfindung wird anhand bevorzugter Ausführungsformen sowie unter Bezugnahme auf eine beigefügte Zeichnung näher erläutert. Dabei zeigt:
1 einen Schnitt durch einen Mikrochip, in den MINT-Speicherzellen integriert sind, wobei der Schnitt parallel zur Oberfläche des Mikrochips geführt ist;
2 Dichteverteilungen von COPs in verschiedenen Silizium-Halbleitermaterialien;
3 einen Schnitt durch einen Mikrochip, in den Trenches integriert sind, wobei der Schnitt senkrecht zu dessen Oberfläche geführt ist.
1 zeigt einen Schnitt durch einen Mikrochip, wobei der Schnitt parallel zur Oberfläche des Mikrochips geführt ist. Im Halbleitersubstrat 1, das beispielsweise aus Silizium besteht, sind Vertiefungen 2 eingebracht, die senkrecht zur Bildebene verlaufen. Die Wandung der Vertiefung 2 ist mit einem Speicherdielektrikum ausgekleidet, beispielsweise einem Siliziumoxinitrid. Der Innenraum 4 der Vertiefung ist bei spielsweise mit einem polykristallinem Halbleiter oder einem Metall ausgefüllt, das die Gegenelektrodenschicht bildet. Die Vertiefungen 2, die auch als Trenches bezeichnet werden, sind jeweils paarweise in einem Abstand W1 zueinander angeordnet. Ferner sind die Trenches jeweils benachbart zu weiteren Paaren von Trenches angeordnet, wobei zwischen diesen jeweils ein Abstand W2, W3, W4 und W5 besteht. Im Halbleitersubstrat 1 sind statistisch COPs 5 verteilt. Die COPs besitzen keine gleichmäßige Größe sondern weisen eine Größenverteilung auf. Die mittlere Größe der COPs sowie die Größenverteilung ist jeweils durch die Herstellungsbedingungen (insbesondere beim Ziehen des Einkristalls) bestimmt. Beispiele für Größenverteilungen von COPs in unterschiedlichen Materialien sind in 2 dargestellt. Dabei zeigt das Material 8K ein Maximum bei einer COP-Größe von ungefähr 50 nm, während das Siliziummaterial 8A und 8B ein Maximum bei ca. 110 nm zeigt und das Material 8D ein Maximum bei ungefähr 140 nm. Das Material 8E zeigt ein Maximum bei noch höheren Werten von ungefähr 180 nm. Aus 2 ergibt sich ferner, dass bei COPs mit einer geringeren Größe (Halbleitermaterial 8K) eine hohe Dichte der COPs im Halbleitermaterial beobachtet wird, während bei sehr großen COPs (Material 8E) eine geringe Dichte der COPs im Substratmaterial beobachtet wird.
In 1 ist die Größenverteilung der COPs schematisch durch kreisförmige Strukturen 5 mit unterschiedlichem Durchmesser dargestellt. COPs 5 mit geringem Durchmesser, beispielsweise der COP 5a, verursachen keinen Defekt des Mikrochips, während COPs mit großem Durchmesser, beispielsweise COP 5b eine Verbindung zwischen benachbarten Trenches 6a und 6b bewirken können. Beim Verfüllen der Vertiefungen mit dem Material der Gegenelektrode wird der Hohlraum des COP 5b ausgefüllt und bewirkt einen Kurzschluss zwischen den Trenches 6a und 6b und damit einen Defekt im Mikrochip. Wird die Größe der COPs 5 nun so gewählt, dass sie unterhalb des geringsten Abstandes W1 zwischen benachbarten Trenches liegt, kann ein im Volumen des Halbleitersubstrat 1 liegender COP keinen Kurzschluss zwischen benachbarten Trenches 6 mehr verursachen.
Beim Einbringen der Trenches in das Halbleitersubstrat 1 können zufällig COPs angeschnitten werden. Diese COPs können auch einen Durchmesser aufweisen, der unterhalb des mittleren Durchmessers der COPs liegt. Ein solcher Fall ist beispielhaft am Trench 6a dargestellt. Der Umfang des Trenches 6a schneidet das COP 5c. Dadurch weist die Grenzfläche zwischen Halbleitersubstrat und Trench einen Fehler auf, der durch die erfindungsgemäße Temperung ausgeglichen werden kann. Dabei wird der angeschnittene COP 5c durch eindiffundierende Atome des Halbleitersubstrats aus der Umgebung des COP 5c ausgeglichen, so dass der Fehler behoben wird. Damit werden auch Defekte vermieden, die durch COPs mit einem Durchmesser unterhalb der kritischen mittleren COP-Größe verursacht werden.
Bei dem schematisch in 1 dargestellten Mikrochip werden also einerseits Defekte vermieden, indem die Größe der COPs so gewählt wird, dass ihre mittlere Größe unterhalb des minimalen Abstandes benachbarter Trenches gewählt wird und andererseits COPs, die zufällig angeschnitten wurden, durch die Oberflächenbehandlung nach dem erfindungsgemäßen Verfahren ausgeglichen bzw. aufgefüllt werden.
In 3 ist ein Schnittbild dargestellt, wobei der Schnitt entlang der Linie III-III in 1 senkrecht zur dargestellten Ebene geführt wurde. Die paarweise eingebrachten Trenches 6 verlaufen von der Oberfläche 7 des Halbleitersubstrats 1 senkrecht in das Volumen des Halbleitersubstrats 1 und weisen beispielsweise eine Tiefe von ca. 7,0 μm auf. Die unterkritische mittlere COP-Größe wird wiederum durch den minimalen Abstand W1 zwischen benachbarten Trenches bestimmt. In 3 ist durch die Linie I-I auch die Schnittebene dargestellt, die für die Darstellung in 1 gewählt wurde.
Das erfindungsgemäße Verfahren wird beispielhaft anhand der Herstellung von dynamischen Speichern mit Trenchzelle erläutert.
Der Czochralski-Züchtungsprozess der Siliziumkristalle erfolgt mit erhöhter Ziehgeschwindigkeit und angepasster Abkühlrate, gegebenenfalls unter Zusatz von Gaskomponenten, die die Einstellung unterkritischer COP-Größen begünstigt, um ein Silizium-Halbleitermaterial mit einer unterkritischen mittleren COP-Größe zu erhalten. Danach werden aus dem gezogenen Kristall die Ausgangswafer für die Chipfertigung hergestellt.
Nach der Waferherstellung und Trenchätzung wird im Integrationsprozess eine Glättung und Defekteliminierung der geätzten Trenchwände und der Waferoberfläche durchgeführt. Dazu erfolgt vorzugsweise unmittelbar vor der Abscheidung des Speicherdielektrikums ein erster Glättungsprozess zur Behandlung der geätzten Trenchwände, der aus zwei Schritten besteht.
Im ersten Schritt wird die Oberfläche zur Einstellung einer hohen Diffusionsgeschwindigkeit der Oberflächenatome des Halbleitersubstrats aktiviert. Dies geschieht vorzugsweise mittels Niedrigenergie-Ionenbeschuss, beispielsweise mit H-, He-, Si- oder Ar-Ionen, mittels nasschemischer Ätzung und H₂-Passivierung oder auch mittels Opferoxidation und Wiederentfernung der Oxidschicht. Daran anschließend wird in einem zweiten Schritt die aktivierte Oberfläche unter einer H₂-Atmosphäre kurzzeitig einer Temperatur von T > 600°C ausgesetzt. Dabei werden noch vorhandene native Oxidreste entfernt. Anschließend restrukturiert sich die innere Oberfläche der Trenches durch Diffusion der aktivierten Oberflächenatome, wobei Morphologie- und Strukturdefekte durch Abbau lokal erhöhter Oberflächenenergie eliminiert werden. Danach erfolgt auf der so konditionierten inneren Fläche der Trenches die Herstellung des Speicherdielektrikums.
Im Transistormodul wird danach ein zweiter Glättungszyklus, vorzugsweise vor Herstellung der Gates des MOS-Transistormoduls, realisiert. Dieser Glättungsprozess besteht aus den beim ersten Glättungszyklus angewendeten zwei Schritten, die bezüglich der Prozessparameter jedoch der planaren Oberflächenstruktur angepasst sind. Danach erfolgt auf der so konditionierten Oberfläche die Herstellung des Gatedielektrikums. Anschließend wird der Integrationsprozess in konventioneller Art fortgesetzt.
In einer Simulation wurde die Fehlerhäufigkeit für eine MINT-Speicherzelle mit dem in 1 gezeigten Aufbau berechnet. Dabei wurde bei einer konstanten Geometrie der Zelle die Anzahl der Kurzschlüsse in Mikrochip in Abhängigkeit von der mittleren COP-Größe berechnet. Die Ergebnisse sind in Tabelle 1 zusammengefasst. Tabelle 1
Das Beispiel mit einer COP-Größe von 144 nm entspricht dem Standardmaterial, wie es für die Herstellung von Mikrochips verwendet wird. Die mit der Simulation ermittelte Fehlerhäufigkeit stimmt in diesem Fall mit den experimentell ermittelten Werten überein. Mit abnehmender COP-Größe nimmt die Fehlerhäufigkeit ab und erreicht bei einem Wert von 51 nm Null, obwohl mit abnehmender COP-Größe die Dichte der COPs im Volumen des Halbleitersubstrats zunimmt.

Claims

Verfahren zur Eliminierung morphologischer und kristallografischer Defekte in Halbleiteroberflächen, wobei – aus einem Halbleitermaterial ein Halbleitersubstrat mit einem Volumen und einer das Volumen umgebenden Fläche hergestellt wird, das in seinem Volumen COPs mit einer maximalen mittleren COP-Größe hat, die geringer ist als der minimale Abstand zwischen zwei Bauelementen, – das Halbleitersubstrat einer Oberflächenbehandlung unterzogen wird, durch welche die Fläche des Halbleitersubstrats zumindest abschnittsweise aktiviert wird, und – anschließend das Halbleitersubstrat im Ultrahochvakuum getempert wird, indem das Halbleitersubstrat für eine Zeitspanne zwischen 0,1 Sekunden und 1 Stunde auf eine Temperatur zwischen 600°C und 1200°C erhitzt wird, wobei Temperatur und Zeitspanne so gewählt sind, dass kristallografische und morphologische Defekte in der aktivierten Fläche des Halbleitersubstrats ausgeglichen werden und COPs im Volumen des Halbleitersubstrats unverändert oder nahezu unverändert bleiben.
Verfahren nach Anspruch 1, wobei die Fläche des Halbleitersubstrats vor der Oberflächenbehandlung zumindest abschnittsweise gereinigt wird.
Verfahren nach Anspruch 1 oder 2, wobei die Fläche des Halbleitersubstrats vor der Oberflächenbehandlung Abschnitte aufweist, die einen Anteil an Fremdatomen von weniger als 0,5 Monolagen Fremdatome, vorzugsweise weniger als 0,1 Monolagen Fremdatome, insbesondere weniger als 0,001 Monolagen Fremdatome aufweisen.
Verfahren nach einem der Ansprüche 1 bis 3, wobei die Aktivierung der Oberfläche durch Niedrigenergie-Ionenbeschuss, insbesondere mit H-, He-, Si- oder Ar-Ionen, mittels nasschemischer Ätzung und H₂-Passivierung oder- mittels Opferoxidation und Wiederentfernung der Oxidschicht erfolgt.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das Tempern bei einer Temperatur zwischen 600 und 800°C durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 5, wobei Zeitspanne für das Tempern, vorzugsweise zwischen 1 Sekunde und 30 Minuten gewählt wird.
Verfahren nach einem der Ansprüche 1 bis 6, wobei das Halbleitermaterial eine mittlere COP-Größe von weniger als dem 0,4-fachen der minimalen lithographischen Strukturgröße F der Bauelemente aufweist.
Verfahren nach einem der Ansprüche 1 bis 7, wobei vor oder während des Temperns eine dünne Schicht aus den Atomen des Halbleitermaterials auf die aktivierte Fläche aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 8, wobei vor der Oberflächenbehandlung eine abrasive Bearbeitung des Halbleitersubstrats durchgeführt wird, insbesondere Vertiefungen in das Halbleitersubstrat eingeätzt werden.
Verfahren nach einem der Ansprüche 1 bis 9, wobei das Halbleitermaterial aus Silizium aufgebaut ist.