JPH0645598A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0645598A JPH0645598A JP19381892A JP19381892A JPH0645598A JP H0645598 A JPH0645598 A JP H0645598A JP 19381892 A JP19381892 A JP 19381892A JP 19381892 A JP19381892 A JP 19381892A JP H0645598 A JPH0645598 A JP H0645598A
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- layer
- oxide film
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Abstract
(57)【要約】
【目的】本発明は、半導体装置及びその製造方法に係
り、特にＭＯＳトランジスタ及びその製造方法に関し、
ソース領域、ドレイン領域の面積を縮小させて、ソース
領域、ドレイン領域と基板間の接合容量を低減させた半
導体装置及びその製造方法を提供することを目的とす
る。 【構成】フィールド酸化膜４上に多結晶シリコン層６ｂ
が形成され、素子形成領域４ａ上に単結晶シリコン層６
ａが形成されている。ゲート酸化膜１０及びゲート電極
１２の両側面にサイドウォール１４が形成されている。
ｎ型のソース領域７及びドレイン領域８の不純物濃度
は、サイドウォール１４下部の濃度が他より薄くなって
おり、チャネル領域９側がｎ、他がｎ+ となっているい
わゆるＬＤＤ構造であり、多結晶シリコン層６ｂには、
ソース電極１８、ドレイン電極２０が形成されているよ
うに構成する。
り、特にＭＯＳトランジスタ及びその製造方法に関し、
ソース領域、ドレイン領域の面積を縮小させて、ソース
領域、ドレイン領域と基板間の接合容量を低減させた半
導体装置及びその製造方法を提供することを目的とす
る。 【構成】フィールド酸化膜４上に多結晶シリコン層６ｂ
が形成され、素子形成領域４ａ上に単結晶シリコン層６
ａが形成されている。ゲート酸化膜１０及びゲート電極
１２の両側面にサイドウォール１４が形成されている。
ｎ型のソース領域７及びドレイン領域８の不純物濃度
は、サイドウォール１４下部の濃度が他より薄くなって
おり、チャネル領域９側がｎ、他がｎ+ となっているい
わゆるＬＤＤ構造であり、多結晶シリコン層６ｂには、
ソース電極１８、ドレイン電極２０が形成されているよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特にＭＯＳトランジスタ及びその製造方
法に関する。
造方法に係り、特にＭＯＳトランジスタ及びその製造方
法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタにおいてソース領
域、ドレイン領域と基板間の接合容量の低減は、素子の
高速化につながる重要な課題である。この接合容量を低
減させる方法の一つとしてソース領域、ドレイン領域の
面積を縮小させることが考えられる。
域、ドレイン領域と基板間の接合容量の低減は、素子の
高速化につながる重要な課題である。この接合容量を低
減させる方法の一つとしてソース領域、ドレイン領域の
面積を縮小させることが考えられる。
【０００３】従来の半導体装置としてＬＤＤ構造のＭＯ
Ｓトランジスタを図１０に示す。ＬＤＤ構造のＭＯＳト
ランジスタは、ゲート両端の不純物濃度を部分的に低下
させ、この部分での電界を低下させてホットキャリアの
発生を防止してＭＯＳトランジスタの特性劣化を阻止し
ようとして開発されたものである。ｐ型のシリコン基板
２上にフィールド酸化膜４が形成され、フィールド酸化
膜４により素子形成領域が画定されている。
Ｓトランジスタを図１０に示す。ＬＤＤ構造のＭＯＳト
ランジスタは、ゲート両端の不純物濃度を部分的に低下
させ、この部分での電界を低下させてホットキャリアの
発生を防止してＭＯＳトランジスタの特性劣化を阻止し
ようとして開発されたものである。ｐ型のシリコン基板
２上にフィールド酸化膜４が形成され、フィールド酸化
膜４により素子形成領域が画定されている。
【０００４】シリコン基板２の素子形成領域上にゲート
酸化膜１０が形成されている。ゲート酸化膜１０上には
ゲート電極１２が形成されている。ゲート酸化膜１０及
びゲート電極１２の両側面にサイドウォール１４が形成
されている。ゲート酸化膜１０下のシリコン基板２はｐ
型のチャネル領域９であり、その両側にｎ型のソース領
域７及びドレイン領域８が形成されている。ソース領域
７及びドレイン領域８の不純物濃度は、サイドウォール
１４下部の濃度が他より薄くなっており、チャネル領域
９側がｎ、他がｎ+ となっているいわゆるＬＤＤ構造と
なっている。
酸化膜１０が形成されている。ゲート酸化膜１０上には
ゲート電極１２が形成されている。ゲート酸化膜１０及
びゲート電極１２の両側面にサイドウォール１４が形成
されている。ゲート酸化膜１０下のシリコン基板２はｐ
型のチャネル領域９であり、その両側にｎ型のソース領
域７及びドレイン領域８が形成されている。ソース領域
７及びドレイン領域８の不純物濃度は、サイドウォール
１４下部の濃度が他より薄くなっており、チャネル領域
９側がｎ、他がｎ+ となっているいわゆるＬＤＤ構造と
なっている。
【０００５】素子上部には酸化膜１６が形成され、コン
タクトホールを介してソース領域７上にソース電極１８
が、ドレイン領域８上にドレイン電極２０が形成されて
いる。図１０に示すようにＬＤＤ構造では、ソース領域
７、ドレイン領域８上に電極となる金属層とのコンタク
ト領域を形成するため、コンタクトホール及び合わせ余
裕分の面積がソース領域７、ドレイン領域８に必要とな
り、従って素子の微細化が困難となり、接合容量を低減
させるためにソース、ドレインの面積を縮小させること
が難しい。
タクトホールを介してソース領域７上にソース電極１８
が、ドレイン領域８上にドレイン電極２０が形成されて
いる。図１０に示すようにＬＤＤ構造では、ソース領域
７、ドレイン領域８上に電極となる金属層とのコンタク
ト領域を形成するため、コンタクトホール及び合わせ余
裕分の面積がソース領域７、ドレイン領域８に必要とな
り、従って素子の微細化が困難となり、接合容量を低減
させるためにソース、ドレインの面積を縮小させること
が難しい。
【０００６】そこで、ＬＤＤ構造以外の構造とすること
によりソース領域、ドレイン領域の面積の微細化が検討
されている。その代表的な構造を図１１に示す。ｐ型の
シリコン基板２上にフィールド酸化膜４が形成され、フ
ィールド酸化膜４により素子形成領域が画定されてい
る。シリコン基板２の素子形成領域上にゲート酸化膜１
０が形成されている。
によりソース領域、ドレイン領域の面積の微細化が検討
されている。その代表的な構造を図１１に示す。ｐ型の
シリコン基板２上にフィールド酸化膜４が形成され、フ
ィールド酸化膜４により素子形成領域が画定されてい
る。シリコン基板２の素子形成領域上にゲート酸化膜１
０が形成されている。
【０００７】フィールド酸化膜４上から素子形成領域に
まで延びて多結晶シリコン層６が形成されている。多結
晶シリコン層６上部には酸化膜１６が形成されている。
素子形成領域上の多結晶シリコン層６及び酸化膜１６の
側面と、ゲート電極１０との間にサイドウォール１４が
形成されている。ゲート電極１０上にはサイドウォール
１４上部に沿ってゲート電極１２が形成されている。
まで延びて多結晶シリコン層６が形成されている。多結
晶シリコン層６上部には酸化膜１６が形成されている。
素子形成領域上の多結晶シリコン層６及び酸化膜１６の
側面と、ゲート電極１０との間にサイドウォール１４が
形成されている。ゲート電極１０上にはサイドウォール
１４上部に沿ってゲート電極１２が形成されている。
【０００８】ゲート酸化膜１０下のシリコン基板にはｐ
型のチャネル領域９が形成され、その両側でサイドウォ
ール１４及び多結晶シリコン層６下にはｎ型のソース領
域７、ドレイン領域８が形成されている。ソース領域７
にコンタクトするソース電極１８が、ソース領域７が形
成された側のフィールド酸化膜４上の多結晶シリコン層
６とコンタクトホールを介して形成されている。
型のチャネル領域９が形成され、その両側でサイドウォ
ール１４及び多結晶シリコン層６下にはｎ型のソース領
域７、ドレイン領域８が形成されている。ソース領域７
にコンタクトするソース電極１８が、ソース領域７が形
成された側のフィールド酸化膜４上の多結晶シリコン層
６とコンタクトホールを介して形成されている。
【０００９】同様に、ドレイン領域８にコンタクトする
ドレイン電極２０が、ドレイン領域８が形成された側の
フィールド酸化膜４上の多結晶シリコン層６とコンタク
トホールを介して形成されている。このように、上記の
ＭＯＳトランジスタは、ソース領域７、ドレイン領域８
上で電極となる金属層とコンタクトさせないように、多
結晶シリコン層によりソース領域７、ドレイン領域８か
ら電極を引き出し、フィールド酸化膜４上で金属層との
コンタクトをとるようにしたものである。
ドレイン電極２０が、ドレイン領域８が形成された側の
フィールド酸化膜４上の多結晶シリコン層６とコンタク
トホールを介して形成されている。このように、上記の
ＭＯＳトランジスタは、ソース領域７、ドレイン領域８
上で電極となる金属層とコンタクトさせないように、多
結晶シリコン層によりソース領域７、ドレイン領域８か
ら電極を引き出し、フィールド酸化膜４上で金属層との
コンタクトをとるようにしたものである。
【００１０】
【発明が解決しようとする課題】しかし、上記ＭＯＳト
ランジスタの構造は次のような問題点を有している。 （１）上記ＭＯＳトランジスタの製造工程において、多
結晶シリコン層６を反応性イオンエッチング（ＲＩＥ）
によりエッチングして素子形成領域上部を開口する際
に、開口底部のシリコン基板２のチャネル領域９までが
プラズマに曝され、ダメージを受ける可能性がある。 （２）ゲート酸化膜１０の形成領域が、多結晶シリコン
層６と酸化膜１６の多層構造の側壁にセルフアラインで
形成されるサイドウォール１４の厚さに影響されるた
め、ゲート長の再現性に問題が生じる。 （３）短チャネル効果の抑制がＬＤＤ構造のように容易
でない。 （４）ゲート長が０．１μｍ以下となったとき、多結晶
シリコン層６と酸化膜１６の多層構造の側壁に形成する
サイドウォール１４を堆積したときにチャネル領域９が
埋まってしまう。
ランジスタの構造は次のような問題点を有している。 （１）上記ＭＯＳトランジスタの製造工程において、多
結晶シリコン層６を反応性イオンエッチング（ＲＩＥ）
によりエッチングして素子形成領域上部を開口する際
に、開口底部のシリコン基板２のチャネル領域９までが
プラズマに曝され、ダメージを受ける可能性がある。 （２）ゲート酸化膜１０の形成領域が、多結晶シリコン
層６と酸化膜１６の多層構造の側壁にセルフアラインで
形成されるサイドウォール１４の厚さに影響されるた
め、ゲート長の再現性に問題が生じる。 （３）短チャネル効果の抑制がＬＤＤ構造のように容易
でない。 （４）ゲート長が０．１μｍ以下となったとき、多結晶
シリコン層６と酸化膜１６の多層構造の側壁に形成する
サイドウォール１４を堆積したときにチャネル領域９が
埋まってしまう。
【００１１】このように、ＬＤＤ構造を採用せずにソー
ス領域、ドレイン領域の面積を縮小させて、基板間の接
合容量を低減させた半導体装置を形成しようとすると、
その構造上の問題点から、製造工程における種々の問題
も生じてしまう。本発明の目的は、ソース領域、ドレイ
ン領域の面積を縮小させて、ソース領域、ドレイン領域
と基板間の接合容量を低減させた半導体装置及びその製
造方法を提供することにある。
ス領域、ドレイン領域の面積を縮小させて、基板間の接
合容量を低減させた半導体装置を形成しようとすると、
その構造上の問題点から、製造工程における種々の問題
も生じてしまう。本発明の目的は、ソース領域、ドレイ
ン領域の面積を縮小させて、ソース領域、ドレイン領域
と基板間の接合容量を低減させた半導体装置及びその製
造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的は、第１導電型
のシリコン基板と、前記シリコン基板上に形成され、素
子形成領域を画定するフィールド酸化膜と、前記フィー
ルド酸化膜上に形成された多結晶シリコン層と、前記多
結晶シリコン層と接続して前記素子形成領域上に形成さ
れた単結晶シリコン層と、前記単結晶シリコン層内の第
１導電型のチャネル領域上に形成されたゲート酸化膜
と、前記ゲート酸化膜上に形成された多結晶シリコンの
ゲート電極と、前記ゲート酸化膜及び前記ゲート電極の
両側面に形成されたサイドウォールと、前記チャネル領
域の両側の前記単結晶シリコン層内の一方に、前記チャ
ネル領域側の不純物濃度を他の領域より低下させて形成
された第２導電型のソース領域と、前記チャネル領域の
両側の前記単結晶シリコン層内の他方に、前記チャネル
領域側の不純物濃度を他の領域より低下させて形成され
た第２導電型のドレイン領域と、前記ソース領域が形成
された側の前記多結晶シリコン層にコンタクトするソー
ス電極と、前記ドレイン領域が形成された側の前記多結
晶シリコン層にコンタクトするドレイン電極とを有する
ことを特徴とする半導体装置によって達成される。
のシリコン基板と、前記シリコン基板上に形成され、素
子形成領域を画定するフィールド酸化膜と、前記フィー
ルド酸化膜上に形成された多結晶シリコン層と、前記多
結晶シリコン層と接続して前記素子形成領域上に形成さ
れた単結晶シリコン層と、前記単結晶シリコン層内の第
１導電型のチャネル領域上に形成されたゲート酸化膜
と、前記ゲート酸化膜上に形成された多結晶シリコンの
ゲート電極と、前記ゲート酸化膜及び前記ゲート電極の
両側面に形成されたサイドウォールと、前記チャネル領
域の両側の前記単結晶シリコン層内の一方に、前記チャ
ネル領域側の不純物濃度を他の領域より低下させて形成
された第２導電型のソース領域と、前記チャネル領域の
両側の前記単結晶シリコン層内の他方に、前記チャネル
領域側の不純物濃度を他の領域より低下させて形成され
た第２導電型のドレイン領域と、前記ソース領域が形成
された側の前記多結晶シリコン層にコンタクトするソー
ス電極と、前記ドレイン領域が形成された側の前記多結
晶シリコン層にコンタクトするドレイン電極とを有する
ことを特徴とする半導体装置によって達成される。
【００１３】また、上記目的は、第１導電型のシリコン
基板上にフィールド酸化膜を形成して素子形成領域を画
定し、全面にシリコン層をエピタキシャル成長させて、
前記フィールド酸化膜上には多結晶シリコン層を形成
し、前記素子形成領域には単結晶シリコン層を形成し、
全面にイオン注入を行い、前記単結晶シリコン層に第１
導電型の不純物領域を形成し、全面に酸化膜を形成し、
全面に多結晶シリコン層を形成し、全面にレジストを塗
布してパターニングしてレジスト層を形成し、前記レジ
スト層をマスクとしてエッチングにより前記素子形成領
域の前記単結晶シリコン層上にゲート酸化膜を形成し、
前記ゲート酸化膜上に多結晶シリコンのゲート電極を形
成し、前記レジスト層をマスクとして不純物をイオン注
入し、前記ゲート酸化膜下の前記単結晶シリコン層内に
形成された第１導電型のチャネル領域の両側の前記単結
晶シリコン層内にセルフアライン的に第２導電型不純物
層を形成し、前記ゲート酸化膜及び前記ゲート電極の両
側面にサイドウォールを形成し、全面に第２導電型の不
純物のイオン注入を行い、前記サイドウォール下部の前
記第２導電型不純物層よりも高濃度の高濃度第２導電型
不純物層を前記サイドウォール下層及び前記ゲート酸化
膜下層以外の前記単結晶シリコン層に形成することによ
り、前記チャネル領域側の不純物濃度を相対的に低下さ
せたソース領域及びドレイン領域を形成し、前記ソース
領域が形成された側の前記多結晶シリコン層にソース電
極を形成し、前記ドレイン領域が形成された側の前記多
結晶シリコン層にドレイン電極を形成することを特徴と
する半導体装置の製造方法によって達成される。
基板上にフィールド酸化膜を形成して素子形成領域を画
定し、全面にシリコン層をエピタキシャル成長させて、
前記フィールド酸化膜上には多結晶シリコン層を形成
し、前記素子形成領域には単結晶シリコン層を形成し、
全面にイオン注入を行い、前記単結晶シリコン層に第１
導電型の不純物領域を形成し、全面に酸化膜を形成し、
全面に多結晶シリコン層を形成し、全面にレジストを塗
布してパターニングしてレジスト層を形成し、前記レジ
スト層をマスクとしてエッチングにより前記素子形成領
域の前記単結晶シリコン層上にゲート酸化膜を形成し、
前記ゲート酸化膜上に多結晶シリコンのゲート電極を形
成し、前記レジスト層をマスクとして不純物をイオン注
入し、前記ゲート酸化膜下の前記単結晶シリコン層内に
形成された第１導電型のチャネル領域の両側の前記単結
晶シリコン層内にセルフアライン的に第２導電型不純物
層を形成し、前記ゲート酸化膜及び前記ゲート電極の両
側面にサイドウォールを形成し、全面に第２導電型の不
純物のイオン注入を行い、前記サイドウォール下部の前
記第２導電型不純物層よりも高濃度の高濃度第２導電型
不純物層を前記サイドウォール下層及び前記ゲート酸化
膜下層以外の前記単結晶シリコン層に形成することによ
り、前記チャネル領域側の不純物濃度を相対的に低下さ
せたソース領域及びドレイン領域を形成し、前記ソース
領域が形成された側の前記多結晶シリコン層にソース電
極を形成し、前記ドレイン領域が形成された側の前記多
結晶シリコン層にドレイン電極を形成することを特徴と
する半導体装置の製造方法によって達成される。
【００１４】
【作用】本発明によれば、ＬＤＤ構造を採用しながら、
電極とのコンタクトをソース領域、ドレイン領域上では
なく、フィールド酸化膜上でとるようにしたので、ソー
ス領域、ドレイン領域の面積を縮小させることができ、
従ってソース領域、ドレイン領域と基板間の接合容量を
低減させた半導体装置を実現できる。
電極とのコンタクトをソース領域、ドレイン領域上では
なく、フィールド酸化膜上でとるようにしたので、ソー
ス領域、ドレイン領域の面積を縮小させることができ、
従ってソース領域、ドレイン領域と基板間の接合容量を
低減させた半導体装置を実現できる。
【００１５】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を図１乃至図３を用いて説明する。本実施
例による半導体装置は、ＬＤＤ構造を採用しながら、ソ
ース領域、ドレイン領域の面積を縮小させるために、電
極とのコンタクトをソース領域、ドレイン領域上ではな
く、フィールド酸化膜上でとるようにしたことに特徴を
有するものである。
その製造方法を図１乃至図３を用いて説明する。本実施
例による半導体装置は、ＬＤＤ構造を採用しながら、ソ
ース領域、ドレイン領域の面積を縮小させるために、電
極とのコンタクトをソース領域、ドレイン領域上ではな
く、フィールド酸化膜上でとるようにしたことに特徴を
有するものである。
【００１６】まず、図１を用いて本実施例による半導体
装置の構造を説明する。ｐ型のシリコン基板２上にフィ
ールド酸化膜４が形成されている。フィールド酸化膜４
により素子形成領域４ａが画定されている。フィールド
酸化膜４上、及び素子形成領域４ａ上にシリコン層６が
形成され、フィールド酸化膜４上に形成されたシリコン
層６は、多結晶シリコンからなる多結晶シリコン層６ｂ
であり、素子形成領域４ａ上に形成されたシリコン層６
は単結晶シリコン層からなる単結晶シリコン層６ａであ
る。
装置の構造を説明する。ｐ型のシリコン基板２上にフィ
ールド酸化膜４が形成されている。フィールド酸化膜４
により素子形成領域４ａが画定されている。フィールド
酸化膜４上、及び素子形成領域４ａ上にシリコン層６が
形成され、フィールド酸化膜４上に形成されたシリコン
層６は、多結晶シリコンからなる多結晶シリコン層６ｂ
であり、素子形成領域４ａ上に形成されたシリコン層６
は単結晶シリコン層からなる単結晶シリコン層６ａであ
る。
【００１７】単結晶シリコン層６ａ内のｐ型のチャネル
領域９上にゲート酸化膜１０が形成されている。ゲート
酸化膜１０上に多結晶シリコンのゲート電極１２が形成
されている。ゲート酸化膜１０及びゲート電極１２の両
側面にサイドウォール１４が形成されている。単結晶シ
リコン層６ａ内のチャネル領域９の両側にｎ型のソース
領域７及びドレイン領域８が形成されている。ｎ型のソ
ース領域７及びドレイン領域８の不純物濃度は、サイド
ウォール１４下部の濃度が他より薄くなっており、チャ
ネル領域９側がｎ、他がｎ+ となっているいわゆるＬＤ
Ｄ構造である。
領域９上にゲート酸化膜１０が形成されている。ゲート
酸化膜１０上に多結晶シリコンのゲート電極１２が形成
されている。ゲート酸化膜１０及びゲート電極１２の両
側面にサイドウォール１４が形成されている。単結晶シ
リコン層６ａ内のチャネル領域９の両側にｎ型のソース
領域７及びドレイン領域８が形成されている。ｎ型のソ
ース領域７及びドレイン領域８の不純物濃度は、サイド
ウォール１４下部の濃度が他より薄くなっており、チャ
ネル領域９側がｎ、他がｎ+ となっているいわゆるＬＤ
Ｄ構造である。
【００１８】素子上部には酸化膜１６が形成されてい
る。ソース領域７が形成された側の単結晶シリコン層６
ａの延長上の多結晶シリコン層６ｂには、酸化膜１６に
形成されたコンタクトホールを介してソース電極１８が
コンタクトしている。ドレイン領域８が形成された側の
単結晶シリコン層６ａの延長上の多結晶シリコン層６ｂ
には、酸化膜１６に形成されたコンタクトホールを介し
てドレイン電極２０がコンタクトしている。
る。ソース領域７が形成された側の単結晶シリコン層６
ａの延長上の多結晶シリコン層６ｂには、酸化膜１６に
形成されたコンタクトホールを介してソース電極１８が
コンタクトしている。ドレイン領域８が形成された側の
単結晶シリコン層６ａの延長上の多結晶シリコン層６ｂ
には、酸化膜１６に形成されたコンタクトホールを介し
てドレイン電極２０がコンタクトしている。
【００１９】次に、本実施例による半導体装置の製造方
法を図２及び図３を用いて説明する。基板表面が（１０
０）面であり、抵抗率が０．１Ω・ｃｍ、不純物濃度が
２×１０17ｃｍ-2以上であって、短チャネル効果を抑制
したｐ型シリコン基板２上を素子形成領域４ａを残して
酸化して、厚さ５００ｎｍのフィールド酸化膜４を形成
する（図２（ａ））。
法を図２及び図３を用いて説明する。基板表面が（１０
０）面であり、抵抗率が０．１Ω・ｃｍ、不純物濃度が
２×１０17ｃｍ-2以上であって、短チャネル効果を抑制
したｐ型シリコン基板２上を素子形成領域４ａを残して
酸化して、厚さ５００ｎｍのフィールド酸化膜４を形成
する（図２（ａ））。
【００２０】全面にノンドープのシリコン層６を厚さ１
００ｎｍ程度エピタキシャル成長させる。シリコン層６
のエピタキシャル成長は、ジシランを原料ガスに用い、
成長温度を８００℃以下で行うようにしてもよい。ま
た、シリコン層６のエピタキシャル成長は、紫外光を照
射しながら行うようにしてもよい。このシリコン酸化膜
６の成長により、フィールド酸化膜４上には多結晶シリ
コン層６ｂが形成され、素子形成領域４ａには単結晶シ
リコン層６ａが形成される（図２（ｂ））。
００ｎｍ程度エピタキシャル成長させる。シリコン層６
のエピタキシャル成長は、ジシランを原料ガスに用い、
成長温度を８００℃以下で行うようにしてもよい。ま
た、シリコン層６のエピタキシャル成長は、紫外光を照
射しながら行うようにしてもよい。このシリコン酸化膜
６の成長により、フィールド酸化膜４上には多結晶シリ
コン層６ｂが形成され、素子形成領域４ａには単結晶シ
リコン層６ａが形成される（図２（ｂ））。
【００２１】次に、Ｖth制御用として加速エネルギ３０
ｋｅＶ、打込み量１×１０12ｃｍ-2でボロンのイオン注
入を行い、単結晶シリコン層６ａをｐ型の不純物領域と
する。なお、キャリアの移動度を増加させることを考慮
すれば、チャネル領域９の不純物濃度は１×１０17ｃｍ
-2以下であればよい。
ｋｅＶ、打込み量１×１０12ｃｍ-2でボロンのイオン注
入を行い、単結晶シリコン層６ａをｐ型の不純物領域と
する。なお、キャリアの移動度を増加させることを考慮
すれば、チャネル領域９の不純物濃度は１×１０17ｃｍ
-2以下であればよい。
【００２２】全面にゲート酸化膜形成用の厚さ７ｎｍの
酸化膜を形成してから、全面に厚さ１００ｎｍの多結晶
シリコン層を形成し、その上にレジストを塗布してパタ
ーニングしてレジスト層（図示せず）を形成し、レジス
ト層をマスクとしてエッチングにより素子形成領域４ａ
の単結晶シリコン層６ａ上にゲート酸化膜１０を形成す
ると共に、ゲート酸化膜１０上に多結晶シリコンのゲー
ト電極１２を形成する。
酸化膜を形成してから、全面に厚さ１００ｎｍの多結晶
シリコン層を形成し、その上にレジストを塗布してパタ
ーニングしてレジスト層（図示せず）を形成し、レジス
ト層をマスクとしてエッチングにより素子形成領域４ａ
の単結晶シリコン層６ａ上にゲート酸化膜１０を形成す
ると共に、ゲート酸化膜１０上に多結晶シリコンのゲー
ト電極１２を形成する。
【００２３】ゲート酸化膜１０及びゲート電極１２を形
成したレジスト層をそのままマスクとして、加速エネル
ギ３０ｋｅＶ、打込み量１×１０13ｃｍ-2でリン（Ｐ）
をイオン注入し、ゲート酸化膜１０下の単結晶シリコン
層６ａ内に形成されたｐ型のチャネル領域９の両側の単
結晶シリコン層６ａ内に、弱いｎ型（ｎ- ）不純物層を
セルフアライン的に形成する（図２（ｃ））。
成したレジスト層をそのままマスクとして、加速エネル
ギ３０ｋｅＶ、打込み量１×１０13ｃｍ-2でリン（Ｐ）
をイオン注入し、ゲート酸化膜１０下の単結晶シリコン
層６ａ内に形成されたｐ型のチャネル領域９の両側の単
結晶シリコン層６ａ内に、弱いｎ型（ｎ- ）不純物層を
セルフアライン的に形成する（図２（ｃ））。
【００２４】次に、全面にシリコン酸化膜を厚さ１５０
ｎｍ形成してから、ＲＩＥ（反応性イオンエッチング）
によりゲート酸化膜１０及びゲート電極１２の両側面に
サイドウォール１４を形成する（図３（ａ））。次に、
全面にひ素（Ａｓ）を加速エネルギ３０ｋｅＶ、打込み
量１×１０15ｃｍ-2でイオン注入して、ゲート電極１
２、多結晶シリコン層６ｂ、及び露出している単結晶シ
リコン層６ａにひ素（不純物）を添加する。そして９０
０℃、１５分程度の熱処理を行い、ひ素を活性化させ
る。こうすることにより、サイドウォール１４下部のｎ
- 不純物層よりも高濃度のｎ+ 不純物層がサイドウォー
ル下層１４及びゲート酸化膜１０下層以外の単結晶シリ
コン層６ａに形成され、チャネル領域９側の不純物濃度
を相対的に低下させたソース領域７及びドレイン領域８
が形成される（図３（ｂ））。
ｎｍ形成してから、ＲＩＥ（反応性イオンエッチング）
によりゲート酸化膜１０及びゲート電極１２の両側面に
サイドウォール１４を形成する（図３（ａ））。次に、
全面にひ素（Ａｓ）を加速エネルギ３０ｋｅＶ、打込み
量１×１０15ｃｍ-2でイオン注入して、ゲート電極１
２、多結晶シリコン層６ｂ、及び露出している単結晶シ
リコン層６ａにひ素（不純物）を添加する。そして９０
０℃、１５分程度の熱処理を行い、ひ素を活性化させ
る。こうすることにより、サイドウォール１４下部のｎ
- 不純物層よりも高濃度のｎ+ 不純物層がサイドウォー
ル下層１４及びゲート酸化膜１０下層以外の単結晶シリ
コン層６ａに形成され、チャネル領域９側の不純物濃度
を相対的に低下させたソース領域７及びドレイン領域８
が形成される（図３（ｂ））。
【００２５】次に、多結晶シリコン層６ｂをパターニン
グしてから、厚さ３００ｎｍの酸化膜１６を形成する。
ソース領域７が形成された側の単結晶シリコン層６ａの
延長上のフィールド酸化膜４上の多結晶シリコン層６ｂ
と、酸化膜１６に形成したコンタクトホールを介してコ
ンタクトするソース電極１８を形成する。同様に、ドレ
イン領域８が形成された側の単結晶シリコン層６ａの延
長上のフィールド酸化膜４上の多結晶シリコン層６ｂ
と、酸化膜１６に形成したコンタクトホールを介してコ
ンタクトするドレイン電極２０を形成して、本実施例に
よるＭＯＳトランジスタである半導体装置が完成する
（図３（ｃ））。
グしてから、厚さ３００ｎｍの酸化膜１６を形成する。
ソース領域７が形成された側の単結晶シリコン層６ａの
延長上のフィールド酸化膜４上の多結晶シリコン層６ｂ
と、酸化膜１６に形成したコンタクトホールを介してコ
ンタクトするソース電極１８を形成する。同様に、ドレ
イン領域８が形成された側の単結晶シリコン層６ａの延
長上のフィールド酸化膜４上の多結晶シリコン層６ｂ
と、酸化膜１６に形成したコンタクトホールを介してコ
ンタクトするドレイン電極２０を形成して、本実施例に
よるＭＯＳトランジスタである半導体装置が完成する
（図３（ｃ））。
【００２６】従来のＬＤＤ構造（図１０）でフィールド
酸化膜上で電極金属とのコンタクトがとれなかったの
は、図１１の構造の場合のような電極引出し用の多結晶
シリコン層がセルフアラインで形成できなかったためで
あるが、本実施例によれば、ＬＤＤ構造で、かつ電極引
出し用の多結晶シリコン層を合わせなしで形成すること
ができる。
酸化膜上で電極金属とのコンタクトがとれなかったの
は、図１１の構造の場合のような電極引出し用の多結晶
シリコン層がセルフアラインで形成できなかったためで
あるが、本実施例によれば、ＬＤＤ構造で、かつ電極引
出し用の多結晶シリコン層を合わせなしで形成すること
ができる。
【００２７】このようにして形成されたＭＯＳトランジ
スタ（図１）と従来のＬＤＤ構造のＭＯＳトランジスタ
（図１０）とを比較すると、コンタクト幅が０．４μ
ｍ、フィールド酸化膜形成時に形成した合わせマークに
対する合わせ余裕が０．２５μｍの場合、従来のＭＯＳ
トランジスタ（図１０）では、ソース領域、ドレイン領
域の幅は、それぞれ、１．１５μｍ必要であるのに対し
て、本実施例によるＭＯＳトランジスタ（図１）の場合
は、０．６５μｍまで微細化することができる。従っ
て、基板に対するソース領域、ドレイン領域の接合容量
は約５７％まで低減することができる。
スタ（図１）と従来のＬＤＤ構造のＭＯＳトランジスタ
（図１０）とを比較すると、コンタクト幅が０．４μ
ｍ、フィールド酸化膜形成時に形成した合わせマークに
対する合わせ余裕が０．２５μｍの場合、従来のＭＯＳ
トランジスタ（図１０）では、ソース領域、ドレイン領
域の幅は、それぞれ、１．１５μｍ必要であるのに対し
て、本実施例によるＭＯＳトランジスタ（図１）の場合
は、０．６５μｍまで微細化することができる。従っ
て、基板に対するソース領域、ドレイン領域の接合容量
は約５７％まで低減することができる。
【００２８】また、従来のＭＯＳトランジスタ（図１
１）と比較すると、製造工程において多結晶シリコン層
６を反応性イオンエッチング（ＲＩＥ）によりエッチン
グして、素子形成領域上部を開口する工程がないので、
チャネル領域をプラズマに曝してダメージを与えてしま
うようなことはない。さらに、本実施例によるＭＯＳト
ランジスタではゲート酸化膜１０を形成してからサイド
ウォール１４を形成するので、従来のＭＯＳトランジス
タの製造方法のようにゲート酸化膜１０の形成領域が、
サイドウォール１４の厚さに影響されてゲート長の再現
性に問題が生じることもなく、また、ゲート長が０．１
μｍ以下となったとき、サイドウォール１４の形成によ
りチャネル領域９が埋まってしまうこともない。
１）と比較すると、製造工程において多結晶シリコン層
６を反応性イオンエッチング（ＲＩＥ）によりエッチン
グして、素子形成領域上部を開口する工程がないので、
チャネル領域をプラズマに曝してダメージを与えてしま
うようなことはない。さらに、本実施例によるＭＯＳト
ランジスタではゲート酸化膜１０を形成してからサイド
ウォール１４を形成するので、従来のＭＯＳトランジス
タの製造方法のようにゲート酸化膜１０の形成領域が、
サイドウォール１４の厚さに影響されてゲート長の再現
性に問題が生じることもなく、また、ゲート長が０．１
μｍ以下となったとき、サイドウォール１４の形成によ
りチャネル領域９が埋まってしまうこともない。
【００２９】本発明の第２の実施例による半導体装置及
びその製造方法を図４乃至図７を用いて説明する。ま
ず、本実施例による半導体装置の構造を図４を用いて説
明する。ｐ型のシリコン基板２上にフィールド酸化膜４
が形成され、フィールド酸化膜４により素子形成領域４
ａが画定されている。
びその製造方法を図４乃至図７を用いて説明する。ま
ず、本実施例による半導体装置の構造を図４を用いて説
明する。ｐ型のシリコン基板２上にフィールド酸化膜４
が形成され、フィールド酸化膜４により素子形成領域４
ａが画定されている。
【００３０】フィールド酸化膜４上、及び素子形成領域
４ａ上にシリコン層６が形成され、フィールド酸化膜４
上に形成されたシリコン層６は、多結晶シリコンからな
る多結晶シリコン層６ｂであり、素子形成領域４ａ上に
形成されたシリコン層６は単結晶シリコン層からなる単
結晶シリコン層６ａである。単結晶シリコン層６ａ内の
ｐ型のチャネル領域９上にゲート酸化膜１０が形成され
ている。ゲート酸化膜１０上に多結晶シリコンのゲート
電極１２が形成されている。多結晶シリコン層６ｂ上及
び単結晶シリコン層６ａ上の一部、及びゲート電極１２
上層にチタンシリサイド膜３２が形成されている。ゲー
ト酸化膜１０、ゲート電極１２、及びゲート電極１２上
層のチタンシリサイド膜３２の両側面にサイドウォール
１４が形成されている。
４ａ上にシリコン層６が形成され、フィールド酸化膜４
上に形成されたシリコン層６は、多結晶シリコンからな
る多結晶シリコン層６ｂであり、素子形成領域４ａ上に
形成されたシリコン層６は単結晶シリコン層からなる単
結晶シリコン層６ａである。単結晶シリコン層６ａ内の
ｐ型のチャネル領域９上にゲート酸化膜１０が形成され
ている。ゲート酸化膜１０上に多結晶シリコンのゲート
電極１２が形成されている。多結晶シリコン層６ｂ上及
び単結晶シリコン層６ａ上の一部、及びゲート電極１２
上層にチタンシリサイド膜３２が形成されている。ゲー
ト酸化膜１０、ゲート電極１２、及びゲート電極１２上
層のチタンシリサイド膜３２の両側面にサイドウォール
１４が形成されている。
【００３１】単結晶シリコン層６ａ内のチャネル領域９
の両側にｎ型のソース領域７及びドレイン領域８が形成
されている。ｎ型のソース領域７及びドレイン領域８の
不純物濃度は、サイドウォール１４下部の濃度が他より
薄くなっており、チャネル領域９側がｎ、他がｎ+ とな
っているいわゆるＬＤＤ構造である。素子上部には酸化
膜３４が形成されている。ソース領域７が形成された側
の単結晶シリコン層６ａの延長上の多結晶シリコン層６
ｂには、酸化膜３４に形成されたコンタクトホールを介
してソース電極１８がコンタクトしている。
の両側にｎ型のソース領域７及びドレイン領域８が形成
されている。ｎ型のソース領域７及びドレイン領域８の
不純物濃度は、サイドウォール１４下部の濃度が他より
薄くなっており、チャネル領域９側がｎ、他がｎ+ とな
っているいわゆるＬＤＤ構造である。素子上部には酸化
膜３４が形成されている。ソース領域７が形成された側
の単結晶シリコン層６ａの延長上の多結晶シリコン層６
ｂには、酸化膜３４に形成されたコンタクトホールを介
してソース電極１８がコンタクトしている。
【００３２】ドレイン領域８が形成された側の単結晶シ
リコン層６ａの延長上の多結晶シリコン層６ｂには、酸
化膜３４に形成されたコンタクトホールを介してドレイ
ン電極２０がコンタクトしている。次に、本実施例によ
る半導体装置の製造方法を図５乃至図７を用いて説明す
る。
リコン層６ａの延長上の多結晶シリコン層６ｂには、酸
化膜３４に形成されたコンタクトホールを介してドレイ
ン電極２０がコンタクトしている。次に、本実施例によ
る半導体装置の製造方法を図５乃至図７を用いて説明す
る。
【００３３】基板表面が（１００）面であり、抵抗率が
０．１Ω・ｃｍ、不純物濃度が２×１０17ｃｍ-2以上で
あって、短チャネル効果を抑制したｐ型シリコン基板２
上を素子形成領域４ａを残して酸化して、厚さ５００ｎ
ｍのフィールド酸化膜４を形成する（図５（ａ））。全
面にノンドープのシリコン層６を厚さ１００ｎｍ程度エ
ピタキシャル成長させる。シリコン層６のエピタキシャ
ル成長は、ジシランを原料ガスに用い、成長温度を８０
０℃以下で行うようにしてもよい。また、シリコン層６
のエピタキシャル成長は、紫外光を照射しながら行うよ
うにしてもよい。このシリコン酸化膜６の成長により、
フィールド酸化膜４上には多結晶シリコン層６ｂが形成
され、素子形成領域４ａには単結晶シリコン層６ａが形
成される（図５（ｂ））。
０．１Ω・ｃｍ、不純物濃度が２×１０17ｃｍ-2以上で
あって、短チャネル効果を抑制したｐ型シリコン基板２
上を素子形成領域４ａを残して酸化して、厚さ５００ｎ
ｍのフィールド酸化膜４を形成する（図５（ａ））。全
面にノンドープのシリコン層６を厚さ１００ｎｍ程度エ
ピタキシャル成長させる。シリコン層６のエピタキシャ
ル成長は、ジシランを原料ガスに用い、成長温度を８０
０℃以下で行うようにしてもよい。また、シリコン層６
のエピタキシャル成長は、紫外光を照射しながら行うよ
うにしてもよい。このシリコン酸化膜６の成長により、
フィールド酸化膜４上には多結晶シリコン層６ｂが形成
され、素子形成領域４ａには単結晶シリコン層６ａが形
成される（図５（ｂ））。
【００３４】次に、Ｖth制御用として加速エネルギ３０
ｋｅＶ、打込み量１×１０12ｃｍ-2でボロンのイオン注
入を行い、単結晶シリコン層６ａをｐ型の不純物領域と
する。なお、キャリアの移動度を増加させることを考慮
すれば、チャネル領域９の不純物濃度は１×１０17ｃｍ
-2以下であればよい。
ｋｅＶ、打込み量１×１０12ｃｍ-2でボロンのイオン注
入を行い、単結晶シリコン層６ａをｐ型の不純物領域と
する。なお、キャリアの移動度を増加させることを考慮
すれば、チャネル領域９の不純物濃度は１×１０17ｃｍ
-2以下であればよい。
【００３５】全面にゲート酸化膜形成用の厚さ７ｎｍの
酸化膜を形成してから、全面に厚さ１００ｎｍの多結晶
シリコン層を形成し、その上にレジストを塗布してパタ
ーニングしてレジスト層（図示せず）を形成し、レジス
ト層をマスクとしてエッチングにより素子形成領域４ａ
の単結晶シリコン層６ａ上にゲート酸化膜１０を形成す
ると共に、ゲート酸化膜１０上に多結晶シリコンのゲー
ト電極１２を形成する。
酸化膜を形成してから、全面に厚さ１００ｎｍの多結晶
シリコン層を形成し、その上にレジストを塗布してパタ
ーニングしてレジスト層（図示せず）を形成し、レジス
ト層をマスクとしてエッチングにより素子形成領域４ａ
の単結晶シリコン層６ａ上にゲート酸化膜１０を形成す
ると共に、ゲート酸化膜１０上に多結晶シリコンのゲー
ト電極１２を形成する。
【００３６】ゲート酸化膜１０及びゲート電極１２を形
成したレジスト層をそのままマスクとして、加速エネル
ギ３０ｋｅＶ、打込み量１×１０13ｃｍ-2でリン（Ｐ）
をイオン注入し、ゲート酸化膜１０下の単結晶シリコン
層６ａ内に形成されたｐ型のチャネル領域９の両側の単
結晶シリコン層６ａ内に、弱いｎ型（ｎ- ）不純物層を
セルフアライン的に形成する（図５（ｃ））。
成したレジスト層をそのままマスクとして、加速エネル
ギ３０ｋｅＶ、打込み量１×１０13ｃｍ-2でリン（Ｐ）
をイオン注入し、ゲート酸化膜１０下の単結晶シリコン
層６ａ内に形成されたｐ型のチャネル領域９の両側の単
結晶シリコン層６ａ内に、弱いｎ型（ｎ- ）不純物層を
セルフアライン的に形成する（図５（ｃ））。
【００３７】次に、全面にシリコン酸化膜を厚さ１５０
ｎｍ形成してから、ＲＩＥ（反応性イオンエッチング）
によりゲート酸化膜１０及びゲート電極１２の両側面に
サイドウォール１４を形成する（図６（ａ））。次に、
全面にひ素（Ａｓ）を加速エネルギ３０ｋｅＶ、打込み
量１×１０15ｃｍ-2でイオン注入して、ゲート電極１
２、多結晶シリコン層６ｂ、及び露出している単結晶シ
リコン層６ａにひ素（不純物）を添加する。そして９０
０℃、１５分程度の熱処理を行い、ひ素を活性化させ
る。こうすることにより、サイドウォール１４下部のｎ
- 不純物層よりも高濃度のｎ+ 不純物層がサイドウォー
ル下層１４及びゲート酸化膜１０下層以外の単結晶シリ
コン層６ａに形成され、チャネル領域９側の不純物濃度
を相対的に低下させたソース領域７及びドレイン領域８
が形成される。
ｎｍ形成してから、ＲＩＥ（反応性イオンエッチング）
によりゲート酸化膜１０及びゲート電極１２の両側面に
サイドウォール１４を形成する（図６（ａ））。次に、
全面にひ素（Ａｓ）を加速エネルギ３０ｋｅＶ、打込み
量１×１０15ｃｍ-2でイオン注入して、ゲート電極１
２、多結晶シリコン層６ｂ、及び露出している単結晶シ
リコン層６ａにひ素（不純物）を添加する。そして９０
０℃、１５分程度の熱処理を行い、ひ素を活性化させ
る。こうすることにより、サイドウォール１４下部のｎ
- 不純物層よりも高濃度のｎ+ 不純物層がサイドウォー
ル下層１４及びゲート酸化膜１０下層以外の単結晶シリ
コン層６ａに形成され、チャネル領域９側の不純物濃度
を相対的に低下させたソース領域７及びドレイン領域８
が形成される。
【００３８】次に、スパッタ法により全面にチタン（Ｔ
ｉ）膜３０を厚さ５０ｎｍ形成する（図６（ｂ））。次
に、窒素雰囲気中で温度６５０℃、５分程度の熱処理を
行う。この熱処理により、シリコン層６上、及びゲート
電極１２上のチタン膜３０はシリコンと反応してチタン
シリサイド膜３２が形成されるが、シリコン酸化膜のサ
イドウォール１４上のチタン膜３０は反応せずチタンの
まま残る（図６（ｃ））。
ｉ）膜３０を厚さ５０ｎｍ形成する（図６（ｂ））。次
に、窒素雰囲気中で温度６５０℃、５分程度の熱処理を
行う。この熱処理により、シリコン層６上、及びゲート
電極１２上のチタン膜３０はシリコンと反応してチタン
シリサイド膜３２が形成されるが、シリコン酸化膜のサ
イドウォール１４上のチタン膜３０は反応せずチタンの
まま残る（図６（ｃ））。
【００３９】次に、アンモニアと過酸化水素と水とが
１：１：４の比率である溶液中に基板を浸して、チタン
膜３０のみを選択的にエッチング除去する。こうするこ
とにより、ゲート電極１２とソース領域７及びドレイン
領域８の分離がセルフアラインで可能となる。次に、窒
素雰囲気中で温度８５０℃、２０分の熱処理を行い、安
定なチタンシリサイド層３２を形成する。
１：１：４の比率である溶液中に基板を浸して、チタン
膜３０のみを選択的にエッチング除去する。こうするこ
とにより、ゲート電極１２とソース領域７及びドレイン
領域８の分離がセルフアラインで可能となる。次に、窒
素雰囲気中で温度８５０℃、２０分の熱処理を行い、安
定なチタンシリサイド層３２を形成する。
【００４０】チタンシリサイド層３２及び多結晶シリコ
ン層６ｂをパターニングしてから、厚さ３００ｎｍの酸
化膜３４を形成する。ソース領域７が形成された側の単
結晶シリコン層６ａの延長上のフィールド酸化膜４上の
多結晶シリコン層６ｂと、酸化膜３４に形成したコンタ
クトホールを介してコンタクトするソース電極１８を形
成する。
ン層６ｂをパターニングしてから、厚さ３００ｎｍの酸
化膜３４を形成する。ソース領域７が形成された側の単
結晶シリコン層６ａの延長上のフィールド酸化膜４上の
多結晶シリコン層６ｂと、酸化膜３４に形成したコンタ
クトホールを介してコンタクトするソース電極１８を形
成する。
【００４１】同様に、ドレイン領域８が形成された側の
単結晶シリコン層６ａの延長上のフィールド酸化膜４上
の多結晶シリコン層６ｂと、酸化膜３４に形成したコン
タクトホールを介してコンタクトするドレイン電極２０
を形成して、本実施例によるＭＯＳトランジスタである
半導体装置が完成する（図７）。このように、本実施例
による半導体装置の製造方法は、ソース領域７及びドレ
イン領域８を形成した後、ソース電極１８及びドレイン
電極２０を形成する前に、シリコン層６上部及びゲート
電極１２上層に例えばチタン等の金属層を形成し、金属
層を熱処理することにより、シリコン層６上層に金属シ
リサイド層を形成することを特徴としている。シリコン
層６上部に金属シリサイド層を形成することにより、シ
ート抵抗をより低下させることができるようになる。
単結晶シリコン層６ａの延長上のフィールド酸化膜４上
の多結晶シリコン層６ｂと、酸化膜３４に形成したコン
タクトホールを介してコンタクトするドレイン電極２０
を形成して、本実施例によるＭＯＳトランジスタである
半導体装置が完成する（図７）。このように、本実施例
による半導体装置の製造方法は、ソース領域７及びドレ
イン領域８を形成した後、ソース電極１８及びドレイン
電極２０を形成する前に、シリコン層６上部及びゲート
電極１２上層に例えばチタン等の金属層を形成し、金属
層を熱処理することにより、シリコン層６上層に金属シ
リサイド層を形成することを特徴としている。シリコン
層６上部に金属シリサイド層を形成することにより、シ
ート抵抗をより低下させることができるようになる。
【００４２】本発明の第３の実施例による半導体装置を
図８及び図９を用いて説明する。本実施例の半導体装置
は、シリコン基板２の代わりにＳＯＩ基板を用いること
に特徴を有している。図８は本実施例で用いたＳＯＩ基
板４０を示している。シリコン基板４２上にシリコン酸
化膜４４を介して形成されたｐ型シリコン層を素子形成
領域４６ａを残して酸化してフィールド酸化膜４６を形
成する。このときフィールド酸化膜４６を下地のシリコ
ン酸化膜４４に接触するまでの厚さに形成することによ
り、完全に素子形成領域４６ａを分離することができる
ようになる。これ以降の工程は、第１及び第２の製造方
法とまったく同一であるので記載を省略し、図９におい
て製造された本実施例の半導体装置を示す。第１の実施
例による半導体装置のシリコン基板２を図８に示したＳ
ＯＩ基板４０に置換えた構造になっている。なお、ＳＯ
Ｉ基板４０においても、素子形成領域４６ａのシリコン
層の不純物濃度が、１×１０18ｃｍ-2以上のものを用い
ることにより、短チャネル効果を抑制することができ
る。
図８及び図９を用いて説明する。本実施例の半導体装置
は、シリコン基板２の代わりにＳＯＩ基板を用いること
に特徴を有している。図８は本実施例で用いたＳＯＩ基
板４０を示している。シリコン基板４２上にシリコン酸
化膜４４を介して形成されたｐ型シリコン層を素子形成
領域４６ａを残して酸化してフィールド酸化膜４６を形
成する。このときフィールド酸化膜４６を下地のシリコ
ン酸化膜４４に接触するまでの厚さに形成することによ
り、完全に素子形成領域４６ａを分離することができる
ようになる。これ以降の工程は、第１及び第２の製造方
法とまったく同一であるので記載を省略し、図９におい
て製造された本実施例の半導体装置を示す。第１の実施
例による半導体装置のシリコン基板２を図８に示したＳ
ＯＩ基板４０に置換えた構造になっている。なお、ＳＯ
Ｉ基板４０においても、素子形成領域４６ａのシリコン
層の不純物濃度が、１×１０18ｃｍ-2以上のものを用い
ることにより、短チャネル効果を抑制することができ
る。
【００４３】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、第１の実施例においては、基板
上にシリコン層６を形成したが、シリコンの代わりに、
シリコンとゲルマニウムの混晶からなる層を形成しても
よい。また、第２の実施例においては、シリサイドを形
成するためにシリコン層６上等に形成した金属層にＴｉ
を用いたが，他の金属例えばＣｏ，Ｗ，Ｎｉ等を用いて
もよい。
が可能である。例えば、第１の実施例においては、基板
上にシリコン層６を形成したが、シリコンの代わりに、
シリコンとゲルマニウムの混晶からなる層を形成しても
よい。また、第２の実施例においては、シリサイドを形
成するためにシリコン層６上等に形成した金属層にＴｉ
を用いたが，他の金属例えばＣｏ，Ｗ，Ｎｉ等を用いて
もよい。
【００４４】
【発明の効果】以上の通り、本発明によれば、ＬＤＤ構
造を採用しながら、電極とのコンタクトをソース領域、
ドレイン領域上ではなく、フィールド酸化膜上でとるよ
うにしたので、ソース領域、ドレイン領域の面積を縮小
させることができ、従ってソース領域、ドレイン領域と
基板間の接合容量を低減させた半導体装置を実現でき
る。
造を採用しながら、電極とのコンタクトをソース領域、
ドレイン領域上ではなく、フィールド酸化膜上でとるよ
うにしたので、ソース領域、ドレイン領域の面積を縮小
させることができ、従ってソース領域、ドレイン領域と
基板間の接合容量を低減させた半導体装置を実現でき
る。
【図１】本発明の第１の実施例による半導体装置を示す
図である。
図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図（その１）である。
方法を示す図（その１）である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す図（その２）である。
方法を示す図（その２）である。
【図４】本発明の第２の実施例による半導体装置を示す
図である。
図である。
【図５】本発明の第２の実施例による半導体装置の製造
方法を示す図（その１）である。
方法を示す図（その１）である。
【図６】本発明の第２の実施例による半導体装置の製造
方法を示す図（その２）である。
方法を示す図（その２）である。
【図７】本発明の第２の実施例による半導体装置の製造
方法を示す図（その３）である。
方法を示す図（その３）である。
【図８】本発明の第３の実施例による半導体装置を説明
する図である。
する図である。
【図９】本発明の第３の実施例による半導体装置を示す
図である。
図である。
【図１０】従来の半導体装置を示す図である。
【図１１】従来の半導体装置を示す図である。
２…シリコン基板 ４…フィールド酸化膜 ４ａ…素子形成領域 ６…シリコン層 ６ａ…単結晶シリコン層 ６ｂ…多結晶シリコン層 ７…ソース領域 ８…ドレイン領域 ９…チャネル領域 １０…ゲート酸化膜 １２…ゲート電極 １４…サイドウォール １６…酸化膜 １８…ソース電極 ２０…ドレイン電極 ３０…チタン膜 ３２…チタンシリサイド膜 ３４…酸化膜 ４０…ＳＯＩ基板 ４２…シリコン基板 ４４…シリコン酸化膜 ４６…フィールド酸化膜 ４６ａ…素子形成領域
Claims (13)
- 【請求項１】 第１導電型のシリコン基板と、 前記シリコン基板上に形成され、素子形成領域を画定す
るフィールド酸化膜と、 前記フィールド酸化膜上に形成された多結晶シリコン層
と、 前記多結晶シリコン層と接続して前記素子形成領域上に
形成された単結晶シリコン層と、 前記単結晶シリコン層内の第１導電型のチャネル領域上
に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成された多結晶シリコンのゲー
ト電極と、 前記ゲート酸化膜及び前記ゲート電極の両側面に形成さ
れたサイドウォールと、 前記チャネル領域の両側の前記単結晶シリコン層内の一
方に、前記チャネル領域側の不純物濃度を他の領域より
低下させて形成された第２導電型のソース領域と、 前記チャネル領域の両側の前記単結晶シリコン層内の他
方に、前記チャネル領域側の不純物濃度を他の領域より
低下させて形成された第２導電型のドレイン領域と、 前記ソース領域が形成された側の前記多結晶シリコン層
にコンタクトするソース電極と、 前記ドレイン領域が形成された側の前記多結晶シリコン
層にコンタクトするドレイン電極とを有することを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記多結晶シリコン層上部に金属シリサイド層が形成さ
れていることを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記ゲート電極上部に金属シリサイド層が形成されてい
ることを特徴とする半導体装置。 - 【請求項４】 請求項２又は３記載の半導体装置におい
て、 前記金属シリサイド層は、チタンシリサイド層であるこ
とを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、 前記フィールド酸化膜上の前記多結晶シリコン層の代わ
りに、シリコンとゲルマニウムの混晶層が形成され、前
記素子形成領域上の前記単結晶シリコン層の代わりに、
シリコンとゲルマニウムの混晶層が形成されていること
を特徴とする半導体装置。 - 【請求項６】 請求項１乃至５のいずれかに記載の半導
体装置において、 前記シリコン基板の代わりにＳＯＩ基板を用いることを
特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導
体装置において、 前記シリコン基板又は前記ＳＯＩ基板のシリコン層の不
純物濃度は、１×１０ 18ｃｍ-2以上であることを特徴と
する半導体装置。 - 【請求項８】 請求項１乃至７のいずれかに記載の半導
体装置において、 前記チャネル部の不純物濃度は、１×１０17ｃｍ-2以下
であることを特徴とする半導体装置。 - 【請求項９】 第１導電型のシリコン基板上にフィール
ド酸化膜を形成して素子形成領域を画定し、 全面にシリコン層をエピタキシャル成長させて、前記フ
ィールド酸化膜上には多結晶シリコン層を形成し、前記
素子形成領域には単結晶シリコン層を形成し、 全面にイオン注入を行い、前記単結晶シリコン層に第１
導電型の不純物領域を形成し、 全面に酸化膜を形成し、 全面に多結晶シリコン層を形成し、 全面にレジストを塗布してパターニングしてレジスト層
を形成し、 前記レジスト層をマスクとしてエッチングにより前記素
子形成領域の前記単結晶シリコン層上にゲート酸化膜を
形成し、前記ゲート酸化膜上に多結晶シリコンのゲート
電極を形成し、 前記レジスト層をマスクとして不純物をイオン注入し、
前記ゲート酸化膜下の前記単結晶シリコン層内に形成さ
れた第１導電型のチャネル領域の両側の前記単結晶シリ
コン層内にセルフアライン的に第２導電型不純物層を形
成し、 前記ゲート酸化膜及び前記ゲート電極の両側面にサイド
ウォールを形成し、 全面に第２導電型の不純物のイオン注入を行い、前記サ
イドウォール下部の前記第２導電型不純物層よりも高濃
度の高濃度第２導電型不純物層を前記サイドウォール下
層及び前記ゲート酸化膜下層以外の前記単結晶シリコン
層に形成することにより、前記チャネル領域側の不純物
濃度を相対的に低下させたソース領域及びドレイン領域
を形成し、 前記ソース領域が形成された側の前記多結晶シリコン層
にソース電極を形成し、前記ドレイン領域が形成された
側の前記多結晶シリコン層にドレイン電極を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 前記ソース領域及び前記ドレイン領域を形成した後、前
記ソース電極及び前記ドレイン電極を形成する前に、 前記シリコン層上部に金属層を形成し、 前記金属層を熱処理することにより、前記シリコン層上
層に金属シリサイド層を形成することを特徴とする半導
体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 前記シリコン層上部に前記金属層を形成する際、前記ゲ
ート電極上部にも前記金属層を形成し、 前記ゲート電極上層にも金属シリサイド層を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項９乃至１１のいずれかに記載の
半導体装置の製造方法において、 前記シリコン層のエピタキシャル成長は、ジシランを原
料ガスに用い、成長温度を８００℃以下で行うことを特
徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 前記シリコン層のエピタキシャル成長は、紫外光を照射
しながら行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19381892A JPH0645598A (ja) | 1992-07-21 | 1992-07-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19381892A JPH0645598A (ja) | 1992-07-21 | 1992-07-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645598A true JPH0645598A (ja) | 1994-02-18 |
Family
ID=16314268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19381892A Withdrawn JPH0645598A (ja) | 1992-07-21 | 1992-07-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645598A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
| US6670640B1 (en) | 1994-09-15 | 2003-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-07-21 JP JP19381892A patent/JPH0645598A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670640B1 (en) | 1994-09-15 | 2003-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |