JPS61101082A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61101082A
JPS61101082A JP22208884A JP22208884A JPS61101082A JP S61101082 A JPS61101082 A JP S61101082A JP 22208884 A JP22208884 A JP 22208884A JP 22208884 A JP22208884 A JP 22208884A JP S61101082 A JPS61101082 A JP S61101082A
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JP
Japan
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type
gate
layer
conductivity type
silicon layer
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Pending
Application number
JP22208884A
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English (en)
Inventor
Yasuo Taira
平 保夫
Kenichi Sato
賢一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS61101082A publication Critical patent/JPS61101082A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066Gate region of field-effect devices with PN junction gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は接合型電界効果トランジスタ(以下J−FET
)に関し、特に低容量のJ−FETの製造技術に関する
〔背景技術〕
J−FETを製造するには第10図に示すように、たと
えばp型半導体基体1の一主面上に一部&4n型半導体
層2を形成し、このn型半導体層2の表面の一部にp 
型拡散によってp 型ゲート3を形成し、このゲート3
を挾んでn型半導体層20表面<n  型拡散によるn
 型ソース・ドレインを形成する方法が知られている。
(昭見堂発行「電子デバイス■」昭和54年11月4日
発行。
古川靜二部、松村正清共著、P157〜162)上記ゲ
ート3形成のためのp型拡散は、第11図に示すように
、ホトレジストを利用したs io。
マスク5を通して不純物B (ボロン)イオン打ち込み
を行い、次いでアニール処理するものであるが、この方
法では矢印で示すように横(主面)方向の拡散があって
、ゲート長りが長くなり、同時に拡散深さも大きくなる
ことを避けられない。
一般KJ−FETにおいては、相互コンダクタンス9m
は下式: %式% (ただし、Wはゲート幅、Lはゲート長、NDはn型半
導体層の不純物濃度、heはチャネル深さ)によりあら
れされ、したがって、高9mを得るためKは、特にゲー
ト長りを小さくすることが必要である。さらに、拡散に
よるゲート形成では接合面積が大きくなり、低容量化が
できないことがわかった。
〔発明の目的〕 本発明は上述した問題を解決したものであり、その一つ
の目的は低容量化したJ−FETを得ることであり、他
の目的は高y−mのJ−FETを得るためのゲート形成
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述および添付図面よりあきらかになるであろう
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
すなわち、p−型シリコン基板の上にソース・ドレイン
部となるn−型シリコン層を形成し、このn−型シリコ
ン層表面の一部Kp型領域をゲートとして形成するnチ
ャネルJ−FETの製造にあたって、上記n−型シリコ
ン層の表面の一部に所要とするゲート長で溝穴をあけ、
この溝穴KP型不純物のドープされたシリコンを埋め込
み、その後熱処理することによりゲートとなるp型領域
を形成するもので、この方法によりゲート長を短かくす
ることができ、したがって接合容量を低くできるととも
に高gm化した微細化J−FETが得られ、前記目的が
達成できる。
〔実施例1〕 第1図乃至第6図は本発明の一実施例を示すものであっ
て、p型シリコン結板1上にnチャネルJ−FETを形
成する場合の製造プロセスの工程断面図である。
(1)p−型シリコン結晶基板(サブストレート)1上
にn−型不純物ドープ(濃度N:2X10”。
比抵抗P=0.280)のn−型シリコン層2をエピタ
キシャル成長させたものを用意する。
表面酸化により形成したSin、膜5をマスクとして選
択的にB(ボロン)拡散を行いp−型基板1に接続する
p 型アイソレーション層6を形成する。(第1図) (21Sin、膜5の一部をホトエツチングして窓開し
、この5i02膜をマスクにn−型シリコン層2の一部
をリアクティブイオンエツチングの如き異方性ドライエ
ツチング法等によりエツチングして溝穴をあける。この
窓開部の幅dは求めようとするゲートの長(L)よりも
若干大きい長さとする。
(第2図) (3)全面に不純物ボロンをドープ(10”7cm” 
)したシリコンをエピタキシャル成長させて上記溝穴を
埋め込むようKp型シリコン層8を形成する。
このp型シリコン層はエピタキシャル成長に代り同程度
の不純物ボロンドープしたポリシリコンを成長させても
よい。(第3図) (4)表面を平坦化エツチングして5i02膜上のシリ
コン(ポリシリコン)を除去する。ついで熱処理すると
、この場合n型シリコン層の不純物濃度(10”オーダ
)カル9フ93ン層ノ濃11[(10”オーダ)より高
いためにn型不純物がp型シリコン基板に入りこんで窓
開部の幅dよりも小さいp型層ゲート長りが得られる。
(第4図)(5)表面に酸化膜等によるマスクを形成し
、ソース・ドレイン部をホトエツチングした窓開部を通
してリン又はヒ素の高濃度イオンをn−型層表面に打込
み、つづいて熱処理拡散を行うことによりソース・ドレ
インとなるn+型層9を形成する。
(第5図) (6)この後、コンタクトホトエツチングを行いアルミ
ニウムを蒸着(又はスパッタリング)し、バターニング
エッチを行ないソース・ドレイン電極10を形成するこ
とによりnチャネルJ−FETを完成する。(第6図) 〔発明の効果〕 上記実施例で述べた本発明によれば下記の理由で効果が
得られる。
(1)  ソース・ドレイン部及びチャネル部となるシ
リコン層に比較的高い不純物濃度のn型層を使用し、ゲ
ートとなる領域にこれよりも濃度の低いp型シリコン層
(又はp、・型ポリシリコン層)を用いて熱処理するこ
とにより、n型層からp型層内へ不純物が拡散され、ゲ
ートとなるPW層のゲート長りを規定することで実行ゲ
ート長Leffを小さくすることができる。
(2)上記(1)のようKLeffを小さくすることに
より、ゲートにおけるpn接合面積を小さくし、低容量
で高相互コンダクタンスのJ−FETをm供することが
できる。
〔実施例2〕 第7図乃至第9図は本発明の他の一実施例を示すもので
あって、p型シリコン基板□上にnチャネルJ−FET
を形成するプロセスの一部工程断面図である。
(1)p型シリコン基板1の上にチャネル部n−型シリ
コン層10をエピタキシャル成長し、その上に低濃度(
N : 10 Ifi/cm” )のp型シリコン層1
1を同じくエピタキシャル成長1−だものを用意する。
(2)周辺部に深いボロンイオン打込みを行いp+型ア
イソレーション部12を形成する。
(3)p型シリコン層11表面の一部にたとえばSi0
gマスク(幅=d)13を形成して高濃度のリン(又は
ヒ素)イオン打込み拡散を行うことによりソース・ドレ
イン部としてn 型領域14をチャネル部n−型シリコ
ン層10に接続するように形成する。このときのn+型
拡散の際K S fogマスク13の下のp型層の一部
11がゲートとして残りその幅ゲート長りはマスク幅d
よりも小さいものとなる。
〔発明の効果〕
この実施例2で述べた本発明によれば、実施例1で述べ
た場合と同じ理由によって実行ゲート長Leffを小さ
くすることができ、これにより、ゲートにおける接合面
積を小さくして低容量で高相互コンダクタンスのJ−F
ETを提供できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえばnチャネルJ−FET以外KpチャネルJ−F
ETに本発明を適用することができる。
〔利用分野〕
本発明はJ−FET(単体及びIC)の製造法に適用で
き、特に高周波、低容量のJ−FETに応用して有効で
ある。
本発明はこれ以外にバイポーラトランジスタの微小化プ
ロセスに応用することができる。
【図面の簡単な説明】
第1図乃至第6図は本発明の一実施例を示すnチャネル
J−FETのプロセスの断面図である。 第7図乃至第9図は本発明の他の一実施例を示すnチャ
ネルJ−F’ETの一部プロセスの断面図である。 第10図はJ−FETの一般構造を示す斜断面図である
。 第11図は従来のJ−FETにおけるゲート拡散の形態
を示す断面図である。 1・・・p型St基板、2・・・n型St層(ソース・
ドレイン・チャネル部)、3・・・p型ゲート、4・・
・n型ソース・ドレイン、5・・・Sin、膜、6・・
・アイソレーションp型層、7・・・溝穴、8・・・p
型りt層、9・・・n 型ソース・ドレイン。 第   1  図 第   2  図 ゝ。 第  3  図 第  4  図 第  5  図 第  6  図

Claims (1)

  1. 【特許請求の範囲】 1、第1導電型半導体基体の主面の一部にソース・ドレ
    イン部となる第2導電型半導体層を形成し、この第2導
    電型半導体層の表面の一部に第1導電型領域をゲートと
    して形成する半導体装置の製造方法であって、上記第2
    導電型半導体層の表面の一部にゲートとなるべき第1導
    電型領域を設け、この第1導電型領域側面に対して周辺
    の第2導電型半導体層からの不純物拡散によりゲート長
    を規定することを特徴とする半導体装置の製造方法。 2、上記ゲートとなるべき第1導電型領域は第2導電型
    半導体層の一部に溝穴をあけこの溝穴内に第1導電型不
    純物のドープされた半導体層を埋め込むものである特許
    請求の範囲第1項に記載の半導体装置の製造方法。 3、上記溝穴に埋め込む半導体はエピタキシャル成長さ
    せたシリコンである特許請求の範囲第2項に記載の半導
    体装置の製造法。 4、上記溝穴に埋め込む半導体は多結晶シリコンである
    特許請求の範囲第2項に記載の半導体装置の製造法。
JP22208884A 1984-10-24 1984-10-24 半導体装置の製造方法 Pending JPS61101082A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008075488A1 (ja) * 2006-12-18 2008-06-26 Sumitomo Electric Industries, Ltd. 横型接合型電界効果トランジスタ
JP2011165763A (ja) * 2010-02-05 2011-08-25 Denso Corp 半導体装置およびその製造方法
JP2012129540A (ja) * 2007-01-31 2012-07-05 Panasonic Corp 半導体装置

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