JP2011165763A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】ｎ-型チャネル層２の表面に直接ｐ+型ゲート領域４を形成し、ｐ+型ゲート領域４のうちｎ-型チャネル層２と接する部分と比較して、ｎ-型チャネル層２から離れた部分が幅広となるようにする。そして、ｐ+型ゲート領域４のうち幅広とされた部分がｎ-型チャネル層２から所定距離離れるようにする。例えば、ｎ-型チャネル層２に凹部２ａを形成し、この凹部２ａ内にｐ+型ゲート領域４を形成する。
【選択図】図１

Description

本発明は、ＪＦＥＴ（接合型電界効果トランジスタ）を備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用すると好ましい。
従来、特許文献１において、高周波かつ高耐圧に適したＳｉＣにて構成されるＪＦＥＴが提案されている。図１５は、このＪＦＥＴの断面図である。この図に示されるように、ＳｉＣで構成された基板Ｊ１上に、ｐ-型バッファ層Ｊ２とｎ-型チャネル層Ｊ３およびｎ+型層Ｊ４を順に積層したのち、ｎ+型層Ｊ４の表面からｎ-型チャネル層Ｊ３に達する凹部Ｊ５をエッチングにて形成している。そして、凹部Ｊ５内にｐ-型層Ｊ６を介してｐ+型ゲート領域Ｊ７を構成すると共に、ｐ+型ゲート領域Ｊ７から離間するように、金属層Ｊ８を介してソース電極Ｊ９およびドレイン電極Ｊ１０が形成されることにより、特許文献１に示されたＪＦＥＴが構成されている。
米国特許第７５６０３２５号明細書
特許文献１に示したノーマリーオンＪＦＥＴでは、ｐ+型ゲート領域Ｊ７が直接ｎ+型層Ｊ４に接触させられることで濃度変化が急峻となるＰＮ接合とならないように、ｐ+型ゲート領域Ｊ７をｐ-型層Ｊ６にて囲んだ構造としている。このため、ｐ+型ゲート領域Ｊ７とｎ+型層Ｊ４との間、つまりゲート−ソース間およびゲート−ドレイン間のキャパシタンスが大きくなり、高周波の実現に限界があるという問題がある。さらに、濃度の薄いｐ-型層Ｊ６から広がる空乏層によってｎ-型チャネル層Ｊ３をピンチオフさせる設計にしなければならず、ＪＦＥＴをオフさせる際にｐ+型ゲート領域Ｊ７に対して高電圧を印加しなければならないという問題もある。
本発明は上記点に鑑みて、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減が図れると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できるＪＦＥＴを備えた半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、チャネル層（２）の表面のうちソース領域（３ａ）とドレイン領域（３ｂ）の間に位置する部位において、ソース領域（３ａ）とドレイン領域（３ｂ）から離間して配置され、チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされる第２導電型のゲート領域（４）を備えたＪＦＥＴとすることを特徴としている。
このように、ゲート領域（４）のうち幅広とされている部分をチャネル層（２）の表面から離間させた構造としている。このためゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
また、ゲート領域（４）を直接チャネル層（２）の表面に形成しているため、ソース領域（３ａ）やドレイン領域（３ｂ）とゲート領域（４）との間にさらにゲート領域（４）よりも低濃度の不純物層が必要とされない。このため、チャネル層（２）に直接接触している高濃度のゲート領域（４）によって、チャネル層（２）内に伸びる空乏層幅を制御できる。したがって、ゲート印加電圧が高電圧になることを抑制することができる。
請求項２に記載の発明では、チャネル層（２）の表面には凹部（２ａ）が形成されており、該凹部（２ａ）内にゲート領域（４）が配置されていることを特徴としている。
このように、チャネル層（２）に対して凹部（２ａ）を形成し、この凹部（２ａ）内にゲート領域（４）を配置している。このため、凹部（２ａ）の底面からだけでなく側面からも空乏層が広がり、凹部（２ａ）を形成していない場合と比較して、空乏層の広がりをより広範囲にすることが可能となる。したがって、ＪＦＥＴをオフさせるときに、チャネル層（２）内をより広範囲でピンチオフさせることが可能となり、より耐圧向上などを図ることが可能となる。
請求項３に記載の発明では、チャネル層（２）の表面に直接ゲート領域（４）が形成されたデプレッションモード（以下、Ｄモードという）のＪＦＥＴと、チャネル層（２）の表面に形成された凹部（２ａ）内にゲート領域（４）が形成されたエンハンスメントモード（以下、Ｅモードという）のＪＦＥＴが共に同じ基板（１）に形成されていることを特徴としている。
このように、ＤモードとＥモードが同一基板上に形成された半導体装置とすることもできる。このような構造の半導体装置では、ＣＭＯＳのようにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせるものではないため、ＤモードとＥモードの素子のチャネル移動度が等しい。このため、ＣＭＯＳのようにチャネル移動度が異なるために面積を調整する必要がなく、ＤモードとＥモードの素子とを同一面積とすることができる。
このような構造の半導体装置は、例えば、請求項４に記載したように、ワイドバンドギャップ半導体が用いられる場合に適用されると好ましく、特に、請求項５〜１４に記載されるようにワイドバンドギャップ半導体としてＳｉＣを用いる場合に適用されると好適である。
例えば、基板としてＳｉＣ基板（１）が用いる場合、ゲート領域（４）は、請求項５に記載したようにＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成されるか、もしくは、請求項８に記載したようにチャネル層（２）と接する部分がＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成され、幅広となっている部分の少なくとも一部がＳｉＣ基板（１）と異なる結晶構造のＳｉＣにて構成されることになる。
請求項６に記載したように、ＳｉＣ基板（１）として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板が用いられる場合には、請求項５のようにゲート領域（４）がＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成されるようにできる。この場合、ゲート領域（４）のうち幅広とされた部分の表面に（０００１）ファセットが形成されることがある。
また、請求項７に記載したように、ＳｉＣ基板（１）として主表面がａ面のオン基板が用いられる場合にも、請求項５のようにゲート領域（４）がＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成されるようにできる。この場合、ゲート領域（４）は表面がａ面の平坦面となる。
一方、請求項９に記載したように、ＳｉＣ基板（１）として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板が用いられる場合には、ゲート領域（４）のうちＳｉＣ基板（１）と同じ結晶構造のＳｉＣで構成されている部分の表面には（０００１）ファセットが形成され、ＳｉＣ基板（１）と異なる結晶構造のＳｉＣにて構成されている部分は、（０００１）ファセットの表面に形成された３Ｃ−ＳｉＣとなるようにできる。
また、請求項１０に記載したように、ＳｉＣ基板（１）として主表面がａ面のオン基板が用いられる場合には、ゲート領域（４）のうちチャネル層（２）に接する部分から垂直方向にＳｉＣ基板（１）の結晶構造が引き継がれ、該ゲート領域（４）のうち幅広となっている部分が３Ｃ−ＳｉＣとなるようにできる。
請求項１１に記載の発明では、ＳｉＣ基板（１）を抵抗率が１×１０10〜１×１０11Ω・ｃｍである半絶縁性のＳｉＣにて構成することを特徴としている。
このように、ＳｉＣ基板（１）を半絶縁性のもので構成することにより、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、より高周波に適したＳｉＣ半導体装置とすることができる。
請求項１２に記載の発明では、ＳｉＣ基板（１）とチャネル層（２）との間にゲート領域（４）よりも低不純物濃度で構成された第２導電型のバッファ層（８）が備えられていることを特徴としている。
このように、ＳｉＣ基板（１）とチャネル層（２）との間にバッファ層（８）を形成してあるため、ＪＦＥＴ作動時に発生する電波をより吸収することができ、高周波に適した半導体装置とすることができる。
この場合、請求項１３に記載したように、バッファ層（８）に、該バッファ層（８）よりも高濃度とされた第２導電型のコンタクト領域（８ａ）を備え、ソース電極（６）がソース領域（３ａ）を貫通する凹部（９）内にも形成されることで、コンタクト領域（８ａ）を介してバッファ層（８）とソース電極（６）とが電気的に接続された構造とすることができる。
このように、コンタクト領域（８ａ）を通じてバッファ層（８）をソース電極（６）に電気的に接続することで、グランド接続することができ、電位をグランド電位に固定することが可能となる。
なお、バッファ層（８）を備える場合、ＳｉＣ基板（１）を第１導電型もしくは第２導電型とすることができるため、より容易にＳｉＣ基板（１）を用意することが可能となる。
請求項１４ないし１９に記載の発明は、請求項１ないし１３に記載した半導体装置の製造方法に関する発明である。
具体的には、請求項１４に記載の発明では、チャネル層（２）の表面に、ゲート領域（４）の形成予定領域が開口するカーボンマスク（１１）を配置する工程と、カーボンマスク（１１）をマスクとしてチャネル層（２）上に、カーボンマスク（１１）の上まで横方向成長させるようにゲート領域（４）をエピタキシャル成長させる工程と、カーボンマスク（１１）を除去し、ゲート領域（４）のうち横方向成長させた部分をチャネル層（２）の表面から離間させる工程と、を含んでいることを特徴としている。
このように、カーボンマスク（１１）を用いることにより、選択的エピタキシャル成長によってゲート領域（４）を形成することができる。そして、カーボンマスク（１１）を除去することにより、ゲート領域（４）のうち横方向成長させた部分をチャネル層（２）の表面から離間させることができる。
請求項１５に記載の発明では、チャネル層（２）の表面のうちゲート領域（４）の形成予定領域に凹部（２ａ）を形成する工程を含み、ゲート領域（４）をエピタキシャル成長させる工程では、チャネル層（２）に形成された凹部（２ａ）にゲート領域（４）を形成することを特徴としている。
このように、凹部（２ａ）を形成しておき、この凹部（２ａ）内にゲート領域（４）を形成することで、請求項２に記載の半導体装置を製造することができる。
例えば、請求項１６に記載したように、チャネル層（２）の表面にレジスト（１０）を配置する工程と、レジスト（１０）を炭化してカーボンマスク（１１）を形成する工程と、カーボンマスク（１１）の表面にエッチング用マスク（１２）を配置した後、該エッチング用マスク（１２）をパターニングしてゲート領域（４）の形成予定領域を開口させる工程と、エッチング用マスク（１２）を用いて、カーボンマスク（１１）におけるゲート領域（４）の形成予定領域を開口させる工程と、エッチング用マスク（１２）およびカーボンマスク（１１）をマスクとして用いて、これらマスクのうち開口させられたゲート領域（４）の形成予定領域においてチャネル層（２）の表面をエッチングすることで凹部（２ａ）を形成する工程と、エッチング用マスク（１２）を除去したのち、カーボンマスク（１１）を用いてチャネル層（２）に形成された凹部（２ａ）にゲート領域（４）を形成する工程と、を含む製造方法により、請求項２に記載の半導体装置を製造することができる。
また、請求項１７に記載したように、基板として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板からなるＳｉＣ基板（１）を用いることにより、ゲート領域（４）を形成する工程で、横方向成長によってチャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成されたゲート領域（４）を形成することができる。これにより、請求項６に記載の半導体装置を製造することができる。
また、請求項１８に記載したように、基板として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板からなるＳｉＣ基板（１）を用いることにより、ゲート領域（４）を形成する工程で、チャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成され、かつ、横方向成長によって（０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させたゲート領域（４）を形成することができる。これにより、請求項９に記載の半導体装置を製造することができる。
さらに、請求項１９に記載したように、基板として主表面がａ面のオフ角を有しないオン基板からなるＳｉＣ基板（１）を用いることにより、ゲート領域（４）を形成する工程で、横方向成長によってチャネル層（２）と接する部分よりも幅広とされた部分が３Ｃ−ＳｉＣとなるゲート領域（４）を形成することができる。これにより、請求項１０に記載の半導体装置を製造することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。 図１に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。 図２に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。 図３に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。 本発明の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。 本発明の第４実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。 （０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させる様子を示した断面図である。 本発明の第５実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。 本発明の第６実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。 図１０に示すＳｉＣ半導体装置に対してｐ-型バッファ層８を形成した場合の断面図である。 図１０に示すＳｉＣ半導体装置に対してｐ+型ゲート領域４が異なる結晶構造のもので構成される場合の断面図である。 ４Ｈ−ＳｉＣの横方向に３Ｃ−ＳｉＣを成長させる様子を示した断面図である。 本発明の第７実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。 従来のＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。以下、この図を参照して、ＳｉＣ半導体装置に備えられたＪＦＥＴの構造について説明する。
図１に示されるＳｉＣ半導体装置は、半絶縁性（Semi-insulating）のＳｉＣ基板１を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態では、半絶縁性のＳｉＣ基板１として、主表面が（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対して１°以下のオフ角を有した４Ｈ−ＳｉＣからなるオフ基板であって、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ５０〜４００μｍ（例えば３５０μｍ）のものを用いている。
ＳｉＣ基板１の表面には、ｎ-型チャネル層２が形成されている。ｎ-型チャネル層２は、チャネル領域が形成される場所であり、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされている。
ｎ-型チャネル層２の表層部には、ｎ+型層３が形成されている。ｎ+型層３は、１セル毎に紙面左右に分離されており、紙面左側のものがｎ+型ソース領域３ａ、紙面右側のものがｎ+型ドレイン領域３ｂを構成する。これらｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂは、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされている。
ｎ-型チャネル層２の表面のうちｎ+型ソース領域３ａとｎ+型ドレイン領域３ｂとの間に位置する場所に、ｎ-型チャネル層２よりも浅い凹部２ａが形成されている。ｎ-型チャネル層２のうち凹部２ａよりも深い部分がチャネル領域として機能することから、凹部２ａの深さＤGによってチャネル深さが設定される。例えば、凹部２ａの深さＤGは０．１μｍとされる。
また、凹部２ａ内において、ｎ-型チャネル層２の表面上には、ｐ+型ゲート領域４が形成されている。ｐ+型ゲート領域４は、ｎ-型チャネル層２の表面から所定距離、例えば０．５〜１．０μｍ離間した位置において、凹部２ａ内に形成された部分よりも幅が大きくされることで、基本的にはＴ字形状とされている。Ｔ字形状とされたｐ+型ゲート領域４のうち幅広となっている部分とｎ-型チャネル層２の表面との間には、ＳｉＣが配置されていない状態となっている。このｐ+型ゲート領域４は、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。なお、ｐ+型ゲート領域４の表面は、基本的には平坦面であるのが好ましいが、ＳｉＣ基板１の主表面が上記面方位とされる場合、ｐ+型ゲート領域４の表面の一端にファセットが形成されることがある。
ｐ+型ゲート領域４の形成位置や寸法は、次の事項に基づいて設定されている。具体的には、ｐ+型ゲート領域４のうちｎ-型チャネル層２と接する部分の長さ、つまりチャネル長Ｌchは、ＪＦＥＴのカットオフ周波数を規定するものであり、短いほどカットオフ周波数を高くできる。このため、本実施形態では０．１〜０．５μｍ（例えば０．４μｍ）とされている。また、ゲート−ソース間の長さＬSGは、ＪＦＥＴの電流値に関係し、より大きな電流を流せるようにするには長さＬSGを短くすることが必要となる。このため、本実施形態では、例えば０．１〜０．５μｍとされている。さらに、ゲート−ドレイン間の長さＬGDは、ＪＦＥＴの耐圧に関係し、大きい方が高耐圧にできる。このため、本実施形態では、例えば０．５〜１．０μｍとされている。
また、ｐ+型ゲート領域４の表面には、ゲート電極５が形成されている。このゲート電極５は、複数の金属層の積層構造にて構成されており、例えばｐ+型ゲート領域４に対してオーミック接触させられるＮｉＳｉ2等のＮｉ系金属層で構成された第１層５ａ、Ｔｉ系金属層で構成された第２層５ｂ、さらには図示しないがＡｌ配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したＡｕ層が順に形成されることで構成される。第１層５ａは、０．１〜０．５μｍ（例えば０．２μｍ）、第２層５ｂは、０．１〜０．５μｍ（例えば０．１μｍ）、Ａｌ配線もしくはＡｕ層は、１．０〜５．０μｍ（例えば３．０μｍ）とされている。
また、ｎ+型ソース領域３ａの上にはソース電極６が形成され、ｎ+型ドレイン領域３ｂの上にはドレイン電極７が形成されている。これらソース電極６およびドレイン電極７も、Ｎｉ系金属層６ａ、７ａやＴｉ系金属層６ｂ、７ｂなどのように、例えばゲート電極５と同材料で構成されている。
このような構造によってＪＦＥＴが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等によって、各電極間が電気的に分離されることで、本実施形態のＳｉＣ半導体装置が構成されている。
このように構成されるＳｉＣ半導体装置に備えられたＪＦＥＴは、ゲート電極５に対してゲート電圧を印加していないときには、ｐ+型ゲート領域４からｎ-型チャネル層２側に伸びる空乏層（およびＳｉＣ基板１からｎ-型チャネル層２側に伸びる空乏層）によってｎ-型チャネル層２がピンチオフされている。そして、この状態からゲート電極５に対してゲート電圧を印加すると、ｐ+型ゲート領域４から伸びる空乏層が縮小される。これにより、ｎ-型チャネル層２内にチャネル領域が形成され、チャネル領域を介してソース電極６とドレイン電極７との間に電流が流れる。このように、本実施形態のＪＦＥＴは、ノーマリオフ型の素子として機能することができる。
このようなＪＦＥＴでは、ゲート電極５を配置し易いようにｐ+型ゲート領域４の表面を幅広としているが、ｎ-型チャネル層２と接する部分では幅狭となるようにしている。このため、以下の効果を得ることができる。
（１）ｐ+型ゲート領域４のうち幅広とされている部分をｎ-型チャネル層２の表面から離間させた構造としている。このためゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
また、ｐ+型ゲート領域４を直接ｎ-型チャネル層２の表面に形成しているため、ｎ+型層３とｐ+型ゲート領域４との間にさらにｐ+型ゲート領域４よりも低濃度のｐ-型層が必要とされない。このため、ｎ-型チャネル層２に直接接触している高濃度のｐ+型ゲート領域４によって、ｎ-型チャネル層２内に伸びる空乏層幅を制御できる。したがって、ｎ+型層３とｐ+型ゲート領域４との間にさらにｐ-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制することができる。また、高速スイッチングが可能なＪＦＥＴにでき、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
（２）上述したように、チャネル長Ｌchは、ＪＦＥＴのカットオフ周波数を規定するものであり、短いほどカットオフ周波数を高くできる。また、ゲート−ソース間の長さＬSGは、ＪＦＥＴの電流値に関係し、より大きな電流を流せるようにするには長さＬSGを短くすることが必要となる。さらに、ゲート−ドレイン間の長さＬGDは、ＪＦＥＴの耐圧に関係し、大きい方が高耐圧にできる。このため、ｐ+型ゲート領域４のうちｎ-型チャネル層２と接する部分をできる限り幅狭とすることが、高カットオフ周波数、大電流、高耐圧を実現する上で有利である。
しかしながら、ｐ+型ゲート領域４を単に幅狭にしたのでは、ゲート電極５をｐ+型ゲート領域４の表面に配置することが難しくなる。このため、ｐ+型ゲート領域４の表面を幅広としつつ、ｎ-型チャネル層２と接する部分では幅狭とすることにより、ゲート電極５の配置を容易にできると共に、高カットオフ周波数、大電流、高耐圧を実現することが可能となる。
（３）ｎ-型チャネル層２に対して深さＤGの凹部２ａを形成し、この凹部２ａ内にｐ+型ゲート領域４を配置している。このため、凹部２ａの底面からだけでなく側面からも空乏層が広がり、凹部２ａを形成していない場合と比較して、空乏層の広がりをより広範囲にすることが可能となる。したがって、ＪＦＥＴをオフさせるときに、ｎ-型チャネル層２内をより広範囲でピンチオフさせることが可能となり、より耐圧向上などを図ることが可能となる。
（４）ＳｉＣ基板１を半絶縁性のもので構成することにより、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、より高周波に適したＳｉＣ半導体装置とすることができる。
続いて、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図２〜図４は、図１に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。これらの図を参照して、図２に示すＪＦＥＴを備えた半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、主表面が（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対して１°以下のオフ角を有するオフ基板からなる半絶縁性のＳｉＣ基板１を用意する。そして、図２（ｂ）に示すように、ＳｉＣ基板１の主表面の上に、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）のｎ-型チャネル層２をエピタキシャル成長させる。
図２（ｃ）に示す工程では、ｎ-型チャネル層２の表面上に図示しないＬＴＯ等で構成されるマスクを配置した後、マスクをパターニングしてｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂの形成予定領域を開口させる。そして、ｎ型不純物をイオン注入し、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）となるｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂを形成する。その後、マスクを除去する。
図２（ｄ）に示す工程では、ｎ-型チャネル層２やｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂの表面上にレジスト１０を成膜する。レジスト１０としては、有機物を蒸発させたときに残りの材料が炭化される有機系溶剤を用いることができ、ポジ系の有機系溶剤、例えば、ｉ線フォトリソグラフィ用レジスト、Ｄｅｅｐ−ＵＶリソグラフィ用レジスト、ＡｒＦリソグラフィ用レジストまたは電子線リソグラフィ用レジストを用いることができる。そして、図３（ａ）に示す工程において、例えばアルゴン（Ａｒ）雰囲気での７５０度の熱処理などにより、レジスト１０を炭化させてカーボンマスク１１を形成する。
図３（ｂ）に示す工程では、カーボンマスク１１の表面にシリコン酸化膜等で構成されるエッチング用マスク１２を配置する。また、図３（ｃ）に示す工程では、エッチング用マスク１２の表面にパターニング用のレジスト１３を形成する。そして、フォトリソグラフィによってレジスト１３をパターニングし、凹部２ａの形成予定領域においてレジスト１３を開口させる。その後、図３（ｄ）に示す工程では、レジスト１３を用いてＢＨＦ等でエッチング用マスク１２をパターニングしたのち、レジスト１３を除去してからエッチング用マスク１２をマスクとしてＯ2プラズマなどでカーボンマスク１１をパターニングする。
図４（ａ）に示す工程では、エッチング用マスク１２およびカーボンマスク１１をマスクとして、ＣＦ4プラズマなどによりｎ-型チャネル層２の表面を部分的にエッチングすることで、凹部２ａを形成する。
図４（ｂ）に示す工程では、エッチング用マスク１２を除去したのち、カーボンマスク１１でＳｉＣ表面を覆うことによる選択的エピタキシャル成長により、凹部２ａ内にｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされるｐ+型ゲート領域４を形成する。このとき、ｐ+型ゲート領域４は、凹部２ａ内に形成されることになるが、エピタキシャル成長を継続して行うことで、カーボンマスク１１の表面側にも形成される。
なお、ｐ+型ゲート領域４は、（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対してオフ角を有するオフ基板で構成されたＳｉＣ基板１に対するエピタキシャル成長によって形成されることから、ｐ+型ゲート領域４の表面に部分的に（０００１）面のファセットが形成され、表面の一部が平坦面にならないことがある。ｐ+型ゲート領域４の表面は、その上にゲート電極５を配置し易くするために、基本的には平坦面であるのが好ましいが、ＳｉＣ基板１の主表面が上記面方位とされる場合、ｐ+型ゲート領域４の表面の一端にファセットが形成されることがある。この場合、ｐ+型ゲート領域４の表面全面が平坦面となる場合と比較すれば、若干ゲート電極５を配置し難くなる可能性はあるが、ｐ+型ゲート領域４の表面が幅広とされているため、特に問題なくゲート電極５を形成することができる。
図４（ｃ）に示す工程では、カーボンマスク１１を除去する。これにより、ｐ+型ゲート領域４のうち幅広となっている部分の下方においてもカーボンマスク１１が除去されることになり、ｐ+型ゲート領域４がＴ字形状とされる。この後、図４（ｄ）に示す工程にて、ゲート電極５やソース電極６およびドレイン電極７の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極５やソース電極６およびドレイン電極７のうちの第１層５ａ、６ａ、７ａを構成するＮｉ系金属層および第２層５ｂ、６ｂ、７ｂを構成するＴｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極５やソース電極６およびドレイン電極７の形成予定領域にのみ第１層５ａ、６ａ、７ａおよび第２層５ａ、６ｂ、７ｂを残す。さらに、必要に応じて熱処理を行うことにより、ゲート電極５やソース電極６およびドレイン電極７の第１層５ａ、６ａ、７ａをシリサイド化し、ＮｉＳｉ2等することで低抵抗化することもできる。その後、図示しない層間絶縁膜や保護膜などを形成することで、図１に示すＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ-型バッファ層を形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図５は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域４よりも低不純物濃度となるｐ-型バッファ層８を形成している。このｐ-型バッファ層８の表面にｎ型チャネル層２が形成されている。ｐ-型バッファ層８は、より高耐圧を得るために設けられたものであり、ｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）とされている。また、ｐ-型バッファ層８には高不純物濃度とされたｐ+型コンタクト領域８ａが備えられている。そして、ソース電極６の下部においてｎ+型ソース領域３ａを貫通してｐ+型コンタクト領域８ａを露出させる凹部９が形成されており、この凹部９内にソース電極６が埋め込まれることで、ｐ+型コンタクト領域８ａを介してｐ-型バッファ層８がソース電極６に接続され、グランド電位に固定されている。
このような構造とされていても、基本的には第１実施形態と同様の効果を得ることができる。また、第１実施形態に対してｐ-型バッファ層８が形成してあるため、第１実施形態と比較すると耐圧が高くなるという効果を得ることができる。さらに、ｐ-型バッファ層８を備えてあるため、このｐ-型バッファ層８でもＪＦＥＴ作動時に発生する電波を吸収させられ、より高周波に適したＳｉＣ半導体装置とすることが可能となる。また、ｐ-型バッファ層８を備える場合、ＳｉＣ基板１をｎ型もしくはｐ型とすることができるため、より容易にＳｉＣ基板１を用意することが可能となる。
なお、このような構造のＳｉＣ半導体装置も、基本的には第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。ただし、第１実施形態と異なり、ｐ-型バッファ層８を備えた構造となることから、ＳｉＣ基板１の表面に対してｐ-型バッファ層８を形成する工程と、ｐ+型コンタクト領域８ａをイオン注入によって形成する工程と、レジスト１０の形成前にｎ-型チャネル層２に対して凹部９を形成するためのエッチング工程を行うことになる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して凹部２ａを形成せずにｐ+型ゲート領域４を形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ-型チャネル層２の最表面に直接ｐ+型ゲート領域４を形成している。このような構造としても、第１実施形態と同様の効果を得ることができる。ただし、凹部２ａを形成していないため、第１実施形態と比較すると、ｐ+型ゲート領域４から広がる空乏層のうち凹部２ａの側面から広がる部分がなくなる。このため、凹部２ａを形成している第１実施形態よりも空乏層の広がりが多少狭くなり、耐圧向上を考慮すると、第１実施形態の構造の方が有利であると言える。
なお、このようなＳｉＣ半導体装置も、基本的には第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。ただし、第１実施形態と異なり、凹部２ａを形成する必要が無くなることから、カーボンマスク１１の上にエッチング用マスク１２を配置しなくても良くなるし、エッチング用マスク１２を用いた凹部２ａの形成のためのエッチング工程を行なわなくても良くなる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１のオフ角を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。本実施形態では、ＳｉＣ基板１のオフ角を１°より大きくしており、例えば４°または８°としている。そして、このようなＳｉＣ基板１を用いてＪＦＥＴを構成することにより、図７に示されるように、ｐ+型ゲート領域４を４Ｈ−ＳｉＣと３Ｃ−ＳｉＣとによって構成されるようにしている。
ＳｉＣ基板１のオフ角を大きくすると、ｐ+型ゲート領域４を形成する際のエピタキシャル成長条件によっては、（０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させることができる。図８は、この様子を示した拡大断面図である。この図に示されるように、４Ｈ−ＳｉＣのオフ基板からなるＳｉＣ基板１の表面に、ＳｉＣ基板１の結晶性が引き継がれたｎ-型チャネル層２が形成され、そのｎ-型チャネル層２の表面にｐ+型ゲート領域４が形成される。このとき、横方向成長の異方性やステップフロー成長の影響により、ｐ+型ゲート領域４は円形パターンではなくオフ方向に偏る六角形状のパターンで形成され、（０００１）ファセットが形成されるが、オフ角が大きいため、（０００１）ファセットの上に３Ｃ−ＳｉＣが形成されるようにできる。
このような構造としても、第１実施形態と同様の効果を得ることができる。また、本実施形態のように（０００１）ファセットの上に３Ｃ−ＳｉＣが形成されるようにすることで、ｐ+型ゲート領域４の表面全面をより平坦面に近づけることが可能となる。このため、ｐ+型ゲート領域４の表面に形成されるゲート電極５をより形成し易くすることが可能となる。このようなＳｉＣ半導体装置も、オフ角が１°以上のＳｉＣ基板１を用いること以外は、第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。
なお、ＰＮジャンクションが結晶構造の異なる４Ｈ−ＳｉＣと３Ｃ−ＳｉＣで構成される場合、リーク電流発生の原因となるが、同じｐ+型ゲート領域４内において結晶構造が変化してもリーク電流の原因とはなり難く、あまり問題とはならない。逆に、３Ｃ−ＳｉＣの場合、４Ｈ−ＳｉＣなどと比べてエピタキシャル成長時の不純物のドーピングレベルを高くすることができることから、ｐ+型ゲート領域４の内部抵抗を低減することが可能となる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態と第３実施形態で示したＪＦＥＴ構造により、ＤモードとＥモードで動作する素子を組み合わせた構造としたものであり、その他に関しては第１、第３実施形態と同様であるため、第１、第３実施形態と異なる部分についてのみ説明する。
図９は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態のＳｉＣ半導体装置では、同一基板中に異なるＪＦＥＴ構造を形成しており、その一方（紙面右側）を第１実施形態のＪＦＥＴ構造、他方（紙面左側）を第３実施形態のＪＦＥＴ構造としている。
このように構成されるＳｉＣ半導体装置では、紙面左側のＪＦＥＴは、Ｄモード（ノーマリオン型）の素子として動作し、紙面右側のＪＦＥＴは、Ｅモード（ノーマリオフ型）の素子として動作する。
具体的には、Ｄモードとして動作するＪＦＥＴでは、ゲート電極５に対してゲート電圧を印加していないときにも、ｐ+型ゲート領域４からｎ-型チャネル層２側に伸びる空乏層（およびＳｉＣ基板１からｎ-型チャネル層２側に伸びる空乏層）によってｎ-型チャネル層２が完全にピンチオフされることはなく、チャネル領域が形成された状態となる。このため、ゲート電極５に対してゲート電圧を印加していないときにチャネル領域を介してソース電極６とドレイン電極７との間に電流が流れる。そして、ゲート電極５に対して負のゲート電圧を印加すると、空乏層の伸びが大きくなる。これにより、ｎ-型チャネル層２内のチャネル領域が無くなり、ソース電極６とドレイン電極７との間に電流が流れなくなる。このように、ＤモードのＪＦＥＴではノーマリオン型の素子として機能する。
一方、Ｅモードとして動作するＪＦＥＴでは、ゲート電極５に対してゲート電圧を印加していないときには、ｐ+型ゲート領域４からｎ-型チャネル層２側に伸びる空乏層（およびＳｉＣ基板１からｎ-型チャネル層２側に伸びる空乏層）によってｎ-型チャネル層２が完全にピンチオフされる。そして、この状態からゲート電極５に対して正のゲート電圧を印加すると、ｐ+型ゲート領域４から伸びる空乏層が縮小される。これにより、ｎ-型チャネル層２内にチャネル領域が形成され、チャネル領域を介してソース電極６とドレイン電極７との間に電流が流れる。このように、ＥモードのＪＦＥＴは、ノーマリオフ型の素子として機能する。
このように、ＤモードとＥモードが同一基板上に形成されたＳｉＣ半導体装置とすることもできる。このような構造のＳｉＣ半導体装置では、ＣＭＯＳのようにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせるものではないため、ＤモードとＥモードの素子のチャネル移動度が等しい。このため、ＣＭＯＳのようにチャネル移動度が異なるために面積を調整する必要がなく、ＤモードとＥモードの素子とを同一面積とすることができる。
なお、このような構造のＳｉＣ半導体装置も、基本的には、第１実施形態と同様の製造方法によって製造される。ただし、ＤモードのＪＦＥＴに関しては凹部２ａが形成されないため、カーボンマスク１１をパターニングした後、ＤモードのＪＦＥＴを覆うマスクを配置し、その後、凹部２ａを形成するためのエッチング工程を行うようにすることになる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１をオフ基板ではなくオフ角を有しないオン基板に変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１０は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。本実施形態では、ＳｉＣ基板１としてオフ角を有しないオン基板、例えばａ面基板を用いている。これにより、図１０に示されるように、ｐ+型ゲート領域４の表面もａ面でファセットが形成されていない平坦面とされるようにしている。
このように、ＳｉＣ基板１としてオフ基板ではなくオン基板を用いることもできる。このようにすれば、ｐ+型ゲート領域４の表面をファセットが形成されていない平坦面とすることもできる。このようなＳｉＣ半導体装置も、ＳｉＣ基板１としてａ面のオン基板を用いること以外は、第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。
なお、本実施形態のように、オン基板を用いる場合にも、ｐ-型バッファ層８を形成することができる。図１１は、ｐ-型バッファ層８を形成した場合のＳｉＣ半導体装置の断面図である。この図に示されるように、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域４よりも低不純物濃度となるｐ-型バッファ層８を形成しており、このｐ-型バッファ層８の表面にｎ型チャネル層２を形成してある。また、ｐ-型バッファ層８には高不純物濃度とされたｐ+型コンタクト領域８ａが備えられており、ソース電極６の下部においてｎ+型ソース領域３ａを貫通させた凹部９を通じてｐ+型コンタクト領域８ａがソース電極６に接続され、グランド電位に固定されている。このように、本実施形態の構造に関しても、第２実施形態と同様、ｐ-型バッファ層８を形成することにより、より耐圧を高くでき、かつ、ＪＦＥＴ作動時に発生する電波を吸収することで、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
また、ＳｉＣ基板１としてａ面のオン基板を用いる場合に、ｐ+型ゲート領域４が異なる結晶構造のもので構成されていても良い。図１２は、ｐ+型ゲート領域４が異なる結晶構造のもので構成される場合のＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、ｐ+型ゲート領域４のうち凹部２ａの真上に形成される部分は４Ｃ−ＳｉＣで構成され、ｐ+型ゲート領域４のうち幅広となる部分（フランジ部分）は３Ｃ−ＳｉＣで構成されている。
ＳｉＣ基板１をａ面のオン基板とする場合、ｐ+型ゲート領域４を形成する際のエピタキシャル成長条件によっては、４Ｈ−ＳｉＣの横方向に３Ｃ−ＳｉＣを成長させることができる。図１３は、この様子を示した拡大断面図である。この図に示されるように、ｎ-型チャネル層２に接する部分から垂直方向には下地の結晶構造が引き継がれ、結晶構造が４Ｈ−ＳｉＣとなるが、４Ｈ−ＳｉＣに対する横方向成長に関しては、＜０００１＞方向に沿って横方向成長の異方性により３Ｃ−ＳｉＣが成長させられる。このように、ｐ+型ゲート領域４を異なる結晶構造のもので構成することもできる。なお、上述したように、３Ｃ−ＳｉＣの場合、４Ｈ−ＳｉＣなどと比べてエピタキシャル成長時の不純物のドーピングレベルを高くすることができることから、ｐ+型ゲート領域４の内部抵抗を低減することが可能となる。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第６実施形態に対して第３実施形態と同様に凹部２ａを形成せずにｐ+型ゲート領域４を形成したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
図１４は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ-型チャネル層２の最表面に直接ｐ+型ゲート領域４を形成している。このように、ＳｉＣ基板１としてオフ基板ではなくオン基板を用いる場合にも、凹部２ａを形成せずにｐ+型ゲート領域４を形成しても良い。このような構造としても、第６実施形態と同様の効果を得ることができる。
（他の実施形態）
上記第２、第６実施形態において、ｐ-型バッファ層８を形成する構造について説明したが、これらに限らず、第３〜第５、第７実施形態についても、ｐ-型バッファ層８を形成する構造とすることができる。この場合も、ｐ+型コンタクト領域８ａおよび凹部９を通じてｐ-型バッファ層８がソース電極６と電気的に接続されるようにすることで、ｐ-型バッファ層８をグランド接続することができる。
また、上記各実施形態では、ｎ-型チャネル層２をチャネルとするｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴに対して本発明を適用しても良い。
また、上記各実施形態では、ＳｉＣ基板１を４Ｈ−ＳｉＣで構成している場合について説明したが、６Ｈ−ＳｉＣなど、他の結晶構造のもので構成しても良い。また、ｐ+型ゲート領域４が下地となるＳｉＣ基板１（ｎ-型チャネル層２）の結晶構造を引き継いで同じ結晶構造となっている場合について説明したが、異なる結晶構造となるようにエピタキシャル成長条件を設定することもできる。例えば、６Ｈ−ＳｉＣで構成されたＳｉＣ基板１（ｎ-型チャネル層２）の上に３Ｃ−ＳｉＣで構成されるｐ+型ゲート領域４を形成することもできる。この場合、ｐ+型ゲート領域４の不純物のドーピングレベルを高くできるため、ｐ+型ゲート領域４の低抵抗化を図ることが可能となる。
また、ゲート電極５、ソース電極６およびドレイン電極７の構造を三層構造とし、Ｎｉ系金属層、Ｔｉ系金属層、ＡｌまたはＡｕからなる金属層を例に挙げた。しかしながら、これらは単なる一例を示したものであり、例えば下層から順にＮｉ／Ｔｉ／Ｍｏ／Ａｕ、Ｔｉ／Ｍｏ／Ｎｉ／Ａｕ、Ｎｉ／Ｍｏ／Ｔｉ、Ｔｉ／Ｍｏ／Ｎｉ、Ｔｉ／Ｍｏ、Ｎｉ／Ｍｏとされる積層構造であっても良いし、ＴｉまたはＮｉのみの単層構造としても構わない。第１層５ａ、６ａ、７ａをシリサイド化して金属シリサイドとする場合について説明したが、第１層５ａ、６ａ、７ａをカーバイド化して金属カーバイドとすることで低抵抗化を図っても良い。いずれの場合でも、ｐ+型ゲート領域４と接する部分が金属シリサイドもしくは金属カーバイドとなることから、第１層５ａとｐ+型ゲート領域４とのコンタクト部を自己整合的にシリサイド化もしくはカーバイド化することができる。
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対しても本発明を適用することもできる。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１ ＳｉＣ基板
２ ｎ-型チャネル層
２ａ 凹部
３ ｎ+型層
３ａ ｎ+型ソース領域
３ｂ ｎ+型ドレイン領域
４ ｐ+型ゲート領域
５ ゲート電極
６ ソース電極
７ ドレイン電極
８ ｐ-型バッファ層
８ａ ｐ+型コンタクト領域
９ 凹部
１０ レジスト
１１ カーボンマスク
１２ エッチング用マスク
１３ レジスト

Claims (19)

  1. 主表面を有する半導体材料で構成された基板（１）と、
    前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成された第１導電型のチャネル層（２）と、
    前記チャネル層（２）内における該チャネル層（２）の表層部に形成され、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置された第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）と、
    前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされた第２導電型のゲート領域（４）と、
    前記ゲート領域（４）の上に形成され、該ゲート領域（４）に電気的に接続されたゲート電極（５）と、
    前記ソース領域（３ａ）に対して電気的に接続されたソース電極（６）と、
    前記ドレイン領域（３ｂ）に対して電気的に接続されたドレイン電極（７）と、を有したＪＦＥＴが備えられていることを特徴とする半導体装置。
  2. 前記チャネル層（２）の表面には凹部（２ａ）が形成されており、該凹部（２ａ）内に前記ゲート領域（４）が配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記チャネル層（２）の表面に直接前記ゲート領域（４）が形成されたデプレッションモードのＪＦＥＴと、前記チャネル層（２）の表面に形成された前記凹部（２ａ）内に前記ゲート領域（４）が形成されたエンハンスメントモードのＪＦＥＴが共に同じ前記基板（１）に形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体材料として、ワイドバンドギャップ半導体が用いられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として炭化珪素基板（１）が用いられており、
    前記ゲート領域（４）は、前記炭化珪素基板（１）と同じ結晶構造の炭化珪素にて構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記炭化珪素基板（１）として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板が用いられており、
    前記ゲート領域（４）のうち幅広とされた部分の表面には、（０００１）ファセットが形成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記炭化珪素基板（１）として主表面がａ面のオン基板が用いられており、
    前記ゲート領域（４）は表面がａ面の平坦面とされていることを特徴とする請求項５に記載の半導体装置。
  8. 前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として炭化珪素基板（１）が用いられており、
    前記ゲート領域（４）は、前記チャネル層（２）と接する部分が前記炭化珪素基板（１）と同じ結晶構造の炭化珪素にて構成されていると共に、前記幅広となっている部分の少なくとも一部が前記炭化珪素基板（１）と異なる結晶構造の炭化珪素にて構成されていることを特徴とする請求項４に記載の半導体装置。
  9. 前記炭化珪素基板（１）として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板が用いられており、
    前記ゲート領域（４）のうち前記炭化珪素基板（１）と同じ結晶構造の炭化珪素で構成されている部分の表面には（０００１）ファセットが形成され、前記炭化珪素基板（１）と異なる結晶構造の炭化珪素にて構成されている部分は、前記（０００１）ファセットの表面に形成された３Ｃ−ＳｉＣであることを特徴とする請求項８に記載の半導体装置。
  10. 前記炭化珪素基板（１）として主表面がａ面のオン基板が用いられており、
    前記ゲート領域（４）のうち前記チャネル層（２）に接する部分から垂直方向に前記炭化珪素基板（１）の結晶構造が引き継がれており、該ゲート領域（４）のうち前記幅広となっている部分が３Ｃ−ＳｉＣであることを特徴とする請求項８に記載の半導体装置。
  11. 前記炭化珪素基板（１）は抵抗率が１×１０10〜１×１０11Ω・ｃｍである半絶縁性の炭化珪素にて構成されていることを特徴とする請求項５ないし１０のいずれか１つに記載の半導体装置。
  12. 前記炭化珪素基板（１）と前記チャネル層（２）との間に前記ゲート領域（４）よりも低不純物濃度で構成された第２導電型のバッファ層（８）が備えられていることを特徴とする請求項５ないし１０のいずれか１つに記載の半導体装置。
  13. 前記バッファ層（８）には、該バッファ層（８）よりも高濃度とされた第２導電型のコンタクト領域（８ａ）が備えられ、
    前記ソース電極（６）が前記ソース領域（３ａ）を貫通する凹部（９）内にも形成されることで、前記コンタクト領域（８ａ）を介して前記バッファ層（８）と前記ソース電極（６）とが電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。
  14. 主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長にて第１導電型の半導体により第１導電型のチャネル層（２）を形成する工程と、
    前記チャネル層（２）内における該チャネル層（２）の表層部に、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置されるように第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）を形成する工程と、
    前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされる第２導電型のゲート領域（４）を形成する工程と、
    前記ゲート領域（４）の上に、該ゲート領域（４）に電気的に接続されるゲート電極（５）、前記ソース領域（３ａ）に対して電気的に接続されるソース電極（６）、および、前記ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（７）を形成する工程と、を含むＪＦＥＴが備えられる半導体装置の製造方法であって、
    前記チャネル層（２）の表面に、前記ゲート領域（４）の形成予定領域が開口するカーボンマスク（１１）を配置する工程と、
    前記カーボンマスク（１１）をマスクとして前記チャネル層（２）上に、前記カーボンマスク（１１）の上まで横方向成長させるように前記ゲート領域（４）をエピタキシャル成長させる工程と、
    前記カーボンマスク（１１）を除去し、前記ゲート領域（４）のうち前記横方向成長させた部分を前記チャネル層（２）の表面から離間させる工程と、を含んでいることを特徴とする半導体装置の製造方法。
  15. 前記チャネル層（２）の表面のうち前記ゲート領域（４）の形成予定領域に凹部（２ａ）を形成する工程を含み、
    前記ゲート領域（４）をエピタキシャル成長させる工程では、前記チャネル層（２）に形成された前記凹部（２ａ）に前記ゲート領域（４）を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記チャネル層（２）の表面に前記レジスト（１０）を配置する工程と、
    前記レジスト（１０）を炭化して前記カーボンマスク（１１）を形成する工程と、
    前記カーボンマスク（１１）の表面にエッチング用マスク（１２）を配置した後、該エッチング用マスク（１２）をパターニングして前記ゲート領域（４）の形成予定領域を開口させる工程と、
    前記エッチング用マスク（１２）を用いて、前記カーボンマスク（１１）における前記ゲート領域（４）の形成予定領域を開口させる工程と、
    前記エッチング用マスク（１２）および前記カーボンマスク（１１）をマスクとして用いて、これらマスクのうち開口させられた前記ゲート領域（４）の形成予定領域において前記チャネル層（２）の表面をエッチングすることで凹部（２ａ）を形成する工程と、
    前記エッチング用マスク（１２）を除去したのち、前記カーボンマスク（１１）を用いて前記チャネル層（２）に形成された前記凹部（２ａ）に前記ゲート領域（４）を形成する工程と、を含んでいることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記基板として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板からなる炭化珪素基板（１）を用い、
    前記ゲート領域（４）を形成する工程では、前記横方向成長によって前記チャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成された前記ゲート領域（４）を形成することを特徴とする請求項１４ないし１６のいずれか１つに記載の半導体装置の製造方法。
  18. 前記基板として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板からなる炭化珪素基板（１）を用い、
    前記ゲート領域（４）を形成する工程では、前記チャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成され、かつ、前記横方向成長によって前記（０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させた前記ゲート領域（４）を形成することを特徴とする請求項１４ないし１６のいずれか１つに記載の半導体装置の製造方法。
  19. 前記基板として主表面がａ面のオフ角を有しないオン基板からなる炭化珪素基板（１）を用い、
    前記ゲート領域（４）を形成する工程では、前記横方向成長によって前記チャネル層（２）と接する部分よりも幅広とされた部分が３Ｃ−ＳｉＣとなる前記ゲート領域（４）を形成することを特徴とする請求項１４ないし１６のいずれか１つに記載の半導体装置の製造方法。
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